CN1310330C - 具有存储区域和***区域的半导体存储器件及其制造方法 - Google Patents

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CN1310330C CNB031453759A CN03145375A CN1310330C CN 1310330 C CN1310330 C CN 1310330C CN B031453759 A CNB031453759 A CN B031453759A CN 03145375 A CN03145375 A CN 03145375A CN 1310330 C CN1310330 C CN 1310330C
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Abstract

一种具有存储区域和***区域的半导体存储器件，包括：存储单元，配置为存储数据，存储单元在半导体衬底的存储区域内形成，并且具有第一栅电极、第一和第二扩散层，第一栅电极具有第一上表面和第一侧表面；***晶体管，在半导体衬底的***区域内形成，具有第二栅电极、第三和第四扩散层，第二栅电极具有第二上表面和第二侧表面；第一接触层，连接到***晶体管中第二栅电极的第二上表面；以及氮化硅层，在存储单元中第一栅电极的第一侧表面和***晶体管中第二栅电极的第二侧表面的上方形成，氮化硅层不与第一接触层接触，在第一和第二栅电极的第一和第二侧表面上方形成的氮化硅层的厚度大致相同。

Description

具有存储区域和***区域的 半导体存储器件及其制造方法
对相关申请的交叉引用
本申请基于2002年7月10日提交的在先日本专利申请2002-201997号，并且要求它的优先权，在此将其全文引作参考。
技术领域
本发明涉及一种半导体存储器件及其制造方法，例如，适于高度集成化的非易失性半导体存储器件及其制造方法。
背景技术
我们将说明传统非易失性半导体存储器件的结构。图38出传统非易失性半导体存储器件的示意顶视图。图38a示出分别为具有浮动栅的MOS晶体管的多个存储单元以矩阵形式排列的区域。图38b示出排列没有浮动栅且控制存储单元的MOS晶体管的区域，以下称作***区域。
通常，存储单元区域以高密度形成，从而获得高容量和集成度。因此，与存储单元区域相比，图38b所示的***区域以更低密度形成。
如图38a所示，在存储单元区域内，形成存储单元的元件区域161和相互隔离各元件区域161的元件隔离区域162以条纹状排列。一个元件区域161在图38a的水平方向上包括多个存储单元。在与元件区域161垂直的方向上，相互连接各控制栅(未示出)的栅连接线163以条纹状排列。
浮动栅(未示出)排列在栅连接线163与元件区域161之间的各交叉部分。各浮动栅下方的半导体衬底用作沟道区域(未示出)。用作源或漏区域的扩散层(未示出)排列在相邻于沟道区域的半导体衬底中。各接触层164电气连接到扩散层之一。
图38b示出***区域。如图38b所示，元件区域171和相互电气隔离各元件区域171的元件隔离区域172以条纹状排列。在与元件区域171垂直的方向上，相互连接各栅电极(未示出)的栅连接线173以条纹状排列。
栅电极区域(未示出)排列在栅连接线173与元件区域171之间的各交叉部分。各栅电极区域下方的半导体衬底用作沟道区域(未示出)。用作源或漏区域的扩散层(未示出)排列在相邻于沟道区域的半导体衬底中。各接触层174电气连接到扩散层之一。各接触层175电气连接到扩散层之一。与图38a所示的存储单元区域相比，在图38b所示的***区域内，MOS晶体管以更低集成度排列。
下面将参照图39到图42示意性地示出制造如非易失性存储器件的步骤。图39a到图42a均示出与图38a所示的A-Aa横截面图类似的横截面图。图39b到图42b均示出与图38a所示的B-Ba横截面图类似的横截面图。图39c到图42c均示出与图38b所示的C-Ca横截面图类似的横截面图。另外，在图39到图42中，相同的标号将共同表示相同的部分。
如图39所示，在半导体衬底101上形成栅绝缘膜102。在栅绝缘膜102上形成的多晶硅层103和在其上形成的多晶硅层107用作存储单元区域内的浮动栅(参见图39a和39b)，并且用作***区域内的栅电极的一部分(参见图39c)。
图39a和39b的标号108示出例如由ONO(氧化物-氮化物-氧化物)层组成的第二栅绝缘膜。在第二栅绝缘膜上形成多晶硅层109和WSi(硅化钨)层110。多晶硅层109用作栅连接线163。在WSi层110上形成二氧化硅层111和112。WSi层110也用作存储单元区域内的控制栅电极的一部分。
如图39c所示，WSi层110用作***区域内的栅电极的一部分。应该注意，如图39所示，在此阶段，在存储单元区域和***区域内栅电极上表面的上方，以及在存储单元区域和***区域内栅电极的侧表面上，形成二氧化硅层112。
如图40所示，通过使用低压化学汽相淀积(Chemical VaporDeposition，CVD)方法，在二氧化硅层112上形成厚度为40nm的氮化硅层113。通过使用常压CVD方法，在氮化硅层113上形成厚度为400nm的BPSG(Boron Phosphor Silicate Glass，硼磷硅酸盐玻璃)层114以填充栅电极之间的间隔。然后，通过以850摄氏度和氮环境加热，使BPSG层114回流(reflow)。而且，在BPSG层114上形成厚度为300nm的BPSG层115。然后，通过以850摄氏度和氮环境加热，使BPSG层115回流。同时，使扩散层129中的掺杂质扩散。
如图41所示，通过使用CMP(Chemcial Mechanical Polishing，化学机械抛光)方法，去除BPSG层114和115的一部分，从而露出氮化硅层113的上表面。通过使用等离子体CVD方法形成厚度为100nm的二氧化硅层116。然后，在二氧化硅层116上形成光致抗蚀层(photo resistlayer)(未示出)，并且通过使用光刻蚀技术(photolithography technique)加工成期望图案。通过使用带图案抗蚀层作为掩膜和使用RIE(ReactiveIon Etching，活性离子蚀刻)方法，去除二氧化硅层116、BPSG层114和115的一部分，从而形成第一接触孔117a。
去除带图案光致抗蚀层。然后，通过使用RIE(活性离子蚀刻)方法和使用带图案二氧化硅层116作为掩膜，去除位于接触孔117a的底部表面下方的氮化硅层113和栅绝缘层102，从而露出半导体衬底101的上表面。去除通过RIE方法在接触孔117a的侧表面上形成的形成物。然后，通过使用CVD方法，形成厚度为400nm的钨层117，从而覆盖二氧化硅层116和填充接触孔117a。
如图42所示，通过使用CMP方法，去除钨层117和二氧化硅层116的一部分，以露出氮化硅层113的上表面，从而平整和确定钨层117和氮化硅层113的上表面高度。通过使用等离子体CVD方法在氮化硅层113和钨层117上形成厚度为450nm的二氧化硅层118。然后，在二氧化硅层118上形成光致抗蚀层(未示出)，并且通过使用光刻蚀技术刻成预定图案。通过使用RIE方法和使用带图案抗蚀层作为掩膜，形成第二接触孔119a，从而到达在接触孔117a中形成的钨层117(图42b)和将要用作栅电极的WSi层110(图42c)的上表面。
去除带图案光致抗蚀层。然后，形成厚度为250nm的第二钨层119，从而覆盖二氧化硅层118的上表面并且填充第二接触孔119a。后面将要完成的步骤略去不述。
如上所述，在存储单元区域内形成到达存储单元的源或漏区域的接触层(图38a的接触层164，或者图42b的钨层117和第二钨层119)。另外，在***区域内形成到达***MOS晶体管的源或漏区域(图38b的接触层174以及图42c的钨层117和第二钨层119)和到达***MOS晶体管的栅电极(图38b的接触层175和图42c的第二钨层119)的接触层。
如图38和42所示，接触层形成区域内接触层的图案密度依赖于接触层是否连接到源/漏区域或栅电极。另外，如上所述，形成接触层如下完成：形成至少两个接触孔，然后在该至少两个接触孔中各自填充如钨层的导电层。
为形成第二接触孔119a，不仅需要去除二氧化硅层118、112和111的一部分，还需要去除氮化硅层113的一部分。因此，在这种情况下，不希望通过以二氧化硅层与氮化硅之间的充分蚀刻比使用RIE方法来去除二氧化硅层和氮化硅层的一部分。如果在这种条件下去除二氧化硅层和氮化硅层，如图43a所示，接触孔119a内的氮化硅层不能被完全去除，并且氮化硅层的一部分可能残留在第二接触孔119a内。因此，可能发生第二钨层119与WSi层110(栅电极)之间的连接缺陷。
如果不以二氧化硅层与氮化硅层之间的充分蚀刻比去除二氧化硅层和氮化硅层，则可以避免如上所述第二钨层119与WSi层110之间的连接缺陷。然而，如图43b所示，可能发生在高密度区域(例如，存储单元区域)内形成的第二接触孔119a与接触孔117a不相符。
在这种情况下，当通过使用蚀刻技术形成接触孔119a时，使接触孔119a的底部表面位置停在钨层117的上表面位置是困难的。因此，可能去除绝缘层114、二氧化硅层111、112和氮化硅层112的一部分，从而露出WSi层110的侧表面，并且在接触孔119a中露出的第二钨层119与用作控制栅的WSi层110之间短路。
实际上，我们不能完美地避免接触孔119a的底部表面与钨层117的上表面之间的位置差。随着存储单元和***晶体管的集成度提高，具体地说，上述问题往往发生在以高集成度形成的存储单元区域内。
发明内容
本发明的第一方面是提供一种具有存储区域和***区域的半导体存储器件，包括：存储单元，配置为存储数据，存储单元在半导体衬底的存储区域内形成，并且具有第一栅电极、第一和第二扩散层，第一栅电极具有第一上表面和第一侧表面；***晶体管，在半导体衬底的***区域内形成，具有第二栅电极、第三和第四扩散层，第二栅电极具有第二上表面和第二侧表面；第一接触层，连接到***晶体管中第二栅电极的第二上表面；以及氮化硅层，在存储单元中第一栅电极的第一侧表面和***晶体管中第二栅电极的第二侧表面的上方形成，氮化硅层不与第一接触层接触，在第一和第二栅电极的第一和第二侧表面上方形成的氮化硅层的厚度大致相同。
本发明的第二方面是提供一种制造具有存储区域和***区域的半导体存储器件的方法，包括：在存储区域形成存储单元，并且在***区域形成***晶体管，存储单元具有第一栅电极和第一扩散层，***晶体管具有第二栅电极和第二扩散层；在存储单元的第一栅电极的上表面和侧表面的上方以及***晶体管的第二栅电极的上表面和侧表面的上方形成氮化硅层；去除在***晶体管的第二电极的上表面的上方形成的氮化硅层；在存储单元和***晶体管的上方形成层间绝缘膜；通过去除层间绝缘膜的一部分，形成到达***晶体管的第二栅电极的上表面的第一接触孔；以及在第一接触孔中形成电气连接到***晶体管的第二栅电极的导电层。
附图说明
图1示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤；
图2示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图1之后；
图3示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图2之后；
图4示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图3之后；
图5示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图4之后；
图6示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图5之后；
图7示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图6之后；
图8示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图7之后；
图9示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图8之后；
图10示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图9之后；
图11示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图10之后；
图12示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图11之后；
图13示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图12之后；
图14示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图13之后；
图15示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图14之后；
图16示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图15之后；
图17示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图16之后；
图18示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图17之后；
图19示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图18之后；
图20示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图19之后；
图21示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图20之后；
图22示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图21之后；
图23示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图22之后；
图24示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图23之后；
图25示出与本发明的第一实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图24之后；
图26示出说明本发明第一实施例的效果的示意图；
图27示出与本发明的第二实施例相关联的非易失性存储器件的制造步骤；
图28示出与本发明的第二实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图27之后；
图29示出与本发明的第三实施例相关联的非易失性存储器件的制造步骤；
图30示出与本发明的第四实施例相关联的非易失性存储器件的制造步骤；
图31示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤；
图32示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图31之后；
图33示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图32之后；
图34示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图33之后；
图35示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图34之后；
图36示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图35之后；
图37示出与本发明的第五实施例相关联的非易失性存储器件的制造步骤，并且该制造步骤在图36之后；
图38示出描述非易失性存储器件顶视图结构例子的示意图；
图39示意性地示出传统非易失性存储器件的制造步骤；
图40示意性地示出传统非易失性存储器件的制造步骤，并且在图39之后；
图41示意性地示出传统非易失性存储器件的制造步骤，并且在图40之后；
图42示意性地示出传统非易失性存储器件的制造步骤，并且在图41之后；
图43示出说明传统非易失性存储器件问题的示意图；
图44示出装有半导体存储器件的存储卡的图；
图45示出装有半导体存储器件和控制器的存储卡的图；
图46示出***存储卡的持卡器的图；
图47示出连接装置、电路板和连接线的图；
图48示出PC、连接装置和连接线的图；
图49示出包括半导体存储器件的IC芯片和配置有IC芯片的IC卡的图；
图50示出IC卡和IC芯片的示意图。
具体实施方式
下面将参照附图对本发明的实施例进行说明。图1到25示出本发明第一实施例的非易失性存储器件的制造步骤。图1a到25a均与图38a的A-Aa横截面图相同。图1b到25b均与图38a的B-Ba横截面图相同。图1c到25c均与图38b的C-Ca横截面图相同。在图38中使用的相同标号分配给图1到25的相同部分。
(第一实施例)
首先，如图1所示，在半导体衬底1上形成厚度例如为9nm的第一栅绝缘膜2。然后，通过使用低压CVD(化学汽相淀积)方法在第一栅绝缘膜2上形成厚度例如为60nm的多晶硅层3。如图2所示，通过使用低压CVD方法在多晶硅层3上形成厚度例如为70nm的氮化硅层4。然后，在氮化硅层4上形成厚度例如为230nm的二氧化硅层5。
如图3所示，在二氧化硅层5上形成光致抗蚀层15，并且通过使用光刻蚀技术在B-Ba和C-Ca的方向上加工成条纹图案。如图4所示，通过使用RIE(活性离子蚀刻)方法和使用带图案光致抗蚀层作为掩膜，去除二氧化硅层5和氮化硅层4的一部分。在去除带图案光致抗蚀层之后，通过使用RIE方法和使用二氧化硅层5作为掩膜，去除多晶硅层3、第一栅绝缘膜2和半导体衬底1的一部分，以在半导体衬底1上形成凹槽。
如图5所示，通过使用HDP方法在凹槽中和二氧化硅层5上形成厚度例如为540nm的二氧化硅层6。如图6所示，通过使用CMP方法去除二氧化硅层6的一部分，并且使其平整，从而露出氮化硅层4的上表面。而且，如图7所示，通过使用缓冲氟代酸(buffered fluoric acid)处理，对二氧化硅层6的上表面进行一定程度的蚀刻。然后，通过使用亚磷酸处理去除氮化硅层4，从而露出多晶硅层3的上表面。通过上述步骤形成用作元件隔离区域的具有二氧化硅层6的STI(Shallow TrenchIsolation，浅沟槽隔离)结构。
如图8所示，通过使用低压CVD方法在二氧化硅层6和多晶硅层3上形成厚度例如为100nm的多晶硅层7。通过使用光刻蚀方法对在多晶硅层7上形成的光致抗蚀层(未示出)刻成图案，从而导致形成具有预定条纹图案(B-Ba方向)的光致抗蚀层。
如图9所示，通过使用RIE方法和形成具有预定条纹图案的光致抗蚀层作为掩膜，去除多晶硅层7的一部分，从而露出二氧化硅层6的上表面。
在去除带图案光致抗蚀层之后，如图10所示，通过使用低压CVD方法，在多晶硅层7的预定区域(元件区域)上形成由厚度总共为例如17nm(氧化膜、SiN膜和氧化膜的厚度分别为5nm、7nm和5nm)的ONO(氧化物-SiN-氧化物)膜组成的第二栅绝缘膜8。
如图11所示，通过使用低压CVD方法在第二栅绝缘膜8上形成厚度例如为100nm的多晶硅层9。然后，通过使用PVD方法在多晶硅层9上形成厚度例如为100nm的硅化钨层10(WSi)。
然后，如图12所示，通过使用低压CVD方法在硅化钨层10上形成二氧化硅层11，它用作形成栅电极(控制栅电极)的掩膜层。例如，二氧化硅层11的厚度为230nm。
如图13所示，通过使用RIE方法和使用带图案光致抗蚀层151作为掩膜，去除二氧化硅层11的一部分。然后，通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除带图案光致抗蚀层151。
如图14所示，通过使用RIE方法和使用经过处理的二氧化硅层11作为掩膜，去除硅化钨层10、多晶硅层9、第二栅绝缘膜8、多晶硅层7和多晶硅层3的一部分，从而形成栅结构。
如图15所示，通过例如以800摄氏度和氮环境加热120秒，然后例如以1000摄氏度和氧保护气氛加热，在栅结构的上表面和侧表面上形成二氧化硅层12。然后，通过使用离子植入方法，将杂质注入半导体衬底1，从而形成源和漏区域29。顺序地，通过使用低压CVD方法在二氧化硅层12以及源和漏区域29上形成厚度例如为40nm的氮化硅层13。如图15所示，氮化硅层13的厚度大致相同。因此，注意图15所示的氮化硅层13应从LDD(Lightly Doped Drain，轻搀杂漏)结构的侧壁绝缘膜上去除。
如图16所示，通过使用CVD方法在氮化硅层13上形成厚度例如为400nm的第一绝缘层14a(BPSG层)。然后，通过以850摄氏度和氮环境加热30分钟，使第一绝缘层14a(BPSG层)回流。
如图17所示，在第一绝缘层14a(BPSG层)上形成厚度例如为300nm的第二绝缘层14b(BPSG层)。然后，通过以850摄氏度和氮环境加热30分钟，使第二绝缘层14b(BPSG层)回流。另外，在加热处理期间，扩散注入半导体衬底1的杂质。以下，第一绝缘层14a和第二绝缘层14b将称作绝缘层14。
如图18所示，通过使用CMP方法使绝缘层14(第一绝缘层14a和第二绝缘层14b)的一部分平整，从而露出在栅电极结构上形成的氮化硅层13的上表面。
如图19所示，然后，在氮化硅层13和绝缘层14上形成厚度例如为100nm的二氧化硅层16。在其上形成光致抗蚀层(未示出)，并且通过使用光刻蚀技术刻成预定图案。通过使用CVD方法和使用带图案抗蚀层作为掩膜，去除二氧化硅层16和绝缘层14的预定部分，从而形成接触孔。在形成接触孔之后，通过使用O2等离子体处理和硫酸与过氧化氢混合溶液处理，去除光致抗蚀层。
然后，通过使用RIE方法和使用二氧化硅层16作为掩膜，去除在接触孔的底部表面上形成的氮化硅层13和栅绝缘膜2，从而露出半导体衬底1。然后，通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除接触孔侧表面上的形成产物。而且，通过使用CVD方法形成厚度例如为400nm的钨(W)层17以覆盖二氧化硅层16，并且在接触孔中形成钨层17。在接触孔中形成的钨层17用作分别连接到源或漏区域29的触点。
如图20所示，通过使用CMP方法使钨层17和二氧化硅层16平整，从而露出氮化硅层13的上表面。如图21所示，通过使用例如温度为160摄氏度且时间为7分钟的亚磷酸处理，去除露出的氮化硅层13。注意去除露出氮化硅层13的步骤可以通过其他湿蚀刻处理来实现。
如图22所示，通过等离子体CVD方法形成厚度例如为450nm的二氧化硅层18的一部分。然后形成光致抗蚀层(未示出)，并且通过使用光刻蚀技术刻成预定图案。如图23所示，通过使用RIE方法和使用带预定图案光致抗蚀层作为掩膜，去除二氧化硅层18的一部分，从而形成到达钨层17和/或硅化钨层10的上表面的第二接触孔。通过去除二氧化硅层18的一部分，形成其中一些到达钨层17的第二接触孔。另外，通过去除二氧化硅层18、12和11的一部分，形成其他到达硅化钨层10的第二接触孔。在形成第二接触孔之后，通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除光致抗蚀层。
如图24所示，通过使用CVD方法形成厚度例如为250nm的钨层19，从而覆盖二氧化硅层18并且填充第二接触孔。如图25所示，使钨层19和二氧化硅层18平整直到二氧化硅层11的厚度变得适当。然后，形成连接到钨层19上表面的金属线。然而，金属线的制造步骤将不示出。
如上所述，在本实施例中，当形成第二接触孔时，预先去除在栅电极的上表面上形成的氮化硅层13。因此，即使以高蚀刻速率对氮化硅层执行蚀刻步骤，也没有一些氮化硅层51残留在第二接触孔中(参见图26a)。另外，不发生钨层19没有连接到硅化钨层10这一问题。
另外，即使第一接触孔的位置脱离第二接触孔的位置，也可以防止钨层19连接到用作控制栅电极的硅化钨层10(参见图26b)。由于二氧化硅层11和用作控制栅的硅化钨层10的侧表面覆盖有氮化硅层13，因此以高蚀刻速率的条件对氮化硅层执行形成第二接触孔的蚀刻步骤。
(第二实施例)
将参照图27和28对本发明的第二实施例进行说明。图27和28示出非易失性半导体存储器件的制造步骤。在图27和28中，相同的标号将分配给图27和28中前面说明过的部分。第二实施例不同于第一实施例之处在于去除在***电路区域的栅电极上形成的氮化硅层13(参见图28c)，但是不去除在存储单元区域的栅电极上形成的氮化硅层13(参见图28b)。
类似于第一实施例，执行图1到20的制造步骤。然后，如图27所示，在氮化硅层13和钨层17上形成光致抗蚀层20，并且通过使用光刻蚀技术加工成预定图案。如图28所示，通过使用RIE方法和使用带图案光致抗蚀层20作为掩膜，去除氮化硅层13的一部分。然后，通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除带图案光致抗蚀层20。图22到25所示的相同制造步骤可以应用于下面步骤，但是将略去不述。
在本实施例中，当形成第二接触孔时，预先去除在栅电极的上表面上形成的氮化硅层13。因此，即使以高蚀刻速率对氮化硅层执行蚀刻步骤，也没有氮化硅层51残留在第二接触孔中(参见图26a)。另外，不发生钨层19没有连接到硅化钨层10这一问题。
另外，即使第一接触孔的位置脱离第二接触孔的位置，也可以防止钨层19连接到用作控制栅电极的硅化钨层10(参见图26b)。由于二氧化硅层11和用作控制栅的硅化钨层10的侧表面覆盖有氮化硅层13，因此以高蚀刻速率的条件对氮化硅层执行形成第二接触孔的蚀刻步骤。
(第三实施例)
将参照图29对本发明的第三实施例进行说明。图29示出非易失性半导体存储器件的制造步骤。在图29中，相同的标号将分配给图29中前面说明过的部分。在第一实施例中，通过使用湿蚀刻方法去除在存储单元区域和***电路区域上形成的二氧化硅层12。然而，在第三实施例中，通过使用RIE方法去除在存储单元区域和***电路区域上形成的二氧化硅层12。
执行图1到20的制造步骤。然后，如图29所示，通过使用RIE方法和使用绝缘层12作为掩膜，去除在二氧化硅层11上形成的氮化硅层13。图22到25所示的相同制造步骤可以应用于下面步骤，但是将略去不述。
在本实施例中，当形成第二接触孔时，预先去除在栅电极的上表面上形成的氮化硅层13。因此，即使以高蚀刻速率对氮化硅层执行蚀刻步骤，也没有氮化硅层51残留在第二接触孔中(参见图26a)。另外，不发生钨层19没有连接到硅化钨层10这一问题。
另外，即使第一接触孔的位置脱离第二接触孔的位置，也可以防止钨层19连接到用作控制栅电极的硅化钨层10(参见图26b)。由于二氧化硅层11和用作控制栅的硅化钨层10的侧表面覆盖有氮化硅层13，因此以高蚀刻速率的条件对氮化硅层执行形成第二接触孔的蚀刻步骤。
(第四实施例)
将参照图30对本发明的第四实施例进行说明。图30示出非易失性半导体存储器件的制造步骤。在图30中，相同的标号将分配给图30中前面说明过的部分。在第一实施例中，通过使用湿蚀刻方法去除在存储单元区域和***电路区域上形成的二氧化硅层12。然而，在第四实施例中，通过使用CMP方法去除在存储单元区域和***电路区域上形成的二氧化硅层12。
执行图1到19的制造步骤。然后，如图30所示，通过使用CMP方法去除钨层17、二氧化硅层16、氮化硅层13、绝缘层14和二氧化硅层12的一部分，从而露出二氧化硅层11的上表面。图22到25所示的相同制造步骤可以应用于下面步骤，但是将略去不述。
在本实施例中，当形成第二接触孔时，预先去除在栅电极的上表面上形成的氮化硅层13。因此，即使以高蚀刻速率对氮化硅层执行蚀刻步骤，也没有氮化硅层51残留在第二接触孔中(参见图26a)。另外，不发生钨层19没有连接到硅化钨层10这一问题。
另外，即使第一接触孔的位置脱离第二接触孔的位置，也可以防止钨层19连接到用作控制栅电极的硅化钨层10(参见图26b)。由于二氧化硅层11和用作控制栅的硅化钨层10的侧表面覆盖有氮化硅层13，因此以高蚀刻速率的条件对氮化硅层执行形成第二接触孔的蚀刻步骤。
(第五实施例)
将参照图31到37对本发明的第五实施例进行说明。图31到37示出非易失性半导体存储器件的制造步骤。在图31到37中，相同的标号将分配给图31到37中前面说明过的部分。第五实施例与第一实施例的不同之处在于去除氮化硅层13的制造步骤次序不同。
执行图1到17的制造步骤。然后，如图31所示，通过使用CMP方法去除绝缘层14、氮化硅层13和二氧化硅层12的一部分，从而露出二氧化硅层11的上表面。也可以应用不同于CMP方法的其他方法。第一，通过使用CMP方法去除绝缘层14，从而露出氮化硅层13的上表面。然后，通过使用湿蚀刻(例如，亚磷酸、160摄氏度和7分钟)去除露出的氮化硅层13。第二，通过使用CMP方法去除绝缘层14，从而露出氮化硅层13的上表面。然后，在其上形成具有预定图案的光致抗蚀层。通过使用RIE方法和使用具有预定图案的光致抗蚀层作为掩膜，去除露出的氮化硅层13。然后通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除具有预定图案的光致抗蚀层。第三，通过使用CMP方法去除绝缘层14，从而露出氮化硅层13的上表面。然后，通过使用RIE方法和使用绝缘层14作为掩膜，去除露出的氮化硅层13。
如图32所示，在二氧化硅层11上形成厚度例如为100nm的二氧化硅层16。然后，在二氧化硅层16上形成具有预定图案的光致抗蚀层(未示出)。通过使用RIE方法和使用具有预定图案的光致抗蚀层作为掩膜，去除二氧化硅层16和绝缘层14，从而形成接触孔。然后，通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除具有预定图案的光致抗蚀层。
通过使用RIE方法和使用带图案二氧化硅层16作为掩膜，去除在接触孔的底部形成的氮化硅层13和栅绝缘膜2的一部分，从而露出半导体衬底1的表面。通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除接触孔侧壁上的残余物。通过使用CVD方法形成厚度例如为400nm的钨层17，从而覆盖二氧化硅层16和填充接触孔。如图32所示，在接触孔中形成的钨层17用作连接到MOS晶体管的源和漏电极(源和漏区域29)的触点。
如图33所示，通过使用CMP方法去除钨层17的一部分，并且使其平整，从而露出二氧化硅层16的表面。如图34所示，通过使用等离子体CVD方法在整个表面上形成厚度例如为450nm的二氧化硅层18。如图35所示，通过使用光刻蚀技术，形成光致抗蚀层(未示出)，并且将其加工成预定图案。通过使用RIE方法，形成到达存储单元区域内的钨层17(参见图35b)和***区域内的硅化钨层10(参见图35c)的第二接触孔。通过去除二氧化硅层18的一部分，形成到达钨层17(参见图35b)的第二接触孔。通过去除二氧化硅层18、16和11的一部分，形成到达硅化钨层10(参见图35c)的第二接触孔。在形成第二接触孔之后，还通过使用O2等离子体处理以及硫酸与过氧化氢混合溶液处理，去除抗蚀层。
如图36所示，通过使用CVD方法形成厚度例如为250nm的钨层19，从而覆盖二氧化硅层18和填充第二接触孔。如图37所示，还通过使用CMP方法去除钨层19和二氧化硅层18和使其平整，从而使二氧化硅层18与其上表面之间的厚度变得适当，例如395nm。虽然没有示出下面制造步骤，但是可以形成连接到钨层19的线图案。
如前所述，在本实施例中，当形成第二接触孔时，预先去除在栅电极的上表面上形成的氮化硅层13。因此，即使以高蚀刻速率对氮化硅层执行蚀刻步骤，也没有氮化硅层51残留在第二接触孔中(参见图26a)。另外，不发生钨层19没有连接到硅化钨层10这一问题。
另外，即使第一接触孔的位置脱离第二接触孔的位置，也可以防止钨层19连接到用作控制栅电极的硅化钨层10(参见图26b)。由于二氧化硅层11和用作控制栅的硅化钨层10的侧表面覆盖有氮化硅层13，因此以高蚀刻速率的条件对氮化硅层执行形成第二接触孔的蚀刻步骤。
需要注意，在***区域(参见图37c)内，硅化钨层10和钨层19分别用作栅电极和导电触点。另外，二氧化硅层11用作第一二氧化硅层区域。二氧化硅层16和18用作第二二氧化硅层区域。在图37b中，硅化钨层10用作控制栅。二氧化硅层11也用作第三二氧化硅层区域。钨层17和19用作第二触点。
在前述实施例中，在形成第一栅绝缘膜之后形成STI(浅沟槽隔离)。然而，它可以不限于这些制造步骤，也就是，第一栅绝缘膜可以在形成STI(浅沟槽隔离)之后形成。另外，在各实施例中，描述了包括浮动栅的非易失性半导体存储器件。然而，其他类型的非易失性半导体存储器件也可以应用于本发明的各实施例。
下面将说明具有上述半导体存储器件的应用。图44示出具有上述半导体存储器件的存储卡。如图44所示，半导体存储器件从外部设备(未示出)接收预定信号和数据/输出预定信号和数据到外部设备(未示出)。
信号线(DAT)、命令线启用信号线(CLE)、地址线启用信号线(ALE)和就绪/忙信号线(R/B)连接到具有上述半导体存储器件的存储卡。信号线(DAT)传输数据、地址或命令信号。命令线启用信号线(CLE)传输表示命令信号在信号线(DAT)上传输的信号。地址线启用信号线(ALE)传输表示地址信号在信号线(DAT)上传输的信号。就绪/忙信号线(R/B)传输表示存储器件是否就绪的信号。
图45示出存储卡的另一个例子。图45所示的存储卡与图44所示的存储卡的不同之处在于存储卡包括控制半导体存储器件和从外部设备(未示出)接收预定信号/传输预定信号到外部设备(未示出)的控制器。
控制器包括接口单元(I/F)、微处理器单元(MPU)、缓冲RAM和纠错码单元(ECC)。接口单元(I/F)从外部设备(未示出)接收预定信号/输出预定信号到外部设备(未示出)。微处理器单元将逻辑地址转换为物理地址。缓冲RAM临时存储数据。纠错码单元生成纠错码。并且命令信号线(CMD)、时钟信号线(CLK)和信号线(DAT)连接到存储卡。
虽然如上所述对存储卡进行了说明，但是可以适当地修改控制信号线的数目、信号线(DAT)的比特宽度和控制器的电路结构。
图46示出另一个应用。图46示出***存储卡的存储卡持卡器。持卡器连接到电子设备(未示出)。持卡器可以具有控制器的部分功能。
图47示出另一个应用。如图47所示，其中***存储卡的持卡器或存储卡被***一连接装置。持卡器连接装置通过连接线和接口电路连接到电路板。电路板包括CPU(Central Processing Unit，中央处理单元)和总线。
图48示出另一个应用。如图48所示，存储卡或***存储卡的持卡器***到连接装置。连接装置通过连接线连接到PC(Personal Computer，个人计算机)。
图49和50示出另一个应用。如图49所示，包括上述半导体存储器件的IC芯片位于由塑料等制成的IC卡上。图50示出图49所示的IC卡和IC芯片的详细方框图。IC芯片具有配置为连接到外部设备(未示出)的连接端以及包括上述半导体存储器件、ROM、RAM和CPU的存储器芯片。CPU包含计算部分和配置为连接到半导体存储器件的控制部分。
另外的优点和修改对于本领域的技术人员而言将是显然的。因此，本发明在其更广方面不限于在此所述的特定细节和代表性实施例。因此，在不脱离由所附权利要求及其等价物限定的一般发明概念的精神和范围的情况下，可以进行各种修改。

Claims (9)

1.一种制造具有存储区域和***区域的半导体存储器件的方法，包括：
在存储区域形成存储单元，并且在***区域形成***晶体管，存储单元具有第一栅电极和第一扩散层，***晶体管具有第二栅电极和第二扩散层；
在存储单元的第一栅电极的第一上表面和第一侧表面的上方以及***晶体管的第二栅电极的第二上表面和第二侧表面的上方形成氮化硅层；
在所述氮化硅层的上方形成第一绝缘膜，以便分别保护所述第一和第二上表面；
穿过第一栅电极间的所述第一绝缘膜，在第一栅电极间形成第一接触孔以使其与扩散层电连接；
通过CMP法平整第一绝缘膜以暴露所述第一和第二上表面；
去除被暴露的第二上表面的氮化硅层；
在所述第一和第二上表面、所述第一绝缘膜以及所述第一接触孔的上方形成第二绝缘膜；以及
穿过所述第二绝缘膜，在所述第一接触孔以及所述第二栅电极的上方形成第二接触孔，以使其与所述第一接触孔以及所述第二栅电极分别电连接。
2.如权利要求1所述的制造具有存储区域和***区域的半导体存储器件的方法，其中，采用湿蚀刻方法，执行至少去除在***晶体管的第二栅电极的第二上表面的上方形成的氮化硅层这一步骤。
3.如权利要求1所述的制造具有存储区域和***区域的半导体存储器件的方法，其中，通过将氮化硅层暴露于亚磷酸，执行至少去除在***晶体管的第二栅电极的第二上表面的上方形成的氮化硅层这一步骤。
4.如权利要求1所述的制造具有存储区域和***区域的半导体存储器件的方法，其中，采用化学机械抛光方法，执行至少去除在***晶体管的第二栅电极的第二上表面的上方形成的氮化硅层这一步骤。
5.如权利要求1所述的制造具有存储区域和***区域的半导体存储器件的方法，其中，采用活性离子蚀刻方法，执行至少去除在***晶体管的第二栅电极的第二上表面的上方形成的氮化硅层这一步骤。
6.如权利要求1所述的制造具有存储区域和***区域的半导体存储器件的方法，还包括：
穿过所述第一绝缘膜，邻近所述第二栅电极形成第三接触孔以使其与所述第二扩散层电连接。
7.如权利要求6所述的制造具有存储区域和***区域的半导体存储器件的方法，其中所述第三接触孔的形成步骤与形成所述第一接触孔的步骤同时进行。
8.如权利要求1所述的制造具有存储区域和***区域的半导体存储器件的方法，还包括：去除所述第一栅电极的所述第一上表面的所述氮化硅层。
9.如权利要求8所述的制造具有存储区域和***区域的半导体存储器件的方法，其中去除所述第一上表面的所述氮化硅层的步骤与去除所述第二上表面的所述氮化硅层的步骤同时进行。
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