CN118039638A - 半导体器件版图结构 - Google Patents

Abstract

本发明提供了一种半导体器件版图结构，包括：半导体衬底、第一P型阱区和两个N型阱区，第一P型阱区位于半导体衬底中，第一P型阱区包括第一P型子阱区和两个第二P型子阱区，沿第一P型子阱区的长度方向两个第二P型子阱区分别与第一P型子阱区的两端连接，且两个第二P型子阱区的宽度均大于第一P型子阱区的宽度；两个N型阱区均位于半导体衬底中，沿第一P型阱区的宽度方向两个N型阱区对称设置于第一P型阱区的两侧，且每个N型阱区与第一P型子阱区和第二P型子阱区均具有间隙。本发明提高两个N型阱区之间第一P型阱区的面积占比，能够减小半导体器件的失配系数，改善半导体器件的失配现象。

Description

半导体器件版图结构

技术领域

本发明涉及半导体技术领域，尤其涉及一种半导体器件版图结构。

背景技术

在半导体器件制造工艺中，由于工艺不确定性会使得设计值与最终物理实现值并不相同。在制造过程中同一尺寸的同类型半导体器件的参数值偏差称之为相对偏差，相对偏差通过合理的电路设计和版图布局可以使其不匹配的程度降低，通常失配指的是同一尺寸的同类型半导体器件间的相对偏差，造成半导体器件的电性参数失配，即匹配性能下降。同一尺寸的同类型半导体器件相互匹配的程度有多好，可以通过器件的失配系数体现，失配系数越大，同一尺寸的同类型半导体器件在晶圆上的差异性越大，影响产品良率。为了尽可能减小同一尺寸的同类型半导体器件的失配系数，需要按照一定的匹配原则进行电路设计和版图布局。

发明内容

本发明的目的在于提供一种半导体器件版图结构，提高两个N型阱区之间第一P型阱区的面积占比，能够减小半导体器件的失配系数，改善半导体器件的失配现象。

为了达到上述目的，本发明提供了一种半导体器件版图结构，包括：

半导体衬底；

第一P型阱区，位于所述半导体衬底中，所述第一P型阱区包括第一P型子阱区和两个第二P型子阱区，沿所述第一P型子阱区的长度方向两个所述第二P型子阱区分别与所述第一P型子阱区的两端连接，且两个所述第二P型子阱区的宽度均大于所述第一P型子阱区的宽度；

两个N型阱区，均位于所述半导体衬底中，沿所述第一P型阱区的宽度方向两个所述N型阱区对称设置于所述第一P型阱区的两侧，且每个所述N型阱区与所述第一P型子阱区和所述第二P型子阱区均具有间隙。

可选的，两个所述N型阱区和所述第一P型阱区的长度相同，且沿所述第一P型阱区的长度方向两个所述N型阱区和所述第一P型阱区的两端对齐。

可选的，每个所述N型阱区与所述第一P型子阱区的间隙相同，且每个所述N型阱区与所述第二P型子阱区的间隙相同。

可选的，所述N型阱区与所述第一P型子阱区的间隙大于所述N型阱区与所述第二P型子阱区的间隙。

可选的，所述N型阱区与所述第二P型子阱区的间隙为第一间隙，所述第一间隙的取值等于两个所述N型阱区之间的最小设计间距的一半。

可选的，还包括第一有源区，位于所述半导体衬底中，至少部分所述第一有源区位于两个所述N型阱区之间，且部分所述第一P型子阱区位于所述第一有源区中，所述第一有源区的长度小于所述第一P型子阱区的长度。

可选的，每个所述第二P型子阱区与所述第一有源区均具有间隙，且每个所述第二P型子阱区与所述第一有源区的间隙相同。

可选的，所述第二P型子阱区与所述第一有源区之间的间隙为第二间隙，所述第二间隙的取值为0.2µm~0.5µm。

可选的，所述N型阱区与所述第一P型子阱区和所述第二P型子阱区之间的间隙均为所述半导体衬底。

可选的，还包括：

栅极图形，位于所述半导体衬底上，且覆盖所述第一有源区和部分所述N型阱区；

两个第二有源区，分别位于所述栅极图形两侧的两个所述N型阱区中；

第二P型阱区，位于所述半导体衬底中，且包围两个所述N型阱区和所述第一P型阱区；

第三有源区，位于所述第二P型阱区中，且包围两个所述N型阱区和所述第一P型阱区。

在本发明提供的半导体器件版图结构中，包括：半导体衬底、第一P型阱区和两个N型阱区，第一P型阱区位于半导体衬底中，第一P型阱区包括第一P型子阱区和两个第二P型子阱区，沿第一P型子阱区的长度方向两个第二P型子阱区分别与第一P型子阱区的两端连接，且两个第二P型子阱区的宽度均大于第一P型子阱区的宽度；两个N型阱区均位于半导体衬底中，沿第一P型阱区的宽度方向两个N型阱区对称设置于第一P型阱区的两侧，且每个N型阱区与第一P型子阱区和第二P型子阱区均具有间隙。本发明意想不到的效果是通过设置第一P型阱区的特定形貌，使得第一P型阱区包括第一P型子阱区和两个第二P型子阱区，两个第二P型子阱区的宽度均大于第一P型子阱区的宽度，在尽量不影响器件电性能的情况下，通过扩大两个第二P型子阱区的宽度，增加了两个N型阱区之间第一P型阱区的面积，相当于提高两个N型阱区之间第一P型阱区的面积占比，能够减小半导体器件的失配系数，改善半导体器件的失配现象。

附图说明

图1为一种半导体器件版图结构的示意图。

图2为一种半导体器件版图结构对应的尺寸系数和开启电压标准差的拟合关系图。

图3为本发明一实施例提供的半导体器件版图结构的示意图。

其中，图1的附图标记为：

100-半导体衬底；200-P型阱区；300-N型阱区；400-有源区。

图2的附图标记为：

10-半导体衬底；21-第一P型阱区；211-第一P型子阱区；212-第二P型子阱区；22-第二P型阱区；30-N型阱区；41-第一有源区；42-第二有源区；43-第三有源区；50-栅极图形。

具体实施方式

图1为一种半导体器件版图结构的示意图。请参考图1，本申请提供了一种半导体器件版图结构，包括半导体衬底100、P型阱区200、两个N型阱区300和有源区400，为了方便示意图中未示出栅极图形以及未标示其它结构，图1中的半导体器件版图结构示意的是一个NMOS晶体管的版图结构，一个晶圆上具有若干个NMOS晶体管。其中P型阱区200、两个N型阱区300和有源区400均位于半导体衬底100中，P型阱区200呈长条状，两个N型阱区300对称设置于P型阱区200的两侧，P型阱区200与两个N型阱区300之间均为半导体衬底100。有源区400位于半导体衬底100中，至少部分有源区400位于两个N型阱区300之间，有源区400可延伸位于两个N型阱区300中，两个N型阱区300的间距为D1，沿P型阱区200的长度方向（Y方向）有源区400的长度为D2。P型阱区200的面积为S1，两个N型阱区300之间的区域构成一个矩形（如图1中虚框所示），其矩形的面积为S2，两个N型阱区300之间P型阱区200的面积占比为S1：S2（即P型阱区200与两个N型阱区300之间的区域的面积比）。

两个N型阱区300之间的间距D1和沿P型阱区200的长度方向有源区400的长度D2均在设计间距范围内，两个N型阱区300之间的间距D1的设计间距范围包括最小设计间距D1_min和最大设计间距D1_max，沿P型阱区200的长度方向有源区400的长度D2的设计间距范围包括最小设计间距D2_min和最大设计间距D2_max。

图2为一种半导体器件版图结构对应的尺寸系数和开启电压标准差的拟合关系图。请参考图2，图2中示出了三组不同设计间距对应的尺寸系数和开启电压标准差的拟合关系，分别为第一组、第二组和第三组，图2中的横坐标为尺寸系数，纵坐标为开启电压标准差，尺寸系数与开启电压标准差的公式为：

；

其中，为尺寸系数，σ为开启电压标准差，开启电压标准差为同一晶圆上同一尺寸的两个同类型半导体器件（一晶圆上两个相同尺寸的NMOS晶体管）的开启电压的标准差，K为斜率。

表1为三组设计间距的斜率相关表。请参考表1，第一组设计间距为D1_min与2D2_max、D2_max、2D2_min和D2_min，第二组设计间距为2D1_min与2D2_max、D2_max、2D2_min和D2_min，第三组设计间距为D1_max与2D2_max、D2_max、2D2_min和D2_min，且2D1_min<D1_max，2D2_min<D2_max，K1为第一组设计间距对应的斜率，K2为第二组设计间距对应的斜率，K3为第三组设计间距对应的斜率，上述设计间距对应的斜率为拟合近似斜率。结合图2能够看出第一组设计间距对应的尺寸系数和开启电压标准差的拟合关系更趋于一条线上，表明采用第一组设计间距制得的半导体器件均一性更好，均一性更好的原因在于采用两个N型阱区300之间的最小设计间距D1_min，且第一组设计间距对应的斜率K1最小，两个N型阱区300之间的间距D1越小，对应的斜率越小，半导体器件均一性更好，斜率相当于失配系数，即匹配性越好，失配系数越小。相反，如同第二组设计间距对应的斜率K2和第三组设计间距对应的斜率K3逐渐变大，两个N型阱区300之间的间距D1逐渐变大，即斜率越大，失配系数越大，同一尺寸的同类型半导体器件在晶圆上的差异性越大，影响产品良率。

表1、三组设计间距的斜率相关表

斜率	2D2max	D2max	2D2min	D2min
					D1max	K3	K3	K3	K3
2D1min	K2	K2	K2	K2
					D1min	K1	K1	K1	K1

然而，在半导体器件制备时设计间距往往是固定的，而且绝大多数情况不会选用两个N型阱区300之间的最小设计间距D1_min，会导致随着两个N型阱区300之间的间距D1的增加，半导体器件的失配系数增加。

表2为三组设计间距对应的两个N型阱区之间P型阱区的面积占比。请参考表2，两个N型阱区之间P型阱区的面积占比为P型阱区200与两个N型阱区300之间的区域的面积比，第一组设计间距为D1_min与2D2_max、D2_max、2D2_min和D2_min，第二组设计间距为2D1_min与2D2_max、D2_max、2D2_min和D2_min，第三组设计间距为D1_max与2D2_max、D2_max、2D2_min和D2_min，X代表一个基数，例如2、4、6等。若X分别为2、4、6，则表2中第一组设计间距对应的两个N型阱区之间P型阱区的面积占比分别为8%、16%、24%，第二组设计间距对应的两个N型阱区之间P型阱区的面积占比分别为4%、8%、12%，第三组设计间距对应的两个N型阱区之间P型阱区的面积占比分别为2%、4%、6%，能够看出随着两个N型阱区300之间的间距D1的增加，两个N型阱区之间P型阱区的面积占比减小，且结合表1得知随着两个N型阱区300之间的间距D1的增加，半导体器件的失配系数增加，而两个N型阱区之间P型阱区的面积占比减小。因此，可以得出随着两个N型阱区之间P型阱区的面积占比减小，半导体器件的失配系数增加。

表2、三组设计间距对应的两个N型阱区之间P型阱区的面积占比

面积占比（%）	2D2max	D2max	2D2min	D2min
					D1max	1X	1X	1X	1X
2D1min	2X	2X	2X	2X
					D1min	4X	4X	4X	4X

因此，本发明提供了一种半导体器件版图结构，包括：半导体衬底、第一P型阱区和两个N型阱区，第一P型阱区位于半导体衬底中，第一P型阱区包括第一P型子阱区和两个第二P型子阱区，沿第一P型子阱区的长度方向两个第二P型子阱区分别与第一P型子阱区的两端连接，且两个第二P型子阱区的宽度均大于第一P型子阱区的宽度；两个N型阱区均位于半导体衬底中，沿第一P型阱区的宽度方向两个N型阱区对称设置于第一P型阱区的两侧，且每个N型阱区与第一P型子阱区和第二P型子阱区均具有间隙。本发明在尽量不影响器件电性能的情况下，通过扩大两个第二P型子阱区的宽度，增加了两个N型阱区之间第一P型阱区的面积，相当于提高两个N型阱区之间第一P型阱区的面积占比，能够减小半导体器件的失配系数，改善半导体器件的失配现象。

为使本申请实施例的目的、技术方案和优点更加清楚，下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本申请一部分实施例，而不是全部的实施例。通常在此处附图中描述和示出的本申请实施例的组件可以以各种不同的配置来布置和设计。

因此，以下对在附图中提供的本申请的实施例的详细描述并非旨在限制要求保护的本申请的范围，而是仅仅表示本申请的选定实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。

在本申请的描述中，需要理解的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，或者是该申请产品使用时惯常摆放的方位或位置关系，或者是本领域技术人员惯常理解的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的设备或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。

此外，术语“第一”和“第二”等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括所述要素的物品或者设备中还存在另外的相同要素。对于本领域的普通技术人员而言，可以具体情况理解上述术语在本申请中的具体含义。

图3为本实施例提供的半导体器件版图结构的示意图。请参考图3，本发明的目的在于提供一种半导体器件版图结构，包括：半导体衬底10、第一P型阱区21、两个N型阱区30、第一有源区41和两个第二有源区42。

第一P型阱区21位于半导体衬底10中，第一P型阱区21包括第一P型子阱区211和两个第二P型子阱区212，沿第一P型子阱区211的长度方向（Y方向）两个第二P型子阱区212分别与第一P型子阱区211的两端连接，具体是两个第二P型子阱区212靠近第一P型子阱区211一侧的中心位置分别与第一P型子阱区211的两端连接。两个第二P型子阱区212的宽度（沿X方向第二P型子阱区212的尺寸）相同且均大于第一P型子阱区211的宽度（沿X方向第一P型子阱区211的尺寸）。在本实施例中，将第一P型阱区21设置为特定图形（类似工字形），在一般设置中第一P型阱区应为面积固定的长条形，本实施例中第一P型阱区21包括第一P型子阱区211和两个第二P型子阱区212，两个第二P型子阱区212的宽度均大于第一P型子阱区211的宽度，扩大了两个第二P型子阱区212的面积，即增加了第一P型阱区21的面积。由于第一P型子阱区211的位置对应半导体器件的沟道，在不影响半导体器件电性能的情况下，保持半导体器件的开启电压不变，则不易扩大第一P型子阱区211的面积，因此将第一P型阱区21分为第一P型子阱区211和两个第二P型子阱区212，两个第二P型子阱区212位于第一P型子阱区211的两端，避开半导体器件的沟道，扩大两个第二P型子阱区212的面积，实现增加了第一P型阱区21的面积，可以不改变第一P型阱区21的掺杂浓度等掺杂条件。

两个N型阱区30均位于半导体衬底10中，沿第一P型阱区21的宽度方向（X方向）两个N型阱区30对称设置于第一P型阱区21的两侧，且每个N型阱区30与第一P型子阱区211和第二P型子阱区212均具有间隙。两个N型阱区30和第一P型阱区21的长度（沿Y方向N型阱区30和第一P型阱区21的尺寸）相同，以及沿第一P型阱区21的长度方向两个N型阱区30和第一P型阱区21的两端对齐。本实施例中，两个N型阱区30沿X方向和Y方向的尺寸均相同，两个N型阱区30的形状优选为矩形，相应两个N型阱区30之间的区域构成一个矩形；两个N型阱区30之间的间距W在设计间距范围内，设计间距范围包括最小设计间距W_min和最大设计间距W_max，最小设计间距W_min和最大设计间距W_max一般为极限值，在实际版图设计中不会取极限值。

本实施例中，每个N型阱区30与第一P型子阱区211的间隙相同，且每个N型阱区30与第二P型子阱区212的间隙相同，N型阱区30与第一P型子阱区211的间隙大于N型阱区30与第二P型子阱区212的间隙。本实施例中，N型阱区30与第二P型子阱区212的间隙为第一间隙d1，第一间隙d1的取值优选等于两个N型阱区30之间的最小设计间距W_min的一半，不限于此；例如假设最小设计间距W_min为1µm，最大设计间距W_max为8µm，则第一间隙d1的取值为0.5µm，在实际版图设计中两个N型阱区30之间的间距W大于最小设计间距W_min。

第一有源区41位于半导体衬底10中，至少部分第一有源区41位于两个N型阱区30之间，部分第一有源区41可延伸位于两个N型阱区30中，且部分第一P型子阱区211位于第一有源区41中（在图1中为了方便示意第一有源区41与N型阱区30和第一P型子阱区211的关系，对第一有源区41的填充设置了透明度）。本实施例中，第一有源区41的长度L小于第一P型子阱区211的长度（沿Y方向第一有源区41和第一P型子阱区211的尺寸）。本实施例中，每个第二P型子阱区212与第一有源区41均具有间隙，且每个第二P型子阱区212与第一有源区41的间隙相同。具体的，第二P型子阱区212与第一有源区41之间的间隙为第二间隙d2，第二间隙d2的取值为0.2µm~0.5µm，优选为0.3µm，不限于此。

本实施例中，N型阱区30与第一P型子阱区211和第二P型子阱区212之间的间隙均为半导体衬底10，即第一间隙d1和第二间隙d2均为半导体衬底10，第一间隙d1和第二间隙d2的位置未形成任何阱区和有源区。第一有源区41作为半导体器件的沟道区，通过设置第二间隙d2，在保证扩大两个第二P型子阱区212的面积同时，避免对半导体器件的开启电压产生影响，即保证尽量不影响器件电性能。

进一步地，半导体器件还包括栅极图形50（在图1中为方便示意仅用矩形框表示），栅极图形50位于半导体衬底10上，且覆盖第一有源区41和部分N型阱区30，还覆盖部分第一P型阱区21（覆盖第一P型子阱区211和部分第二P型子阱区212）。两个第二有源区42分别位于栅极图形50两侧的两个N型阱区30中且与栅极图形50具有间隙。

进一步地，半导体器件还包括第二P型阱区22，第二P型阱区22位于半导体衬底10中，且第二P型阱区22呈回字形包围两个N型阱区30和第一P型阱区21。

进一步地，半导体器件还包括第三有源区43，第三有源区43位于第二P型阱区22中，且第三有源区43呈回字形包围两个N型阱区30和第一P型阱区21，第三有源区43与两个N型阱区30和第一P型阱区21具有间隙。本实施例中第一有源区41、第二有源区42和第三有源区43的导电类型相同且均为N型。

本实施例中，半导体器件为NMOS晶体管，具体是高压FD NMOS晶体管。在设定的两个N型阱区30之间的间距W和第一有源区41的长度L的情况下（这两个尺寸决定了半导体器件的沟道区大小），通过设置第一P型阱区21的特定形貌，使得第一P型阱区21包括第一P型子阱区211和两个第二P型子阱区212，两个第二P型子阱区212的宽度均大于第一P型子阱区211的宽度，在尽量不影响器件电性能的情况下，通过扩大两个第二P型子阱区212的宽度增加了两个N型阱区30之间第一P型阱区21的面积。若两个N型阱区30之间第一P型阱区21的面积为S1，两个N型阱区30之间的区域的面积为S2，在不改变两个N型阱区30之间的区域的面积S2的情况下（即不为了提高两个N型阱区30之间第一P型阱区21的面积占比，缩小两个N型阱区30之间的区域的面积S2，两个N型阱区30之间的区域的面积S2与半导体器件的沟道区相关，为了不影响半导体器件的电性能，不易改变两个N型阱区30之间的区域的面积S2，则改变两个N型阱区30之间第一P型阱区21的面积S1），增加两个N型阱区30之间第一P型阱区21的面积S1，相当于提高两个N型阱区30之间第一P型阱区21的面积占比（S1:S2），能够减小半导体器件的失配系数，改善半导体器件的失配现象。

综上，在本发明提供的半导体器件版图结构中，包括：半导体衬底、第一P型阱区和两个N型阱区，第一P型阱区位于半导体衬底中，第一P型阱区包括第一P型子阱区和两个第二P型子阱区，沿第一P型子阱区的长度方向，两个第二P型子阱区分别与第一P型子阱区的两端连接，且两个第二P型子阱区的宽度均大于第一P型子阱区的宽度；两个N型阱区均位于半导体衬底中，沿第一P型阱区的宽度方向，两个N型阱区对称设置于第一P型阱区的两侧，且每个N型阱区与第一P型子阱区和第二P型子阱区均具有间隙。本发明意想不到的效果是通过设置第一P型阱区的特定形貌，使得第一P型阱区包括第一P型子阱区和两个第二P型子阱区，两个第二P型子阱区的宽度均大于第一P型子阱区的宽度，在尽量不影响器件电性能的情况下，通过扩大两个第二P型子阱区的宽度，增加了两个N型阱区之间第一P型阱区的面积，相当于提高两个N型阱区之间第一P型阱区的面积占比，能够减小半导体器件的失配系数，改善半导体器件的失配现象。

上述仅为本发明的优选实施例而已，并不对本发明起到任何限制作用。任何所属技术领域的技术人员，在不脱离本发明的技术方案的范围内，对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动，均属未脱离本发明的技术方案的内容，仍属于本发明的保护范围之内。

Claims (10)

1.一种半导体器件版图结构，其特征在于，包括：

半导体衬底；

第一P型阱区，位于所述半导体衬底中，所述第一P型阱区包括第一P型子阱区和两个第二P型子阱区，沿所述第一P型子阱区的长度方向两个所述第二P型子阱区分别与所述第一P型子阱区的两端连接，且两个所述第二P型子阱区的宽度均大于所述第一P型子阱区的宽度；

两个N型阱区，均位于所述半导体衬底中，沿所述第一P型阱区的宽度方向两个所述N型阱区对称设置于所述第一P型阱区的两侧，且每个所述N型阱区与所述第一P型子阱区和所述第二P型子阱区均具有间隙。

2.如权利要求1所述的半导体器件版图结构，其特征在于，两个所述N型阱区和所述第一P型阱区的长度相同，且沿所述第一P型阱区的长度方向两个所述N型阱区和所述第一P型阱区的两端对齐。

3.如权利要求1所述的半导体器件版图结构，其特征在于，每个所述N型阱区与所述第一P型子阱区的间隙相同，且每个所述N型阱区与所述第二P型子阱区的间隙相同。

4.如权利要求1所述的半导体器件版图结构，其特征在于，所述N型阱区与所述第一P型子阱区的间隙大于所述N型阱区与所述第二P型子阱区的间隙。

5.如权利要求4所述的半导体器件版图结构，其特征在于，所述N型阱区与所述第二P型子阱区的间隙为第一间隙，所述第一间隙的取值等于两个所述N型阱区之间的最小设计间距的一半。

6.如权利要求4所述的半导体器件版图结构，其特征在于，还包括第一有源区，位于所述半导体衬底中，至少部分所述第一有源区位于两个所述N型阱区之间，且部分所述第一P型子阱区位于所述第一有源区中，所述第一有源区的长度小于所述第一P型子阱区的长度。

7.如权利要求6所述的半导体器件版图结构，其特征在于，每个所述第二P型子阱区与所述第一有源区均具有间隙，且每个所述第二P型子阱区与所述第一有源区的间隙相同。

8.如权利要求7所述的半导体器件版图结构，其特征在于，所述第二P型子阱区与所述第一有源区之间的间隙为第二间隙，所述第二间隙的取值为0.2µm~0.5µm。

9.如权利要求1所述的半导体器件版图结构，其特征在于，所述N型阱区与所述第一P型子阱区和所述第二P型子阱区之间的间隙均为所述半导体衬底。

10.如权利要求6所述的半导体器件版图结构，其特征在于，还包括：

栅极图形，位于所述半导体衬底上，且覆盖所述第一有源区和部分所述N型阱区；

两个第二有源区，分别位于所述栅极图形两侧的两个所述N型阱区中；

第二P型阱区，位于所述半导体衬底中，且包围两个所述N型阱区和所述第一P型阱区；

第三有源区，位于所述第二P型阱区中，且包围两个所述N型阱区和所述第一P型阱区。