CN103703557A - 半导体器件及半导体器件的制造方法 - Google Patents

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Abstract

提供一种具有高自由度的布局的半导体器件及该半导体器件的制造方法。在该半导体器件中，在第1部分（AR1）中，沿X轴方向交替地邻接地配置有多个p型阱（PW）和多个n型阱（NW），在沿Y轴方向夹着该AR1的一侧配置有相对于该多个PW的公共的供电区域（ARP2），在另一侧配置有相对于该多个NW的公共的供电区域（ARN2）。例如，在相对于PW的供电区域（ARP2）内形成有在X轴方向上具有细长形状的p+型的供电用扩散层（P+（DFE））。在AR1中，配置有跨着PW、NW的边界且沿X轴方向延伸的多个栅极层（GT）。由此形成多个MIS晶体管。

Description

半导体器件及半导体器件的制造方法
技术领域
本发明涉及半导体器件及半导体器件的制造方法，尤其涉及适用于具有SRAM等存储器的半导体器件及其制造方法的有效技术。
背景技术
例如，专利文献1及专利文献2公开了动态型RAM中的存储阵列的阱配置。具体而言，在p型衬底或深阱内，与n型阱的两侧邻接地形成有p型阱，在p型阱内形成有存储单元的选择晶体管、读出放大器等n沟道型MOSFET，在n型阱内形成有读出放大器等p沟道型MOSFET。另外，专利文献2公开了动态型RAM中的存储阵列的周边电路和输入输出电路的阱配置。具体而言，以字线的延伸方向为长度方向而具有细长形状的n型阱及p型阱沿着字线的排列方向交替地配置。
现有技术文献
专利文献
专利文献1：日本特开平11-54726号公报
专利文献2：日本特开平8-181292号公报
发明内容
近年来，半导体器件的微细化日益推进。其中，例如，在搭载有存储器等的半导体器件中，使用将p型阱和n型阱交替地配置那样的布局。在p型阱内形成有n沟道型MOSFET，在n型阱内形成有p沟道型MOSFET，但需要在各阱内确保除了对这样的MOSFET以外还用于对阱进行供电的供电区域。此时，根据本发明人等的研究发现，若仅单纯地确保供电区域，则布局的自由度会下降，其结果是，可能妨碍半导体器件的小面积化（微细化）。
尤其是，在采用最小加工尺寸为例如28nm等的制造工艺的情况下，为了充分地确保加工精度，期望在半导体器件（半导体芯片）上使栅极层全部沿同一方向延伸。但是，若使栅极层全部沿同一方向延伸，则与不限制栅极层的延伸方向的情况相比，布局的自由度下降，因此，从结果上来看，存在无法实现半导体器件的小面积化（微细化）的情况。在这样的情况下，与上述的供电区域一起，谋求更加有效的布局方法。
本发明是鉴于该情况而研发的，其目的之一在于提供具有自由度高的布局的半导体器件及该半导体器件的制造方法。本发明的上述目的和其他目的、以及新特征能够通过本说明书的记载及附图得以明确。
如下简单说明本申请所公开的发明中的具有代表性的实施方式的概要。
本实施方式的半导体器件具有：包含第1部分（ARN1a）、第2部分（ARN1b）、第3部分（ARN2）的第1导电型的第1阱区域（NW）；具有比第1阱区域高的杂质浓度的第1导电型的第1供电区域（N+（DFW））；和包含第4部分（ARP1b）的第2导电型的第2阱区域（PW）。第1部分（ARN1a）和第2部分（ARN1b）在第1方向上与第4部分（ARP1b）的两侧邻接地配置。第3部分（ARN2）具有向着第1方向延伸的形状，并在与第1方向相交的第2方向上，与第1部分（ARN1a）及第2部分（ARN1b）连结且与第4部分（ARP1b）邻接地配置。第1供电区域（N+（DFW））在第3部分（ARN2）内以大致矩形形状形成，经由第1阱区域（NW）而对第1部分（ARN1a）和上述第2部分（ARN1b）供给规定的电压。在此，第1供电区域（N+（DFW））形成为第1方向上的尺寸大于第2方向上的尺寸。
另外，本实施方式的半导体器件的制造方法具有（a）～（f）工序。在（a）工序中，在半导体衬底（SUBp）上形成包含第4部分（ARP1b）的第2导电型的第2阱区域（PW）。在（b）工序中，在半导体衬底（SUBp）上形成第1导电型的第1阱区域（NW），该第1阱区域（NW）包括在第1方向上与第4部分（ARP1b）的两侧邻接地配置的第1部分（ARN1a）及第2部分（ARN1b）、和在与第1方向相交的第2方向上与第1部分及第2部分连结且与第4部分邻接地配置的第3部分（ARN2）。在（c）工序中，在第1阱区域及第2阱区域上形成第1绝缘膜（STI），该第1绝缘膜形成在除第1源极-漏极图案（N+（DF）用PW（露出部分））、第2源极-漏极图案（P+（DF）用NW（露出部分））、以及供电图案（N+（DFW）用NW（露出部分））以外的部位，其中，该第1源极-漏极图案为第4部分的一部分区域，该第2源极-漏极图案为第1部分或第2部分的一部分区域，该供电图案为第3部分的一部分区域。此外，供电区域为第1方向上的尺寸大于第2方向上的尺寸的大致矩形形状的区域。在（d）工序中，形成栅极层（GT），该栅极层（GT）具有线状的形状，并向着第1方向且跨在第1源极-漏极图案上及第2源极-漏极图案上而延伸。在（e）工序中，通过掩模加工（GTRE）对栅极层的一部分进行蚀刻。在（f）工序中，向第1源极-漏极图案导入第1导电型的杂质，向第2源极-漏极图案导入第2导电型的杂质，向供电图案导入第1导电型的杂质。
发明效果
通过本申请所公开的发明中的具有代表性的实施方式而得到的效果，简单来说明是能够提高布局的自由度。
附图说明
图1是在本发明的实施方式1的半导体器件中表示其整体的概略结构例的框图。
图2是表示图1中的存储器的使用例的说明图。
图3是在图1的半导体器件中表示其所包括的存储器的主要部分的概略结构例的框图。
图4是表示图3的存储器中的各存储单元的结构例的电路图。
图5是表示图4的存储单元的布局结构例的俯视图。
图6是在图5的存储单元中表示其A-A’间的概略的器件构造例的剖视图。
图7是在图3的存储器中表示其存储阵列的一部分的概略的布局结构例的俯视图。
图8是在图3的存储器中表示其列控制电路块的概略的结构例的电路图。
图9是表示使用了图8的列控制电路块的实际上的结构例的示意图。
图10是在图8及图9的列控制电路块中表示与其阱配置及阱供电相关的概略的布局结构例的俯视图。
图11是在图10的布局中表示其B-B’间的概略的器件构造例的剖视图。
图12是在图10的布局中表示其C-C’间的概略的器件构造例的剖视图。
图13是在本发明的实施方式1的半导体器件中表示其阱配置及阱供电方式的基本概念的俯视图。
图14的（a）是表示图13的阱配置及阱供电方式的效果的一例的说明图，图14的（b）是表示图14的（a）的比较例的说明图。
图15的（a）是表示图13的阱配置及阱供电方式的效果的一例的说明图，图15的（b）是表示图15的（a）的比较例的说明图。
图16的（a）是表示图13的阱配置及阱供电方式的效果的一例的说明图，图16的（b）是表示图16的（a）的比较例的说明图。
图17是在本发明的实施方式2的半导体器件中表示其阱配置及阱供电方式的概略结构例的俯视图。
图18是在图17的半导体器件中表示其局部区域的更为详细的结构例的俯视图。
图19的（a）是表示图18中的E-E’间的概略的器件构造例的剖视图，图19的（b）是表示图18中的F-F’间的概略的器件构造例的剖视图。
图20的（a）是表示图18中的G-G’间的概略的器件构造例的剖视图，图20的（b）是表示图18中的H-H’间的概略的器件构造例的剖视图。
图21的（a）是在本发明的实施方式3的半导体器件中表示其阱配置及阱供电方式的结构例的俯视图，图21的（b）是表示图21的（a）的比较例的俯视图。
图22是表示图21的（a）所示的半导体器件的制造方法的一例的说明图。
图23是表示与图22接续的半导体器件的制造方法的一例的说明图。
图24的（a）是在本发明的实施方式4的半导体器件中表示其阱配置方式的基本概念的一例的俯视图，图24的（b）是表示成为图24的（a）的比较例的阱配置方式的俯视图。
图25的（a）、（b）是表示采用了图24的（a）的阱配置方式的情况下的效果的一例的说明图。
图26的（a）～（c）是表示采用了图24的（b）的阱配置方式的情况下的问题点的一例的说明图。
图27是在本发明的实施方式4的半导体器件中表示图8及图9的列控制电路块中的概略的阱配置的结构例的俯视图。
图28的（a）是在本发明的实施方式4的半导体器件中表示与图3的字线驱动电路块的阱配置及阱供电相关的概略的布局结构例的俯视图，图28的（b）是表示图28的（a）中的I-I’间的概略的器件构造例的剖视图。
图29的（a）是在本发明的实施方式4的半导体器件中表示与图3的整体控制电路块的阱配置及阱供电相关的概略的布局结构例的俯视图，图29的（b）是表示图29的（a）中的J-J’间的概略的器件构造例的剖视图。
具体实施方式
在以下实施方式中，为方便起见，必要时分成多个部分或实施方式进行说明，但是，除特别明示的情况以外，它们之间并不是毫无关系的，而是一方为另一方的部分或全部变形例、详细、补充说明等关系。另外，在以下实施方式中，在涉及到要素的数等（包含个数、数值、量、范围等）情况下，除特别明示的情况以及原理上明确限定为特定数的情况等，不限于该特定数，可以是特定数以上也可以是特定数以下。
而且，在以下实施方式中，其结构要素（还包含要素步骤等）除特别明示的情况以及原理上明确认为是必需的情况等，当然不必是必需的。同样地，在以下实施方式中，涉及到结构要素等的形状、位置关系等时，除特别明示的情况以及原理上明确认为不成立的情况等，还包含实质上与其形状等近似或类似的情况等。关于这一点，上述数值及范围也是一样的。
此外，在实施方式中，将MIS（Metal Insulator Semiconductor；金属绝缘体半导体）型的场效晶体管（FET：Field Effect Transistor）称作MIS晶体管，将p沟道型的MIS晶体管称作PMIS晶体管，将n沟道型的MIS晶体管称作NMIS晶体管。以下，基于附图详细说明本发明的实施方式。此外，在用于说明实施方式的全部附图中，对相同部件原则上标注相同附图标记，并省略其重复说明。
（实施方式1）
《半导体器件整体的概略结构》
图1是在本发明的实施方式1的半导体器件中表示其整体的概略结构例的框图。图2是表示图1中的存储器的使用例的说明图。图1示出在一个半导体芯片内形成有各种逻辑电路和存储电路的称作SOC（System On a Chip；单芯片***）等的半导体器件（LSI）。图1的半导体器件是例如移动电话用LSI，具有两个处理器单元CPU1、CPU2、应用程序单元APPU、存储器MEMU、基带单元BBU、和输入输出单元IOU。
CPU1、CPU2进行基于程序的规定的运算处理，APPU进行移动电话所需要的规定的应用程序处理，BBU进行伴随着无线电通信的规定的基带处理，IOU担任与外部之间的输入输出接口。MEMU包含例如SRAM（Static Random Access Memory；静态随机存取存储器）等，随着这样的各电路块的处理而进行适宜的存取。例如，如图2所示，MEMU具有双端口型的SRAM（DPRAM）和单端口型的SRAM（SPRAM），用作处理器单元CPU的高速缓存存储器。此时，例如通过使MEMU等所具有的高速缓存控制器CCN对DPRAM、SPRAM进行适宜的存取，从而能够进行高速缓存的命中/非命中的判定、以及高速缓存数据的读取处理/更新处理。
在这样的半导体器件中，多是通过例如称作存储器编译器（memory compiler）等的自动设计工具来安装DPRAM、SPRAM，并将由此生成的SRAM称作编译SRAM等。存储器编译器例如通过根据指定的位线和字线的数量等依次反复地配置某单位布局等来自动生成编译SRAM。该情况下，相对于这样的反复配置，也谋求自由度高、还有面积效率高的布局方式。
《存储器的主要部分的概略结构》
图3是在图1的半导体器件中表示其所包括的存储器的主要部分的概略结构例的框图。图3所示的存储器MEMU具有：整体控制电路块CTLBK、字线驱动电路块WLDBK、复制电路REP、存储阵列MARY、和列控制电路块COLBK。MARY具有：沿第1方向延伸的（m+1）条字线WL［0］～WL［m］、沿与第1方向交叉的第2方向延伸的（n+1）个位线对（BL［0］，ZBL［0］）～（BL［n］，ZBL［n］）、和配置在（m+1）条字线与（n+1）个位线对的交点处的多个存储单元MC。各位线对由输送互补信号的两条位线（例如BL［0］和ZBL［0］）构成。
整体控制电路块CTLBK例如根据从外部输入的读取用/写入用控制信号和地址信号等来适宜地控制字线驱动电路块WLDBK、复制电路REP、列控制电路块COLBK。WLDBK接收由CTLBK基于地址信号而生成的行选择信号，并与之相应地激活（m+1）条字线WL［0］～WL［m］中的某一条。COLBK具有读出放大器电路和输入/输出缓冲电路等，COLBK接收由CTLBK基于地址信号而生成的列选择信号，并与之相应地选择（n+1）个位线对中的规定的位线对。COLBK在读取动作时，将该选择的位线对的数据通过读出放大器电路进行放大之后经由输出缓冲电路而输出到外部，在写入动作时，向该选择的位线对经由输入缓冲电路输送从外部输入的数据。
复制电路REP在内部具有定时调整电路，接收由CTLBK基于读取用控制信号而生成的起动信号，并对该起动信号施加规定的延迟，由此确定COLBK内的读出放大器电路的激活定时。另外，REP接收例如由CTLBK基于写入用控制信号而生成的起动信号，并对该起动信号施加规定的延迟，由此确定在WLDBK中激活的字线的非激活定时。
《存储阵列的详细说明》
图4是表示图3的存储器中的各存储单元的结构例的电路图。图4所示的存储单元MC在此为具有四个NMIS晶体管MN＿AC1、MN＿AC2、MN＿DR1、MN＿DR2和两个PMIS晶体管MP＿LD1、MP＿LD2的SRAM存储单元。MN＿DR1、MN＿DR2为驱动器用晶体管，MN＿AC1、MN＿AC2为存取用晶体管，MP＿LD1、MP＿LD2为负载用晶体管。MN＿AC1的栅极与字线WL连接，源极-漏极的一方与正极侧的位线BL连接。MN＿AC2的栅极与WL连接，源极-漏极的一方与负极侧的位线ZBL连接。
MN＿DR1、MP＿LD1和MN＿DR2、MP＿LD2分别在电源电压VDD与接地电源电压VSS之间构成互补型MIS倒相电路（称作CMIS倒相电路）。这两个CMIS倒相电路通过使一方的输入与另一方的输出连接而构成闩锁电路。MN＿AC2的源极-漏极的另一方与CMIS倒相电路（MN＿DR1、MP＿LD1）的输入（CMIS倒相电路（MN＿DR2、MP＿LD2）的输出）连接。MN＿AC1的源极-漏极的另一方与CMIS倒相电路（MN＿DR2、MP＿LD2）的输入（CMIS倒相电路（MN＿DR1、MP＿LD1）的输出）连接。
图5是表示图4的存储单元的布局结构例的俯视图。在图5中，使字线的延伸方向（长度方向）为X轴方向，使位线的延伸方向（长度方向）为Y轴方向，将在与X轴方向和Y轴方向交叉的Z轴方向上依次形成的阱～第1金属布线层的布局、和第1金属布线层～第3金属布线层的布局分离开表示。在图5所示的存储单元MC中，首先配置有n型阱NW，在X轴方向上与NW的两侧邻接地配置有p型阱PW。在两个PW和NW的上部（Z轴方向），隔着栅极绝缘膜（未图示）而分别配置有并列地沿X轴方向延伸的两条栅极层GT。
但是，这两条栅极层GT分别通过使用了栅极二次分割掩模图案GTRE的栅极二次分割加工而被分割成两个GT。其结果为，形成了在PW的一方和NW的上部延伸的GT（使其为GTa）、在GTa的延长线上且在PW的另一方的上部延伸的GT（使其为GTb）、在PW的另一方和NW的上部延伸的GT（使其为GTc）、和在GTc的延长线上且在PW的一方的上部延伸的GT（使其为GTd）。此外，栅极二次分割加工是指这样的技术：例如，在形成隔着不连续点而沿一条直线延伸的两条线状图案时，在暂时通过掩模加工形成一条线状图案之后，使用GTRE来切断该线状图案的一部分，由此分离成两条线状图案。由此，与通过一次掩模加工而各自独立地形成两条线状图案的情况相比，能够提高线状图案的加工精度，有益于微细化。
在PW的一方的上部中的GTa部分处，形成有上述的驱动器用的NMIS晶体管MN＿DR1，在NW的上部中的GTa部分处，形成有上述负载用的PMIS晶体管MP＿LD1。另外，在GTb部分处形成有上述的存取用的NMIS晶体管MN＿AC2。同样地，在PW的另一方的上部中的GTc部分处，形成有驱动器用的NMIS晶体管MN＿DR2，在NW的上部中的GTc部分处，形成有负载用的PMIS晶体管MP＿LD2。另外，在GTd部分处形成有存取用的NMIS晶体管MN＿AC1。
在PW的一方，在构成MN＿DR1、MN＿AC1的各栅极层GT的两侧（Y轴方向）形成有n+型的半导体区域（扩散层）DF。其中，位于MN＿DR1的GT与MN＿AC1的GT之间的DF由MN＿DR1、MN＿AC1共有，并经由配置在其上部的接点层CT而与第1金属布线层M1连接。同样地，在PW的另一方，在构成MN＿DR2、MN＿AC2的各GT的两侧形成有n+型的半导体区域（扩散层）DF。其中，位于MN＿DR2的GT与MN＿AC2的GT之间的DF由MN＿DR2、MN＿AC2共有，并经由配置在其上部的CT而与M1连接。
在NW中，在构成MN＿LD1的栅极层GT和构成MN＿LD2的GT的两侧（Y轴方向）分别形成有p+型的半导体区域（扩散层）DF。MN＿LD1中的一方的DF相对于由上述的MN＿DR1、MN＿AC1共有的DF、以及MN＿LD2、MN＿DR2的通用的GT，适宜地经由接点层CT及/或第1金属布线层M1而连接。同样地，MN＿LD2中的一方的DF相对于由上述的MN＿DR2、MN＿AC2共有的DF、以及MN＿LD1、MN＿DR1的公用的GT，适宜地经由CT及/或M1而连接。此外，n型的扩散层（或阱）通过例如在硅（Si）中导入磷（P）或砷（As）等杂质而形成，p型的扩散层（或阱）通过例如在硅（Si）中导入硼（B）等杂质而形成。另外，n+型的杂质浓度比n型的杂质浓度高，p+型的杂质浓度比p型的杂质浓度高。
MN＿LD1、MN＿LD2中的另一方的半导体区域（扩散层）DF分别经由配置在其上部的接点层CT而与第1金属布线层M1连接。该两个M1经由分别配置在各M1的上部的第1过孔层V1而与配置在V1的上部且沿Y轴方向延伸的第2金属布线层M2通用地连接。该M2成为电源电压VDD用的布线。MN＿AC1中的不与MN＿DR1共有的一侧的DF经由配置在其上部的CT而与M1连接，再进一步经由配置在M1的上部的V1而与沿Y轴方向延伸的M2连接。该M2成为位线BL用的布线。同样地，MN＿AC2中的不与MN＿DR2共有的一侧的DF经由配置在其上部的CT而与M1连接，再进一步经由配置在M1的上部的V1而与沿Y轴方向延伸的M2连接。该M2成为位线ZBL用的布线。
而且，在该存储单元MC的上部，配置有并列地沿X轴方向延伸的三条第3金属布线层M3。其中，中间的M3为字线WL用的布线，其两侧的M3为接地电源电压VSS用的布线。WL用的M3在两个p型阱PW的各自上部经由配置在M3的下部的第2过孔层V2而与第2金属布线层M2连接，再进一步经由配置在M2的下部的第1过孔层V1而与第1金属布线层M1连接。这两个M1的一方经由配置在其下部的接点层CT而与MN＿AC1的栅极层GT连接，这两个M1的另一方也同样地经由CT而与MN＿AC2的GT连接。
另外，除字线WL用的第3金属布线层M3以外，其余两条M3中的一条在PW的一方的上部经由配置在M3的下部的V2而与M2连接，再进一步经由配置在M2的下部的V1而与M1连接。该M1经由配置在其下部的CT而与MN＿DR1中的不与MN＿AC1共有的一侧的DF连接。同样地，其余两条M3中的另一条在PW的另一方的上部经由配置在M3的下部的V2而与M2连接，再进一步经由配置在M2的下部的V1而与M1连接。该M1经由配置在其下部的CT而与MN＿DR2中的不与MN＿AC2共有的一侧的DF连接。
图6是在图5的存储单元中表示其A-A’间的概略的器件构造例的剖视图。在图6中，在p型的半导体衬底SUBp上配置有n型阱NW及两个p型阱PW。两个PW在X轴方向上与NW的两侧邻接地配置。在半导体衬底的主面上，在两个PW内分别形成有n+型的半导体区域（扩散层）N+（DF），在NW内形成有p+型的半导体区域（扩散层）P+（DF）。另外，在半导体衬底的主面上，在PW、NW内形成有嵌入绝缘膜（元件分隔膜）STI。该STI在XY平面上以将N+（DF）、P+（DF）分别包围的方式形成。
在半导体衬底的主面上，隔着栅极绝缘膜GOX而形成有栅极层GT。GOX优选由例如以铪类等为代表的、介电常数比二氧化硅高的高介电常数膜构成，GT由金属膜等构成。不过，当然如广泛公知那样，也能够使用二氧化硅（SiO2）等的GOX、和由通过多晶硅、金属膜（氮化钛（TIN）等）、硅化物膜等适宜地组合而成的层叠膜构成的GT。在GT及半导体衬底的主面上形成有层间绝缘膜ISL1，在其一部分上，以一端与GT连接的方式形成有接点层CT。ISL1例如由TEOS（Tetra Ethyl Ortho Silicate；原硅酸四乙酯）膜或二氧化硅等构成，CT例如由通过钛（TI）、氮化钛、钨（W）等组合而成的层叠膜等构成。在ISL1上，以与CT的另一端连接的方式形成有第1金属布线层M1。M1例如以铜（Cu）等为主体而构成。在M1及ISL1上形成有层间绝缘膜ISL2，而且，在其上部还形成有第2金属布线层M2。
图7是在图3的存储器中表示其存储阵列的一部分的概略的布局结构例的俯视图。图7示出存储阵列内的4×4位的量的存储单元MC的布局结构例。实际上，与X轴方向的位数（即位线对的个数）及Y轴方向的位数（即字线的条数）相应地，该4×4位的量的布局朝向X轴方向及Y轴方向依次连续地配置。如图7所示，彼此邻接的MC的布局呈轴对称关系。例如，在X轴方向上邻接的两个MC的布局以Y轴为基准而呈轴对称，在Y轴方向上邻接的两个MC的布局以X轴为基准而呈轴对称。此外，在图7中，作为各MC的布局，代表性地示出了p型阱PW、n型阱NW、栅极层GT及栅极二次分割掩模图案GTRE，但更具体而言，适用上述的图5的布局。
《列控制电路块的详细说明》
图8是在图3的存储器中表示其列控制电路块的概略的结构例的电路图。图9是表示使用了图8的列控制电路块的实际上的结构例的示意图。图8所示的列控制电路块COLBK具有列控制电路COLCTL、列选择电路YSEL、位线预充电电路BLPRE。而且，COLBK具有输入缓冲电路DIBF、写入放大器电路WAMP、写入用开关电路WSW来作为写入***电路，并具有输出缓冲电路DOBF、读取用开关电路RSW、读出放大器预充电电路SAPRE、读出放大器电路SA来作为读取***电路。
列控制电路COLCTL基于来自整体控制电路块CTLBK或复制电路REP的控制信号来控制COLBK整体。在来自CTLBK的控制信号中，包含例如列选择信号（列选择信号）、以及读取动作和写入动作的识别信号等，在来自REP的控制信号中，包含读出放大器电路的激活信号等。此外，通过闩锁电路FF锁存从外部对CTLBK输入的地址信号，并通过地址译码电路ADRDEC对该地址信号进行译码，由此生成列选择信号，通过对从外部对CTLBK输入的控制信号进行译码而生成读取动作和写入动作的识别信号。
位线预充电电路BLPRE在此由三个PMIS晶体管构成，基于列选择电路YSEL的控制，在读取动作和写入动作的前阶段预先将位线对（BL，ZBL）预充电至电源电压VDD。DIBF例如由多个PMIS晶体管及NMIS晶体管的组合构成，在写入动作时，读取来自外部的数据输入信号Din，并输出到写入放大器电路WAMP。WAMP例如由多个PMIS晶体管及NMIS晶体管的组合构成，对从DIBF输入的信号进行放大，并将其作为互补的数据信号而输出。写入用开关电路WSW在此由两个NMIS晶体管构成，基于列选择电路YSEL的控制，将从WAMP输入的互补的数据信号传递到规定的位线对（BL，ZBL）。在图8中，简化成相对于一个WAMP连接有一个WSW，但实际上，如图9所示，相对于一个WAMP并联地连接有多个（例如四个等）WSW，并经由YSEL对其中的一个WSW进行选择。
在图9的例子中，在列控制电路块COLBK内的与1I/O的量对应的列电路COL［0］中，与数据输入信号Din［0］对应的一个WAMP的输出经由四个WSW而与四个位线对（BL［0］，ZBL［0］）～（BL［3］，ZBL［3］）分别连接。另外，在COLBK内的其他与1I/O的量对应的列电路COL［1］中也是同样地，虽然省略了一部分图示，但与数据输入信号Din［1］对应的一个WAMP的输出经由四个WSW而与四个位线对（BL［4］，ZBL［4］）～（BL［7］，ZBL［7］）分别连接。YSEL在写入动作时，从COL［0］、COL［1］中分别各选择一个WSW。
其结果为，Din［0］的信息被传送到与COL［0］对应的四个位线对中的一个（例如（BL［0］，ZBL［0］）），在位于该一个位线对与另行选择的字线WL的交点处的存储单元MC中写入Din［0］的信息。而且，与此并行地，Din［1］的信息被传送到与COL［1］对应的四个位线对中的一个（例如（BL［4］，ZBL［4］）），在位于该一个位线对与该选择的WL的交点处的MC中写入Din［1］的信息。此外，在此示出了2I/O的量的列电路COL［0］、COL［1］，但在例如具有32I/O的情况下，同样地，存在COL［0］～COL［31］。另外，在此，相对于1I/O使四个位线对与之对应，但相对于1I/O当然也能够使8个、16个等的位线对与之对应。
在图8中，读取用开关电路RSW在此由两个PMIS晶体管构成，在读取动作时，基于列选择电路YSEL的控制而使规定的位线对（BL，ZBL）与读出放大器电路SA的互补输入节点连接。在此，与WSW的情况同样地，简化成相对于一个SA连接有一个RSW，但实际上，如图9所示，相对于一个SA并联地连接有多个（例如四个等）RSW，并经由YSEL对其中一个RSW进行选择。在图9的例子中，在列电路COL［0］中，四个位线对（BL［0］，ZBL［0］）～（BL［3］，ZBL［3］）分别经由四个RSW而与一个SA连接，并从该SA的输出得到数据输出信号Dout［0］。同样地，在列电路COL［1］中，虽然省略了一部分图示，但四个位线对（BL［4］，ZBL［4］）～（BL［7］，ZBL［7］）分别经由四个RSW而与一个SA连接，并从该SA的输出得到数据输出信号Dout［1］。在该读取动作时，YSEL从COL［0］、COL［1］中分别选择一个RSW。
在图8中，读出放大器预充电电路SAPRE在此由三个PMIS晶体管构成，在将RSW驱动成接通的前阶段预先将SA的互补输入节点预充电至电源电压VDD。读出放大器电路SA例如由CMIS交叉耦合型的放大器电路构成，对SA的互补输入节点的信号进行放大。此时，SA的激活定时基于来自上述的复制电路REP的控制信号而确定。输出缓冲电路DOBF例如由多个PMIS晶体管及NMIS晶体管的组合构成，将SA的输出信号作为数据输出信号Dout而输出到外部。其结果为，在图9的例子中，位于和COL［0］对应的四个位线对中的一个位线对（例如（BL［0］，ZBL［0］））与另行选择的字线WL的交点处的存储单元MC的信息被作为Dout［0］而读取。与此并行地，位于和COL［1］对应的四个位线对中的一个位线对（例如（BL［4］，ZBL［4］））与该选择的WL的交点处的MC的信息被作为Dout［1］而读取。
此外，在图8中，列选择电路YSEL在此由多个逻辑运算电路构成，基于来自列控制电路COLCTL的输入信号，进行上述那样的WSW、RSW、BLPRE、SAPRE的选择以及控制。即，基于COLCTL所识别的读取动作和写入动作的识别信息而选择WSW或RSW的某一方，并且，基于COLCTL所识别的列选择信息而从上述的多个WSW或多个RSW中将特定的开关驱动成接通。另外，与该WSW、RSW的控制同时地，也适宜控制BLPRE、SAPRE内的各开关（MIS晶体管）的接通/断开。
《列控制电路块的阱配置、供电结构（本实施方式1的主要特征）》
图10是在图8及图9的列控制电路块中表示与其阱配置及阱供电相关的概略的布局结构例的俯视图。在图10中，关于图9中的列电路COL［0］、COL［1］和与其连接的存储阵列MARY的一部分，示出了它们的阱以及阱供电的布局结构例。在图10中，在Y轴方向（未图示的位线的延伸方向）上，按顺序配置有伴随着MARY、WSW、BLPRE、RSW、YSEL、SA（NMIS）、COLCTL、WAMP、SA（PMIS）、和DIBF、DOBF的各阱。
在存储阵列MARY中，如图5及图7所示，在X轴方向（未图示的字线的延伸方向）上，p型阱PW和n型阱NW交替地反复配置。在写入用开关电路WSW中，为了形成图8所示那样的各NMIS晶体管，沿X轴方向连续地配置有PW。在位线预充电电路BLPRE、读取用开关电路RSW中，为了形成图8所示那样的各PMIS晶体管，沿X轴方向连续地配置有NW。在列选择电路YSEL中，为了形成图8所示那样的各种逻辑运算电路（即CMIS型的电路），在X轴方向上交替地配置有PW和NW。
在读出放大器电路SA（NMIS）中，为了形成在图8中说明的CMIS交叉耦合型放大器电路的NMIS晶体管，沿X轴方向连续地配置有PW。在列控制电路COLCTL、写入放大器电路WAMP、读出放大器电路SA（PMIS）中，为了形成分别构成COLCTL、WAMP的PMIS晶体管及NMIS晶体管，在X轴方向上交替地配置有PW和NW。而且，在该NW内，形成有SA（CMIS交叉耦合型放大器电路）的PMIS晶体管。在输入缓冲电路DIBF、输出缓冲电路DOBF中，为了形成构成输入缓冲电路DIBF、输出缓冲电路DOBF的PMIS晶体管及NMIS晶体管，在X轴方向上交替地反复地配置有PW和NW。
在这样的阱配置例中，首先，在MARY中，与在X轴方向上交替地配置的PW及NW分别相应地，在X轴方向上依次排列地配置有p+型的半导体区域（供电用扩散层）P+（DFW）及n+型的半导体区域（供电用扩散层）N+（DFW）。对配置于各PW内的各P+（DFW）供给接地电源电压VSS，由此对该各PW进行供电。另外，对配置于各NW内的各N+（DFW）供给电源电压VDD，由此对该各NW进行供电。
另一方面，在上述的WSW～SA（PMIS）的区域中，在彼此邻接的列电路COL［0］、COL［1］的边界部分处，设有沿Y轴方向延伸的供电区域WPA1。WPA1由分别以Y轴方向为长边而具有细长的大致矩形形状的两个P+（DFW）和一个N+（DFW）构成。该两个P+（DFW）中的一方配置在WSW的区域中的PW内，另一方配置在YSEL～SA（PMIS）的区域中的PW内。该一个N+（DFW）配置在BLPRE、RSW的区域中的NW内。对该两个P+（DFW）供给VSS，对该一个N+（DFW）供给VDD，由此对各自对应的PW及NW进行供电。像这样，通过在各个列电路的边界部分处配置供电区域WPA1，在如上所述，使用存储器编译器等将列电路重复与I/O数相应的数目而配置时，能够使WPA1被其两侧的列电路所共有，因此能够提高面积效率。
在此，在图10的阱配置例中，进一步地，在Y轴方向上、且在DIBF、DOBF的区域的两侧，还分别具有沿X轴方向延伸的供电区域WPAn、WPAp。该WPAn、WPAp为本实施方式1的主要特征之一。WPAn配置在DIBF、DOBF的区域与SA（PMIS）等的区域之间，具有以纵贯COL［0］、COL［1］的方式朝向X轴方向连续地延伸的n型阱NW、和形成于该NW内的n+型的半导体区域（供电用扩散层）N+（DFW）。该NW与上述的SA（PMIS）等的区域内的NW、和DIBF、DOBF的区域内的NW分别连结。对该N+（DFW）供给VDD，由此对SA（PMIS）等的区域内的NW、和DIBF、DOBF的区域内的NW进行供电。此外，在图10的例子中，为了进一步强化从上述的WPAn向SA（PMIS）用的NW的供电，使向该SA（PMIS）用的NW内供给VDD的N+（DFW）另行形成。
另一方面，WPAp在Y轴方向上隔着DIBF、DOBF的区域而配置在与WPAn相对的位置，具有在COL［0］中朝向X轴方向延伸的p型阱PW、形成于该PW内的p+型的半导体区域（供电用扩散层）P+（DFW）、在COL［1］中朝向X轴方向延伸的PW、和形成于该PW内的P+（DFW）。与COL［0］对应的WPAp内的PW和与COL［0］对应的DIBF、DOBF的区域内的PW连结，与COL［1］对应的WPAp内的PW和与COL［1］对应的DIBF、DOBF的区域内的PW连结。对WPAp内的各P+（DFW）供给VSS，由此对DIBF、DOBF的区域内的各PW进行供电。
图11是在图10的布局中表示其B-B’间的概略的器件构造例的剖视图。在图11中，示出了与图10的存储阵列MARY相关的供电部分的器件构造例，除图10所示的阱及其供电部分以外，也同时示出其上部（Z轴方向）的器件构造。在图11中，在p型半导体衬底SUBp上，沿X轴方向交替地连续配置有p型阱PW和n型阱NW。在半导体衬底的主面上，在各PW内分别形成有p+型的半导体区域（供电用扩散层）P+（DFW），在各NW内分别形成有n+型的半导体区域（供电用扩散层）N+（DFW）。另外，在半导体衬底的主面上，在PW、NW内形成有嵌入绝缘膜（元件分隔膜）STI。该STI在XY平面上以将N+（DFW）、P+（DFW）分别包围的方式形成。
在半导体衬底的主面上层叠有层间绝缘膜ISL1，在ISL1内形成有多个接点层CT。多个CT中的一部分，一端与上述的各PW内的P+（DFW）分别连接，多个CT中的另外一部分，一端与上述的各NW内的N+（DFW）分别连接。在ISL1上形成有第1金属布线层M1，在该ISL1、M1上层叠有层间绝缘膜ISL2。在ISL2上形成有第2金属布线层M2，在该ISL2、M2上层叠有层间绝缘膜ISL3。在ISL3上形成有第3金属布线层M3。另外，在ISL2内形成有用于连接M1和M2的第1过孔层V1，在ISL3内形成有用于连接M2和M3的第2过孔层V2。
在此，一端与上述的各PW内的P+（DFW）连接的各CT，其另一端按顺序经由M1、V1、M2、V2而与M3连接。该M3在此为沿X轴方向延伸的一条布线，相对于该M3通用地连接有上述的各PW内的P+（DFW）。对该M3供给接地电源电压VSS。另一方面，一端与上述的各NW内的N+（DFW）连接的各CT，其另一端按顺序经由M1、V1而与M2连接。该M2在此为并列地沿Y轴方向延伸的多条布线。该多条M2在未图示的区域中共同连接。对该M2供给电源电压VDD。
图12是在图10的布局中表示其C-C’间的概略的器件构造例的剖视图。在图12中，示出了与图10的COLCTL、WAMP、SA（PMIS）的区域相关的供电部分的器件构造例，除图10所示的阱及其供电部分以外，同时还示出其上部（Z轴方向）的器件构造。图12的器件构造例与上述的图11的器件构造例相比，交替地配置的各阱的数量不同，除此以外，其他基本构造与图11的情况相同。
《阱供电方式的详细说明（本实施方式1的主要特征及效果的详细说明）》
图13是在本发明的实施方式1的半导体器件中表示其阱配置及阱供电方式的基本概念的俯视图。图13是提取出了图10中的DIBF、DOBF的区域周边的图，其特征在于p型阱PW具有第1部分AR1和第2部分ARP2，以及n型阱NW具有第1部分AR1和第2部分ARN2。关于图13的布局结构，概略地说，在AR1中，沿X轴方向交替地邻接配置有多个PW和NW，在Y轴方向上隔着该AR1在一侧配置有相对于该多个PW通用的供电区域（第2部分ARP2），在另一侧配置有相对于该多个NW通用的供电区域（第2部分ARN2）。
在AR1中，沿X轴方向按顺序邻接地配置有PW的第1A部分ARP1a、NW的第1A部分ARN1a、PW的第1B部分ARP1b、NW的第1B部分ARN1b。PW的第2部分ARP2具有朝向X轴方向延伸的细长带状的形状，在Y轴方向上，与ARP1a、ARP1b连结并且与ARN1a邻接地配置。NW的第2部分ARN2具有朝向X轴方向延伸的细长带状的形状，在Y轴方向上，在隔着ARN1a、ARP1b、ARN1b而与ARP2相对的一侧，与ARN1a、ARN1b连结并且与ARP1b邻接地配置。
在此，在PW的第2部分ARP2内形成有p+型的半导体区域（供电用扩散层）P+（DFW）。为了对ARP1a、ARP1b充分地进行供电，P+（DFW）具有X轴方向的尺寸X1大于Y轴方向的尺寸Y1的大致矩形的形状。换言之，P+（DFW）包含相对于夹在ARP1a与ARP1b之间的ARN1a在Y轴方向上相对的区间。同样地，在NW的第2部分ARN2内形成有n+型的半导体区域（供电用扩散层）N+（DFW）。为了对ARN1a、ARN1b充分地进行供电，N+（DFW）具有X轴方向的尺寸大于Y轴方向的尺寸的大致矩形的形状。换言之，N+（DFW）包含相对于夹在ARN1a与ARN1b之间的ARP1b在Y轴方向上相对的区间。
另外，在第1部分AR1中配置有朝向X轴方向延伸的多个栅极层GT。该多个GT以跨着ARP1a与ARN1a的边界部分、ARN1a与ARP1b的边界部分、ARP1b与ARN1b的边界部分中的至少任意一个的方式配置。此外，虽然省略了图示，但在Y轴方向上，在隔着该GT的两侧适宜地形成有以该GT为MIS晶体管的栅极的源极-漏极区域。该源极-漏极区域在PW（ARP1a、ARP1b）内为n+型的半导体区域（扩散层），在NW（ARN1a、ARN1b）内为p+型的半导体区域（扩散层）。
而且，在图13中，如同时在图10等中所述那样，沿X轴方向按顺序并列地配置有多个列电路COL［0］、COL［1］，各个列电路为具有上述的PW的第1部分（ARP1a、ARP1b）及第2部分ARP2、和NW的第1部分（ARN1a、ARN1b）及第2部分ARN2的结构。在此，随着列电路的反复配置，NW的第2部分ARN2成为在X轴方向上且在各个列电路中连续的结构。另一方面，关于ARN2内的供电用扩散层N+（DFW），在此为在各个列电路中不连续的结构，当然也能够是连续的结构。
此外，在图13中，第1部分AR1所含有的PW（ARP1a、ARP1b）及NW（ARN1a、ARN1b）分别具有并列地沿Y轴方向在一条直线上延伸的两条边，该两条边未必位于一条直线上，例如，也可以为朝向Y轴方向阶梯状地延伸那样的形状。即，在例如PW的ARP1a内沿Y轴方向依次形成有多个NMIS晶体管那样的情况下、且其各NMIS晶体管的晶体管尺寸不同的情况下，存在根据该尺寸的不同而使PW的X轴方向的尺寸（即栅极宽度）依存于Y轴方向的位置而适宜地改变以提高面积效率的情况。另外，在各个列电路中，供电用扩散层P+（DFW）、N+（DFW）在此由连续的一条线状图案实现，但根据情况的不同也能够通过将该一条线状图案在X轴方向的任意部位适宜地分割而使供电用扩散层P+（DFW）、N+（DFW）由多条线状图案实现。但是，由于希望P+（DFW）、N+（DFW）的面积尽可能较大，所以优选由一条线状图案实现。
通过使用这样的阱配置及阱供电方式，例如，能够得到下述（1）～（3）那样的效果。图14的（a）、图15的（a）、图16的（a）分别是表示图13的阱配置及阱供电方式的效果的一例的说明图，图14的（b）、图15的（b）、图16的（b）分别是表示图14的（a）、图15的（a）、图16的（a）的比较例的说明图。
（1）在向X轴方向反复地配置某单位布局时，由于该单位布局中的阱的个数无限制，所以布局的自由度提高了，其结果是实现了半导体器件的小面积化。即，例如如图14的（b）所示，在以1I/O的量为单位布局而沿X轴方向反复地配置时，若采用在该各I/O的边界部分处设置供电用扩散层（在此为P+（DFW））那样的方式，则需要使该单位布局内的阱的个数为奇数个。即，在单位布局内，作为在X轴方向上交替地配置p型阱PW和n型阱NW的结构，需要其两端均为PW或均为NW。因此，当采用图13那样的方式时，如图14的（a）所示，无论单位布局内的阱的个数为奇数个还是偶数个，均能够没有问题地采用向X轴方向反复配置。
（2）在各阱内，能够从较宽范围选择形成于内部的各晶体管的晶体管尺寸（即布局的自由度提高），其结果为实现了半导体器件的小面积化。即，例如在图15的（b）所示的比较例中，相对于在X轴方向上交替地配置的PW及NW，设有沿Y轴方向延伸的供电用扩散层P+（DFW）及N+（DFW）。在PW、NW内适宜地形成有MIS晶体管，期望使该MIS晶体管的栅极层GT连同例如图5所示的SRAM存储单元中的栅极层的延伸方向均为沿X轴方向延伸。在PW内且在GT的两侧形成有成为NMIS晶体管的源极-漏极的n+型的半导体区域（扩散层）N+（DF），在NW内且在GT的两侧形成有成为PMIS晶体管的源极-漏极的p+型的半导体区域（扩散层）P+（DF）。
在此，根据栅极宽度来调整各PMIS晶体管及各NMIS晶体管的尺寸，该栅极宽度与各N+（DF）、P+（DF）的X轴方向上的尺寸相符。于是，如图15的（b）所示，当设置沿Y轴方向延伸的供电用扩散层P+（DFW）、N+（DFW）时，其成为阻碍，难以扩大各N+（DF）、P+（DF）的X轴方向上的尺寸。尤其在图10及图13所示那样的列电路COL［0］、COL［1］中，各个列电路的X轴方向上的最大尺寸受到存储阵列MARY内的SRAM存储单元的X轴方向上的尺寸（在图10的例子中为四个SRAM存储单元的量的尺寸）的限制。该情况下，难以通过单纯地扩大PW、NW自身的X轴方向上的尺寸来确保晶体管尺寸。因此，当采用图13那样的方式时，如图15的（a）所示，由于消除了上述那样的阻碍（Y轴方向的供电用扩散层），所以能够沿X轴方向充分地扩大PW、NW内的各N+（DF）、P+（DF）。
（3）由于能够充分地确保供电用扩散层自身的面积，所以例如能够提高对闩锁效应等的耐性，提高半导体器件的可靠性。即，为了解决上述的（1）及（2）所述的问题，考虑采用例如图16的（b）所示那样的方式。在图16的（b）的比较例中，按各PW，在Y轴方向的一端部配置沿X轴方向延伸的供电用扩散层P+（DFW），按各NW，在Y轴方向的另一端部配置沿X轴方向延伸的供电用扩散层N+（DFW）。但是，该情况下，供电用扩散层的面积（或面积比率（＝供电用扩散层的面积/阱面积））减小。因此，当采用图13那样的方式时，如图16的（a）所示，与图16的（b）的情况相比，能够增大供电用扩散层的面积。
以上，通过使用本实施方式1的半导体器件，代表性地能够实现具有高自由度的布局的半导体器件。其结果为，实现了半导体器件的小面积化。
（实施方式2）
《阱供电方式的详细说明（变形例1）》
图17是在本发明的实施方式2的半导体器件中表示其阱配置及阱供电方式的概略结构例的俯视图。图17所示的半导体器件是提取出的图10中的从COLCTL、WAMP、SA（PMIS）的区域至DIBF、DOBF的区域。在图17中，其特征在于，实施方式1所述那样的沿X轴方向延伸的供电区域对位于其Y轴方向的两侧的阱进行供电；在沿X轴方向延伸的供电区域的Y轴方向上的两侧具有虚拟栅极层；对沿X轴方向延伸的供电区域进一步组合沿Y轴方向延伸的供电区域。
在图17中，n型阱NW具有：具有沿X轴方向延伸的细长带状的形状的第4部分ARN4；配置于在Y轴方向上夹着ARN4的一侧且与ARN4具有连结部分的第3A部分ARN3a及第3B部分ARN3b；和配置于在Y轴方向上夹着ARN4的另一侧且与ARN4具有连结部分的第3C部分ARN3c。ARN3a、ARN3b在X轴方向上中间夹着p型阱PW而配置，该PW在Y轴方向上与ARN4邻接地配置。另外，在X轴方向上，在ARN3c的两侧均配置有PW，该PW在Y轴方向上与ARN4邻接地配置。
在图17中，ARN4与ARN3c的连结部分的长度W1和ARN4与ARN3a的连结部分的长度W2不同，和ARN4与ARN3b的连结部分的长度W3也不同。另外，在各个列电路（例如COL［0］）内，配置于在Y轴方向上夹着ARN4的一侧的NW部分的数量与配置于在另一侧的NW部分的数量不同（在图17的例中为一个部分和两个部分）。在ARN4内配置有n+型的半导体区域（供电用扩散层）N+（DFW），在ARN3a、ARN3b、ARN3c中，经由该N+（DFW）及NW而进行供电。像这样，通过从沿X轴方向延伸的供电区域（ARN4）对设置在其Y轴方向的两侧的阱进行供电，能够使供电区域被其两侧的阱所共用，因此能够提高面积效率。另外，如图17所示，将ARN4配置于在沿Y轴方向前进的过程中阱的宽度（X轴方向的尺寸）不同的部位和阱的数量不同的部位是尤其有益的。由此，能够实现布局的自由度的提高（即能够灵活地改变阱宽和阱数量）和面积效率的提高。
另外，在图17中，如也在图13中所述那样，配置有跨着PW与NW的边界部分且并列地沿X轴方向延伸的多个栅极层GT、和成为该GT的源极-漏极区域的扩散层（在PW内为n+型的半导体区域（扩散层）N+（DF），在NW内为p+型的半导体区域（扩散层）P+（DF））。在此，在ARN4的Y轴方向上的两侧，在ARN4与GT之间设有与GT并列地沿X轴方向延伸的虚拟栅极层GT＿DMY。GT＿DMY与GT不同，不作为MIS晶体管的栅极而发挥功能。具体而言，该GT＿DMY在其ARN4侧不具有成为源极-漏极区域的扩散层。当如图17所示设置ARN4时，GT的图案密度在该ARN4附近发生变化，从而存在制造偏差增大的可能，但若这样设置GT＿DMY，则能够将图案密度均匀地保持于某种程度，从而能够充分地维持制造工艺的加工精度。
而且，在图17中，在各个列电路COL［0］、COL［1］的边界部分的PW内配置有沿Y轴方向延伸的p+型的半导体区域（供电用扩散层）P+（DFW），另外，在各个列电路中的NW的第3C部分（ARN3c）内配置有沿Y轴方向延伸的n+型的半导体区域（供电用扩散层）N+（DFW）。该P+（DFW）、N+（DFW）分别具有Y轴方向的尺寸大于X轴方向的尺寸的大致矩形的形状。像这样，存在通过将沿X轴方向延伸的供电区域和沿Y轴方向延伸的供电区域组合使用而能够对各阱更高效地或更充分地进行供电的情况。
例如，在不使用沿Y轴方向延伸的供电区域而仅由全部沿X轴方向延伸的供电区域构成的情况下，例如以下方面令人担心。首先，当使用沿X轴方向延伸的供电区域时，Y轴方向的阱尺寸可能稍微增大。因此，例如在半导体器件中Y轴方向的尺寸受到限制那样的情况下，除沿X轴方向延伸的供电区域以外，也适宜地使用沿Y轴方向延伸的供电区域是有益的。其次，当使用沿X轴方向延伸的供电区域时，在例如成为该供电区域的供电对象的阱中的Y轴方向的尺寸较大的情况下，在该阱内可能产生距该供电区域的距离变远的部分，因此供电能力可能不足。在这样的情况下，除沿X轴方向延伸的供电区域以外，也适宜地使用沿Y轴方向延伸的供电区域是有益的。另外，除此以外，如在图14中所述那样，在某反复单位内的阱的个数为奇数个的情况下，存在通过沿Y轴方向延伸的供电区域也能够充分地确保布局的自由度（面积效率）的情况。在这样的情况下，适宜地使用沿Y轴方向延伸的供电区域也是有益的。
在图17的例子中，ARN3c内的N+（DFW）是为了进一步提高对例如SA（PMIS）的供电能力而设置的。另外，COL［0］、COL［1］的边界部分的P+（DFW）是为了尤其能够对WAMP内的NMIS晶体管充分地进行供电并且也能够同时实现某种程度的充分的面积效率而设置的。即，在WAMP等的区域中，由于各个列电路内的阱的数量如在图14中所述那样为奇数个，所以能够在各个列电路的边界部分配置供电区域，由此，能够使该供电区域被其两侧的列电路所共用，因此也能够充分地确保面积效率。
《本实施方式2的半导体器件的详细的器件构造》
图18是在图17的半导体器件中表示其一部分区域的更为详细的结构例的俯视图。图19的（a）是表示图18中的E-E’间的概略的器件构造例的剖视图，图19的（b）是表示图18中的F-F’间的概略的器件构造例的剖视图。图20的（a）是表示图18中的G-G’间的概略的器件构造例的剖视图，图20的（b）是表示图18中的H-H’间的概略的器件构造例的剖视图。
图18所示的结构例是将图17中的区域AREA10提取出并使之更具体化的图。在图18中，在X轴方向上示出一个列电路COL的范围，在该列电路的X轴方向上的边界部分处分别配置有沿Y轴方向延伸的p+型的半导体区域（供电用扩散层）P+（DFW）［1］、［2］。在该两个P+（DFW）［1］、［2］之间，沿X轴方向按顺序配置有n+型的半导体区域（扩散层）N+（DF）［1］、p+型的半导体区域（扩散层）P+（DF）［1］、n+型的半导体区域（供电用扩散层）N+（DFW）［2］、p+型的半导体区域（扩散层）P+（DF）［2］、n+型的半导体区域（扩散层）N+（DF）［2］。N+（DFW）［2］具有沿Y轴方向延伸的形状。另外，在Y轴方向上，以与N+（DF）［1］、P+（DF）［1］、N+（DFW）［2］、P+（DF）［2］、N+（DF）［2］相对的方式，配置有沿X轴方向延伸的n+型的半导体区域（供电用扩散层）N+（DFW）［1］。
P+（DFW）［1］、N+（DF）［1］形成在p型阱PW内，P+（DF）［1］、N+（DFW）［2］、P+（DF）［2］、N+（DFW）［1］形成在n型阱NW内，P+（DFW）［2］、N+（DF）［2］形成在p型阱PW内。伴随这种结构，存在NW与PW的接合部分，但实际上，各扩散层及供电用扩散层在XY平面上以从嵌入绝缘膜（元件分隔膜）STI露出的方式形成，因此该NW与PW的接合部分存在于该STI的下部（Z轴方向）。
在N+（DF）［1］和P+（DF）［1］的上部（Z轴方向），以跨着PW与NW的接合部分的方式配置有并列地沿X轴方向延伸的多条（在此为两条）栅极层GT。N+（DF）［1］、P+（DF）［1］成为该GT的源极-漏极区域。而且，在该GT与N+（DFW）［1］之间，配置有与该GT并列地沿X轴方向延伸的虚拟栅极层GT＿DMY。GT＿DMY不作为MIS晶体管的栅极发挥功能，在GT＿DMY的N+（DFW）［1］侧不存在成为源极-漏极区域的扩散层。同样地，在N+（DF）［2］和P+（DF）［2］的上部（Z轴方向），以跨着PW与NW的接合部分的形式配置有并列地沿X轴方向延伸的多条（在此为两条）GT。N+（DF）［2］、P+（DF）［2］成为该GT的源极-漏极区域。而且，在该GT与N+（DFW）［1］之间配置有与该GT并列地沿X轴方向延伸且不作为MIS晶体管发挥功能的虚拟栅极层GT＿DMY。另外，在各扩散层、供电用扩散层以及各栅极层的上部（Z轴方向）适宜地配置有接点层CT。
在图19的（a）中，示出以X轴方向的线将图18中的供电用扩散层N+（DFW）［1］的区域剖切而得到结构例。在图19的（a）中，除图18所示的各结构例以外，同时还示出其上部（Z轴方向）的器件构造例。在图19的（a）中，在p型半导体衬底SUBp上配置有n型阱NW。在半导体衬底的主面上，在NW内形成有n+型的半导体区域（供电用扩散层）N+（DFW）。另外，在半导体衬底的主面上，在NW内形成有嵌入绝缘膜（元件分隔膜）STI，该STI在XY平面上以包围N+（DFW）的方式形成。在半导体衬底的主面上层叠有层间绝缘膜ISL1，在ISL1内形成有多个接点层CT。多个CT的一端与上述的NW内的N+（DFW）分别连接。在ISL1上形成有第1金属布线层M1，在该M1上层叠有层间绝缘膜ISL2。多个CT的另一端与该M1分别连接。对该M1供给电源电压VDD。
在图19的（b）中，示出以X轴方向的线将图18中的各扩散层以及沿Y轴方向延伸的供电用扩散层的区域剖切而得到的截面结构例。在图19的（b）中，除图18所示的各结构例以外，同时还示出其上部（Z轴方向）的器件构造例。在图19的（b）中，在p型半导体衬底SUBp上，沿X轴方向按顺序配置有p型阱PW、n型阱NW和p型阱PW。在半导体衬底的主面上，在各PW内分别形成有p+型的半导体区域（供电用扩散层）P+（DFW），在NW内形成有n+型的半导体区域（供电用扩散层）N+（DFW）。另外，在半导体衬底的主面上，在PW、NW内形成有嵌入绝缘膜（元件分隔膜）STI。该STI在XY平面上以将P+（DFW）、N+（DFW）分别包围的方式形成。
在半导体衬底的主面上，在PW的一方和NW的上部，隔着栅极绝缘膜GOX而形成有栅极层GT。在PW的一方和NW的区域内，在该GOX的下部分别存在MIS晶体管的沟道区域，在该沟道区域以外的部分配置有STI。同样地，在PW的另一方和NW的上部，隔着GOX而形成有GT。在PW的另一方和NW的区域内，在该GOX的下部分别存在MIS晶体管的沟道区域，在该沟道区域以外的部分配置有STI。
另外，在半导体衬底的主面上层叠有层间绝缘膜ISL1，在ISL1内形成有多个（在此为五个）接点层CT。其中，两个CT的一端与上述的各PW内的P+（DFW）分别连接，一个CT的一端与上述的NW内的N+（DFW）连接，其余两个CT的一端与上述的两个GT分别连接。在ISL1上形成有多个第1金属布线层M1，在该ISL1、M1上层叠有层间绝缘膜ISL2。五个CT的另一端与该多个M1适宜地连接。其中，对经由CT而与P+（DFW）连接的M1供给接地电源电压VSS，对经由CT而与N+（DFW）连接的M1供给电源电压VDD。
在图20的（a）中，示出以Y轴方向的线将图18中的n+型的源极-漏极扩散层以及沿X轴方向延伸的n+型的供电用扩散层的区域剖切而得到的截面结构例。在图20的（a）中，除图18所示的各结构例以外，同时还示出其上部（Z轴方向）的器件构造例。在图20的（a）中，在p型半导体衬底SUBp上，沿Y轴方向按顺序配置有n型阱NW和p型阱PW。在半导体衬底的主面上，在PW内形成有成为源极-漏极区域的多个n+型的半导体区域（扩散层）N+（DF），在NW内形成有n+型的半导体区域（供电用扩散层）N+（DFW）。另外，在半导体衬底的主面上，在PW、NW内形成有嵌入绝缘膜（元件分隔膜）STI。该STI在XY平面上以包围N+（DFW）的方式形成。
在半导体衬底的主面上，在PW上隔着栅极绝缘膜GOX而形成有多个（在此为两个）栅极层GT。在隔着该各GT而位于两侧的PW内配置有成为上述的源极-漏极区域的多个N+（DF）。另外，在半导体衬底的主面中的、NW与PW的边界附近配置有包围上述的N+（DFW）的STI，在该STI的上部，以与上述的两个GT并列的方式隔着GOX而配置有虚拟栅极层GT＿DMY。这样，GT＿DMY配置在STI上，不作为MIS晶体管的栅极发挥功能。
在半导体衬底的主面上层叠有层间绝缘膜ISL1，在ISL1内形成有多个接点层CT。多个CT的一部分，一端与上述的PW内的成为源极-漏极区域的多个N+（DF）分别连接，另一部分，一端与NW内的N+（DFW）连接。在ISL1上形成有多个第1金属布线层M1，在该ISL1、M1上层叠有层间绝缘膜ISL2。多个CT的另一端与该多个M1适宜地连接。其中，对经由CT而与N+（DFW）连接的M1供给电源电压VDD。
在图20的（b）中，示出以Y轴方向的线将图18中的p+型的源极-漏极扩散层以及沿X轴方向延伸的n+型的供电用扩散层的区域剖切而得到的截面结构例。在图20的（b）中，除图18所示的各结构例以外，同时还示出其上部（Z轴方向）的器件构造例。在图20的（b）中，在p型半导体衬底SUBp上配置有n型阱NW。在半导体衬底的主面上，在NW内形成有成为源极-漏极区域的多个p+型的半导体区域（扩散层）P+（DF）和n+型的半导体区域（供电用扩散层）N+（DFW）。另外，在半导体衬底的主面上，在NW内形成有嵌入绝缘膜（元件分隔膜）STI。该STI在XY平面上以包围N+（DFW）的方式形成。
在半导体衬底的主面上，在NW上隔着栅极绝缘膜GOX而形成有多个（在此为两个）栅极层GT。在隔着该各GT而位于两侧的NW内配置有成为上述的源极-漏极区域的多个P+（DF）。另外，在半导体衬底的主面上，在N+（DFW）和与其最近的P+（DF）之间配置有包围上述的N+（DFW）的STI，在该STI的上部，以与上述的两个GT并列的方式隔着GOX而配置有虚拟栅极层GT＿DMY。这样，GT＿DMY配置在STI上，不作为MIS晶体管的栅极发挥功能。
在半导体衬底的主面上层叠有层间绝缘膜ISL1，在ISL1内形成有多个接点层CT。多个CT的一部分，一端与上述的NW内的成为源极-漏极区域的多个P+（DF）分别连接，另一部分，一端与NW内的N+（DFW）连接。在ISL1上形成有多个第1金属布线层M1，在该ISL1、M1上层叠有层间绝缘膜ISL2。多个CT的另一端与该多个M1适宜地连接。其中，对经由CT而与N+（DFW）连接的M1供给电源电压VDD。
以上，通过使用本实施方式2的半导体器件，代表性地，与实施方式1的情况一样，能够伴随着沿X轴方向延伸的供电区域而实现具有高自由度的布局的半导体器件。其结果为，实现了半导体器件的小面积化。另外，通过使用虚拟栅极层而能够降低制造偏差，而且，存在通过除使用沿X轴方向延伸的供电区域以外还使用沿Y轴方向延伸的供电区域来实现供电区域的进一步效率化的情况。
（实施方式3）
《阱供电方式的详细说明（变形例2）》
图21的（a）是在本发明的实施方式3的半导体器件中表示其阱配置及阱供电方式的结构例的俯视图，图21的（b）是表示图21的（a）的比较例的俯视图。图21的（a）所示的半导体器件的特征在于，对在图13所述那样的阱供电方式组合栅极二次分割掩模图案GTRE。首先，在图21的（b）所示的比较例中，与图15的（a）的情况同样地，在X轴方向上交替地配置PW及NW，在沿Y轴方向夹着该PW、NW的一侧，配置沿X轴方向延伸并且与该NW连结的供电区域，在另一侧配置沿X轴方向延伸并且与该PW连结的供电区域。该NW用的供电区域具有沿X轴方向延伸的NW和形成于其内部的n+型的半导体区域（供电用扩散层）N+（DFW），该PW用的供电区域具有沿X轴方向延伸的PW和形成于其内部的p+型的半导体区域（供电用扩散层）P+（DFW）。
在供电区域以外的PW、NW内适宜地形成有MIS晶体管。该MIS晶体管的栅极层GT如在图15的（a）中所述那样沿X轴方向延伸。另外，在PW内，在GT的两侧形成有成为NMIS晶体管的源极-漏极的n+型的半导体区域（扩散层）N+（DF），在NW内，在GT的两侧形成有成为PMIS晶体管的源极-漏极的p+型的半导体区域（扩散层）P+（DF）。在此，根据栅极宽度来调整各PMIS晶体管及各NMIS晶体管的尺寸，该栅极宽度与各N+（DF）、P+（DF）的X轴方向的尺寸相符。
如在图15的（a）中所述那样，通过使用沿X轴方向延伸的供电区域，能够增大该栅极宽度的尺寸的可变范围，提高布局的自由度。但是实际上，如图18的（b）所示，若使用通常的制造工艺，则可能成为栅极层GT的端部带有圆角的图案，因此需要在某种程度上确保扩散层（例如N+（DF））的边界与GT的端部的距离（WW2）。该情况下，栅极宽度的可变范围与其相应地减小。因此，如图18的（a）所示，若使用栅极二次分割掩模图案GTRE，则与图18的（b）的情况相比，能够缩短扩散层（例如N+（DF））的边界与GT的端部的距离（WW1），因此能够进一步提高布局的自由度。
《本实施方式3的半导体器件的制造方法》
图22是表示图21的（a）所示的半导体器件的制造方法的一例的说明图，图23是表示与图22接续的半导体器件的制造方法的一例的说明图。在图22中，在步骤S101中，首先，在半导体衬底（未图示）上形成p型阱PW及n型阱NW，除该PW的一部分区域（PW（露出部分））及该NW的一部分区域（NW（露出部分））外形成嵌入绝缘膜（元件分隔膜）STI。接着，在步骤S102中，经由光刻工序（掩模加工）等，形成并列地沿X轴方向延伸的、成为线状图案的多条（在此为两条）栅极层GT。此外，实际上，在形成该GT之前，在该GT的Z轴方向的下部形成栅极绝缘膜（未图示）。栅极绝缘膜由例如铪类等的高介电常数膜构成，GT由金属膜（或由多种金属构成的层叠膜）等形成。
接下来，在步骤S103中，通过光刻工序（掩模加工），涂敷使GT的一部分露出的抗蚀膜。此时，使用上述那样的栅极二次分割掩模图案GTRE。接着，在图23的步骤S104中，使用干法蚀刻装置等将该抗蚀膜作为掩模而进行GT的蚀刻，然后，除去该抗蚀膜。通过该栅极二次分割加工，从上述的两条GT生成三条GT，并且如上所述，能够缩短各GT和与其对应的扩散层（在该阶段中为PW（露出部分）或NW（露出部分））的边界的距离。
接下来，在图23的步骤S105中，使用离子注入装置等对位于该GT两边的PW（露出部分）注入磷（P）、砷（As）等杂质，另外，对位于该GT两边的NW（露出部分）注入硼（B）等杂质。由此，该PW（露出部分）成为源极-漏极用的n+型的半导体区域（扩散层）N+（DF），该NW（露出部分）成为源极-漏极用的p+型的半导体区域（扩散层）P+（DF）。而且还使用离子注入装置等对沿X轴方向延伸的NW（露出部分）注入磷（P）、砷（As）等杂质，另外，对沿X轴方向延伸的PW（露出部分）注入硼（B）等杂质。由此，该NW（露出部分）成为n+型的半导体区域（供电用扩散层）N+（DFW），该PW（露出部分）成为p+型的半导体区域（供电用扩散层）P+（DFW）。
接下来，在步骤S106中，使用等离子CVD装置等在半导体衬底的主面上层叠层间绝缘膜ISL1，然后，通过光刻工序，朝向N+（DF）、P+（DF）、N+（DFW）、P+（DFW）、GT的规定部位在ISL1内形成接触孔。然后，相对于该接触孔埋入例如通过由钛（TI）、氮化钛、钨（W）等组合而成层叠膜等构成的接点层CT。此外，在此，对采用称作先栅极（gate first）法的方法的例子进行了说明，但也能够采用称作后栅极（gate last）法的方法。
在采用后栅极法的情况下，在暂时使用伪（dummy）多晶硅来形成栅极层、源极-漏极扩散层（N+（DF）、P+（DF））以及层间绝缘膜ISL1的厚度方向的一部分之后，除去该伪多晶硅，由此，对在ISL1的一部分内开的槽中埋入由金属膜构成的栅极层（金属栅极）GT。或者，在埋入该金属栅极之前也进行栅极绝缘膜的埋入。即，在图23中所述的步骤S105的顺序（在该阶段除形成金属栅极以外还形成栅极绝缘膜）、在图22所述的步骤S102的顺序（在该阶段存在不需要形成栅极绝缘膜的情况）有些许变化。
以上，通过使用本实施方式3的半导体器件，代表性地，与实施方式1的情况相比，能够实现具有更高自由度的布局的半导体器件。其结果为，实现了半导体器件的小面积化。此外，图22及图23所述的栅极二次分割加工能够与图5所述的针对SRAM存储单元的栅极二次分割加工在同一工序中进行。
（实施方式4）
《半导体器件整体的阱配置方式》
在本实施方式4中，说明含有在实施方式1～3中所述的各种特征的半导体器件的整体的阱配置方式。图24的（a）是在本发明的实施方式4的半导体器件中表示其阱配置方式的基本概念的一例的俯视图，图24的（b）是表示成为图24的（a）的比较例的阱配置方式的俯视图。在图24的（a）、图24的（b）中，在Y轴方向上按顺序配置有图7所示那样的存储阵列MARY、对MARY内的多个位线对进行信号收发的列控制单元COLU（COLU’）。
如上所述，尤其在采用最小加工尺寸为28nm以下的制造工艺的情况下，为了保持充分的加工精度而期望在半导体器件整体中使栅极层的延伸方向统一成同一方向。该情况下，如成为比较例的图24的（b）所示，若在COLU’中采用p型阱PW和n型阱NW在Y轴方向上交替地并列地配置、且PW与NW的边界线沿X轴方向延伸的横纹构造的阱配置方式，则布局的自由度会下降，其结果为，可能难以实现半导体器件的小面积化。图26的（a）～图26的（c）是表示采用图24的（b）的阱配置方式的情况下的问题点的一例的说明图。
在图26的（a）、图26的（b）中，示出了两级连接的CMIS型倒相电路IV1、IV2的彼此不同的布局结构例。在图26的（a）中，由第1金属布线层M1形成的电源布线（VDD、VSS）沿Y轴方向延伸，在图26的（b）中，由M1形成的电源布线（VDD、VSS）沿X轴方向延伸。在此，设想进一步增加CMIS型倒相电路的级数的情况。在采用了图26的（a）的布局的情况下，在将来自后级的IV2的输出节点OT（在此为M1）的信号输送到下一级时，X轴方向受到电源布线（在此为VDD）的阻碍，Y轴方向也受到连接该电源布线（VDD、VSS）和各MIS晶体管的源极节点的布线（沿X轴方向延伸的布线（M1））的阻碍。
另一方面，在采用图26的（b）的布局的情况下，在将来自后级的IV2的输出节点OT（在此为M1）的信号输送到下一级时，X轴方向尤其没有阻碍，但Y轴方向如图26的（c）所示那样受到电源布线（在此为VDD）的阻碍。尤其是，在列控制单元COLU’等中，由于随着MARY而对X轴方向的尺寸产生限制，所以与沿X轴方向传送相比，更期望沿Y轴方向传送。因此，在采用图26的（a）、（b）那样的布局的情况下，需要像上述那样在增加CMIS型倒相电路的级数时使用M1的上层布线（第2金属布线层），从而布局的自由度降低，其结果为，可能难以实现半导体器件的小面积化。
因此，采用图24的（a）所示那样的阱配置方式是有益的。在图24的（a）中，在COLU中采用p型阱PW和n型阱NW在X轴方向上交替地并列地配置、且PW与NW的边界线沿Y轴方向延伸的纵纹构造的阱配置方式。图25的（a）、图25的（b）是表示采用了图24的（a）的阱配置方式的情况下的效果的一例的说明图。在图25的（a）中，示出了两级连接的CMIS型倒相电路IV1、IV2的布局结构例，在图25的（b）中，示出了四级连接的CMIS型倒相电路IV1～IV4的布局结构例。
在图25的（a）、图25的（b）中，由第1金属布线层M1形成的电源布线（VDD、VSS）沿Y轴方向延伸，IV1～IV4沿Y轴方向依次配置。像这样，若采用图24的（a）的阱配置方式，则在增加CMIS型倒相电路的级数时不需要使用M1的上层布线（第2金属布线层），能够通过至M1为止的布线而实现。而且，将各栅极层GT以跨着NW与PW的边界的方式配置且将其作为PMIS晶体管和NMIS晶体管的公共栅极，由此，如图26的（a）～图26的（c）所示，与将PMIS晶体管和NMIS晶体管的栅极层各自独立地设置的情况相比，能够以较高的面积效率实现各CMIS型倒相电路。其结果为，提高了布局的自由度，结果能够实现半导体器件的小面积化。
《列控制电路块的阱配置方式》
图27是在本发明的实施方式4的半导体器件中表示图8及图9的列控制电路块中的概略的阱配置的结构例的俯视图。图27的结构例与上述的图10的结构例大致相同，相对于图10的结构例主要明示了栅极层GT的配置方式。另外，在图27的结构例中，省略了图10的结构例中的一部分供电区域（沿Y轴方向延伸的供电区域）的记载。如图27所示，在列控制电路块中，作为整体尽可能地对沿X轴方向延伸的栅极层GT使用上述的纵纹构造的阱配置。而且，针对该纵纹构造的阱配置，为了进一步提高布局的自由度，设置在此前的各实施方式中所述那样的沿X轴方向延伸的供电区域（图27的WPAn、WPAp）是有益。
《字线驱动电路块的阱配置及阱供电方式》
图28的（a）是在本发明的实施方式4的半导体器件中表示与图3的字线驱动电路块的阱配置及阱供电相关的概略的布局结构例的俯视图，图28的（b）是表示图28的（a）中的I-I’间的概略的器件构造例的剖视图。在图28的（a）所示的字线驱动电路块WLDBK中，沿X轴方向按顺序交替地配置有多个p型阱PW和多个n型阱NW。在各阱上，适宜地配置有跨着PW与NW的边界且沿X轴方向延伸的栅极层GT。另外，在各PW内配置有沿Y轴方向延伸的p+型的半导体区域（供电用扩散层）P+（DFW），在各NW内配置有沿Y轴方向延伸的n+型的半导体区域（供电用扩散层）N+（DFW）。
在图28的（b）中，除图28的（a）所示的阱及其供电部分以外，同时还示出其上部（Z轴方向）的器件构造。在图28的（b）中，在p型半导体衬底SUBp上，沿X轴方向交替地连续地配置有PW和NW。在半导体衬底的主面上，在各PW内分别形成有P+（DFW），在各NW内分别形成有N+（DFW）。另外，在半导体衬底的主面上，在PW、NW内形成有嵌入绝缘膜（元件分隔膜）STI，该STI在XY平面上以将N+（DFW）、P+（DFW）分别包围的方式形成。
在半导体衬底的主面上层叠有层间绝缘膜ISL1，在ISL1内形成有多个接点层CT。多个CT的一部分，一端与上述的各PW内的P+（DFW）分别连接，多个CT的另一部分，一端与上述的各NW内的N+（DFW）分别连接。在ISL1上形成有第1金属布线层M1，在该ISL1、M1上层叠有层间绝缘膜ISL2。在ISL2上形成有第2金属布线层M2，在该ISL2、M2上层叠有层间绝缘膜ISL3。在ISL3上形成有第3金属布线层M3。另外，在ISL2内形成有用于连接M1和M2的第1过孔层V1，在ISL3内形成有用于连接M2和M3的第2过孔层V2。
在此，一端与上述的各PW内的P+（DFW）连接的各CT的另一端按顺序经由M1、V1、M2、V2而与M3连接。该M3在此为沿X轴方向延伸的一条布线，相对于该M3共同地连接有上述的各PW内的P+（DFW）。对该M3供给接地电源电压VSS。另一方面，一端与上述的各NW内的N+（DFW）连接的各CT的另一端按顺序经由M1、V1而与M2连接。该M2在此为并列地沿Y轴方向延伸的多条布线。该多条M2在未图示区域共同地连接。对该M2供给电源电压VDD。
《整体控制电路块的阱配置及供电方式》
图29的（a）是在本发明的实施方式4的半导体器件中表示与图3的整体控制电路块的阱配置及阱供电相关的概略的布局结构例的俯视图，图29的（b）是表示图29的（a）中的J-J’间的概略的器件构造例的剖视图。图29的（a）所示的整体控制电路块CTLBK也与图28的（a）的情况一样，沿X轴方向按顺序交替地配置有多个p型阱PW和多个n型阱NW。在各阱上，适宜地配置有跨着PW与NW的边界且沿X轴方向延伸的栅极层GT。另外，在各PW内配置有沿Y轴方向延伸的p+型的半导体区域（供电用扩散层）P+（DFW），在各NW内配置有沿Y轴方向延伸的n+型的半导体区域（供电用扩散层）N+（DFW）。在图29的（b）中，除图29的（a）所示的阱及其供电部分以外，同时还示出其上部（Z轴方向）的器件构造。图29的（b）的器件构造例与上述的图28的（b）的器件构造例相比，交替地配置的各阱的数量不同，除此以外，其他基本构造与图11的情况相同。
如上所述，在字线驱动电路块WLDBK及整体控制电路块CTLBK中，采用了在图24的（a）中所述那样的纵纹构造的阱配置，由此实现了高效的布局。但是，该块内的各阱的Y轴方向的尺寸可能增大，因此，在此使用了沿Y轴方向延伸的供电区域（供电用扩散层）。
以上，基于实施方式具体地说明了本发明人所完成的发明，但本发明不限定于上述实施方式，在不脱离其要旨的范围内能够进行各种变更。
例如，在此前的各实施方式中，作为存储器以SRAM为例进行了说明，当然，对以DRAM（Dynamic Random Access Memory）为代表的各种易失性存储器、和以闪存为代表的各种非易失性存储器也能够同样地适用。另外，在此，以搭载有存储器的SOC等半导体器件为例进行了说明，但对由存储器单体构成的半导体存储器件也能够同样地适用，根据情况的不同，对不具有存储器的逻辑类的半导体器件也能够适用。
工业实用性
本实施方式的半导体器件是尤其适用于具有SRAM等存储器的SOC等LSI的有益的装置，但不限于此，能够广泛地适用于全部LSI。
附图标记说明
ADRDEC  地址译码电路
APPU  应用程序单元
AR、ARN、ARP  部分
BBU  基带单元
BL、ZBL  位线
BLPRE  位线预充电电路
CCN  高速缓存控制器
COL  列电路
COLBK  列控制电路块
COLCTL  列控制电路
COLU、COLU’  列控制单元
CPU  处理器单元
CT  接点层
CTLBK  整体控制电路块
DF  半导体区域（扩散层）
DIBF  输入缓冲电路
DOBF  输出缓冲电路
Din  数据输入信号
Dout  数据输出信号
FF  闩锁电路
GOX  栅极绝缘膜
GT  栅极层
GT＿DMY  虚拟栅极层
GTRE  栅极二次分割掩模图案
IOU  输入输出单元
ISL  层间绝缘膜
IV  CMIS型倒相电路
M1  第1金属布线层
M2  第2金属布线层
M3  第3金属布线层
MARY  存储阵列
MC  存储单元
MEMU  存储器
MN  NMIS晶体管
MP  PMIS晶体管
N+（DF）  n+型半导体区域（扩散层）
N+（DFW）  n+型的半导体区域（供电用扩散层）
NW  n型阱
P+（DF）  p+型半导体区域（扩散层）
P+（DFW）  p+型的半导体区域（供电用扩散层）
PW  p型阱
REP  复制电路
RSW  读取用开关电路
SA  读出放大器电路
SAPRE  读出放大器预充电电路
STI  嵌入绝缘膜（元件分隔膜）
SUBp  半导体衬底
V1  第1过孔层
V2  第2过孔层
VDD  电源电压
VSS  接地电源电压
WAMP  写入放大器电路
WL  字线
WLDBK  字线驱动电路块
WPA  供电区域
WSW  写入用开关电路
YSEL  列选择电路

Claims (20)

1.一种半导体器件，其特征在于，具有：
包含第1部分至第3部分的第1导电型的第1阱区域；
具有比所述第1阱区域高的杂质浓度的所述第1导电型的第1供电区域；和
包含第4部分的第2导电型的第2阱区域，
所述第1部分和所述第2部分在第1方向上与所述第4部分的两侧邻接地配置，
所述第3部分具有向着所述第1方向延伸的形状，并在与所述第1方向相交的第2方向上与所述第1部分及第2部分连结且与所述第4部分邻接地配置，
所述第1供电区域在所述第3部分内以大致矩形形状形成，并经由所述第1阱区域而对所述第1部分和所述第2部分供给规定的电压，
所述第1供电区域的所述第1方向上的尺寸大于所述第2方向上的尺寸。
2.如权利要求1所述的半导体器件，其特征在于，
所述第1供电区域包含在所述第2方向上与所述第4部分相对地配置的区间。
3.如权利要求1所述的半导体器件，其特征在于，还具有：
第1栅极层，其跨着所述第1部分与所述第4部分的边界或所述第4部分与所述第2部分的边界，并向着所述第1方向而延伸；
所述第2导电型的第1半导体区域，其形成在所述第1部分或所述第2部分上，并成为以所述第1栅极层为栅极的MIS晶体管的源极-漏极区域；和
所述第1导电型的第2半导体区域，其形成在所述第4部分上，并成为以所述第1栅极层为栅极的MIS晶体管的源极-漏极区域。
4.如权利要求3所述的半导体器件，其特征在于，
还具有虚拟栅极层，该虚拟栅极层与所述1栅极层并列地延伸，并在所述第2方向上配置在所述第1栅极层与所述第1供电区域之间，
所述虚拟栅极层在所述第1供电区域侧不具有成为源极或漏极的半导体区域。
5.如权利要求1所述的半导体器件，其特征在于，还具有：
存储阵列，其包括向着所述第1方向延伸的字线、向着所述第2方向延伸的多条位线、和配置在所述字线与多条所述位线的交点处的多个存储单元；以及
对多条所述位线进行信号的输入输出的列控制电路，
多个所述存储单元各自所含有的MIS晶体管的栅极层向着所述第1方向延伸，
在所述第1阱区域及所述第2阱区域中形成有所述列控制电路的一部分。
6.如权利要求5所述的半导体器件，其特征在于，
在所述第1阱区域及第2阱区域形成有：读取向多条所述位线施加的外部输入数据的输入缓冲电路、和将从多条所述位线读取的信号作为外部输出数据而输出的输出缓冲电路。
7.如权利要求1所述的半导体器件，其特征在于，
所述半导体器件具有向着所述第1方向依次并列地配置的多个第1单位区域，
多个所述第1单位区域分别具有包含所述第1部分至第3部分的所述第1阱区域、所述第1供电区域、和包含所述第4部分的所述第2阱区域，
多个所述第1单位区域各自所含有的所述第1阱区域的所述第3部分跨着多个所述第1单位区域而被共同连结。
8.如权利要求1所述的半导体器件，其特征在于，
还具有所述第2导电型的第2供电区域，该第2供电区域具有比所述第2阱区域高的杂质浓度，
所述第2阱区域还具有：
第5部分，其在所述第1方向上隔着所述第2部分而与所述第4部分相对地配置；和
第6部分，其具有朝向所述第1方向延伸的形状，并在所述第2方向上的、隔着所述第4部分、第2部分、第5部分而与所述第3部分相对的一侧，与所述第4部分及第5部分连结且与所述第2部分邻接地配置，
所述第2供电区域在所述第6部分内以大致矩形形状形成，并经由所述第2阱区域而对所述第4部分和所述第5部分供给规定的电压，
所述第2供电区域的所述第1方向上的尺寸大于所述第2方向上的尺寸。
9.如权利要求8所述的半导体器件，其特征在于，还具有：
第2栅极层，其跨着所述第1部分与所述第4部分的边界、所述第4部分与所述第2部分的边界、或所述第2部分与所述第5部分的边界，并向着所述第1方向而延伸；
所述第2导电型的第3半导体区域，其形成在所述第1部分或所述第2部分上，并成为以所述第2栅极层为栅极的MIS晶体管的源极-漏极区域；和
所述第1导电型的第4半导体区域，其形成在所述第4部分或所述第5部分上，并成为以所述第2栅极层为栅极的MIS晶体管的源极-漏极区域。
10.如权利要求8所述的半导体器件，其特征在于，
所述半导体器件具有向着所述第1方向依次并列地配置的多个第2单位区域，
多个所述第2单位区域分别具有包含所述第1部分至第3部分的所述第1阱区域、所述第1供电区域、包含所述第4部分至第6部分的所述第2阱区域、和所述第2供电区域，
多个所述第2单位区域各自所含有的所述第1阱区域的所述第3部分跨着多个所述第2单位区域而被共同连结。
11.一种半导体器件，其特征在于，具有：
包含第1部分至第4部分的第1导电型的第1阱区域；
具有比所述第1阱区域高的杂质浓度的所述第1导电型的第1供电区域；和
第2导电型的第2阱区域至第4阱区域，
所述第1部分和所述第2部分在第1方向上与所述第2阱区域的两侧邻接地配置，
所述第3阱区域和所述第4阱区域在所述第1方向上与所述第3部分的两侧邻接地配置，
所述第4部分具有向着所述第1方向延伸的形状，并在与所述第1方向相交的第2方向上的一侧，与所述第1部分及第2部分连结且与所述第2阱区域邻接，在所述第2方向上的另一侧，与所述第3部分连结且与所述第3阱区域及第4阱区域邻接地配置，
所述第1供电区域在所述第4部分内以大致矩形形状形成，并经由所述第1阱区域而对所述第1部分至第3部分供给规定的电压，
所述第1供电区域的所述第1方向上的尺寸大于所述第2方向上的尺寸。
12.如权利要求11所述的半导体器件，其特征在于，
所述第4部分与所述第3部分之间的连结部分的长度不同于所述第4部分与所述第1部分之间的连结部分的长度、或所述第4部分与所述第2部分之间的连结部分的长度。
13.如权利要求11所述的半导体器件，其特征在于，
所述半导体器件具有向着所述第1方向依次并列地配置的多个第1单位区域，
多个所述第1单位区域分别具有包含所述第1部分至第4部分的所述第1阱区域、所述第1供电区域、和所述第2阱区域至第4阱区域，
在所述第1单位区域内，在所述第2方向上的一侧与所述第4部分连结的所述第1阱区域的部分的数量、和在所述第2方向上的另一侧与所述第4部分连结的所述第1阱区域的部分的数量不同。
14.如权利要求13所述的半导体器件，其特征在于，
还具有所述第2导电型的第2供电区域，该第2供电区域形成在所述第3阱区域或所述第4阱区域内，并具有比所述第3阱区域或所述第4阱区域高的杂质浓度，
所述第2供电区域的所述第2方向上的尺寸大于所述第1方向上的尺寸。
15.如权利要求11所述的半导体器件，其特征在于，还具有：
第1栅极层，其跨着所述第1部分与所述第2阱区域的边界或所述第2阱区域与所述第2部分的边界，并向着所述第1方向延伸；
所述第2导电型的第1半导体区域，其形成在所述第1部分或所述第2部分上，并成为以所述第1栅极层为栅极的MIS晶体管的源极-漏极区域；
所述第1导电型的第2半导体区域，其形成在所述第2阱区域中，并成为以所述第1栅极层为栅极的MIS晶体管的源极-漏极区域；
第2栅极层，其跨着所述第3阱区域与所述第3部分的边界或所述第3部分与所述第4阱区域的边界，并向着所述第1方向延伸；
所述第2导电型的第3半导体区域，其形成在所述第3部分上，并成为以所述第2栅极层为栅极的MIS晶体管的源极-漏极区域；和
所述第1导电型的第4半导体区域，其形成在所述第3阱区域或所述第4阱区域中，并成为以所述第2栅极层为栅极的MIS晶体管的源极-漏极区域。
16.如权利要求15所述的半导体器件，其特征在于，还具有：
第1虚拟栅极层，其与所述1栅极层并列地延伸，并在所述第2方向上配置在所述第1栅极层与所述第1供电区域之间；和
第2虚拟栅极层，其与所述第2栅极层并列地延伸，并在所述第2方向上配置在所述第2栅极层与所述第1供电区域之间，
所述第1虚拟栅极层及第2虚拟栅极层在所述第1供电区域侧不具有成为源极或漏极的半导体区域。
17.如权利要求11所述的半导体器件，其特征在于，
在所述第1部分至第3部分的任一部分中，还形成有具有比所述第1阱区域高的杂质浓度的所述第1导电型的第3供电区域，
所述第3供电区域的所述第2方向上的尺寸大于所述第1方向上的尺寸。
18.一种半导体器件的制造方法，其特征在于，具有以下工序：
（a）在半导体衬底上形成包含第4部分的第2导电型的第2阱区域的工序；
（b）在所述半导体衬底上形成第1导电型的第1阱区域的工序，该第1阱区域包含在第1方向上与所述第4部分的两侧邻接地配置的第1部分及第2部分、和在与所述第1方向相交的第2方向上与所述第1部分及第2部分连结并且与所述第4部分邻接地配置的第3部分；
（c）在所述第1阱区域及第2阱区域上形成第1绝缘膜的工序，该第1绝缘膜形成在除第1源极-漏极图案、第2源极-漏极图案、以及供电图案以外的部位，其中，所述第1源极-漏极图案为所述第4部分的一部分区域，所述第2源极-漏极图案为所述第1部分或所述第2部分的一部分区域，所述供电图案为所述第3部分的一部分区域且为所述第1方向上的尺寸大于所述第2方向上的尺寸的大致矩形形状的区域；
（d）形成栅极层的工序，该栅极层具有线状的形状，并向着所述第1方向且跨在所述第1源极-漏极图案上及所述第2源极-漏极图案上而延伸；
（e）通过掩模加工对所述栅极层的一部分进行蚀刻的工序；和
（f）向所述第1源极-漏极图案导入所述第1导电型的杂质、向所述第2源极-漏极图案导入所述第2导电型的杂质、向所述供电图案导入所述第1导电型的杂质的工序。
19.如权利要求18所述的半导体器件的制造方法，其特征在于，
所述供电图案包含有在所述第2方向上与所述第4部分相对地配置的区间。
20.如权利要求18所述的半导体器件的制造方法，其特征在于，
所述栅极层隔着栅极绝缘膜而搭载在所述第1源极-漏极图案及第2源极-漏极图案上，
所述栅极绝缘膜具有比二氧化硅高的介电常数，
所述栅极层由金属膜形成。
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