CN117747669A - 一种沟槽栅mos半导体器件及其制造方法 - Google Patents
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Abstract
本发明涉及半导体制造技术领域，具体提供一种沟槽栅MOS半导体器件及其制造方法，解决了现有沟槽栅两侧一致性差的问题，器件包括：第一个导电类型掺杂的第一外延层，位于所述衬底上；第二导电类型掺杂的体区，位于所述第一外延层上；第一导电类型重掺杂层，位于所述体区上；栅极沟槽，穿过所述第一导电类型重掺杂层和体区，底部位于第一外延层中；栅极介质层；栅极导电材料层；介质层，位于所述栅极导电材料层、栅极介质层、栅极沟槽和第一导电类型重掺杂层的顶部；接触孔沟槽；第二导电材料层；源极金属层。本发明大大提高了产品一致性和性能、缩小横向的尺寸，增加了功率密度、降低了基区寄生电阻。
Description
技术领域
本发明涉及半导体制造技术领域，具体涉及一种沟槽栅MOS半导体器件及其制造方法。
背景技术
MOSFET的雪崩失效寄生三极管导通容易导致MOSFET烧毁，对MOSFET安全工作区的工作范围影响比较大，在负载为电感性负载的条件下，电流的增加为线性的，电流的大小取决于电压的变化，此时MOSFET关断，电感负载会保持漏极电流。漏极电流会通过MOSFET管，这种电流无法及时关断的条件下，MOSFET进入UIS状态，它会使得寄生三极管导通并导致器件永久失效。
为了提升寄生三极管开启导通失效的能力，现通过提升沟槽栅半导体器件基区的浓度，降低电流流过的压降，防止开启。现有第一种沟槽栅半导体器件的结构如图1所示意。寄生三极管由源区N+、P型区、N漂移区组成，其中P型区为寄生三极管的基区，在N区的外延层上形成P型区，在P型区的表面形成有N+掺杂的源区；沟槽栅包括形成的栅极沟槽的栅极介质氧化层和栅极填充的多晶硅栅；多晶硅栅上填充隔离用的氧化层；在源区和P型区形成有接触孔区，用于连接顶部的源极；源区N+区与外延N漂移区之间为导通沟道，导通沟道底部与N-区构成了N漂移区。在制造过程中由于接触孔工艺自身存在的偏差，导致左右两侧的基区的浓度存在必然的差异，就会导致MOSFET两侧在相同电流下，总有一侧由于基区寄生电阻Rb偏大导致开启失效。也就是，其为了降低Rb，增加了P型区的注入，此区域的注入能降低基区的注入浓度从而降低Rb。这一结构中，此P+掺杂在不影响沟道区域浓度的前提下，在接触孔后进行注入，此光刻的对准大大的影响沟道两侧的一致性。
发明内容
为了解决现有沟槽栅MOS半导体器件及其制造方法的沟槽栅两侧一致性差的问题，本发明提供一种沟槽栅MOS半导体器件及其制造方法。
本发明为解决技术问题所采用的技术方案如下：
一种沟槽栅MOS半导体器件，包括：
衬底；
第一个导电类型掺杂的第一外延层，位于所述衬底上；
第二导电类型掺杂的体区，位于所述第一外延层上；
第一导电类型重掺杂层，位于所述体区上；
栅极沟槽，穿过所述第一导电类型重掺杂层和体区，底部位于第一外延层中；
栅极介质层，位于所述栅极沟槽的内侧表面上；
栅极导电材料层，位于所述栅极沟槽中且高于栅极沟槽顶部；
介质层，位于所述栅极导电材料层、栅极介质层、栅极沟槽和第一导电类型重掺杂层的顶部；
第二导电材料层，位于所述体区上，连接所述第一导电类型重掺杂层；
接触孔沟槽，位于介质层、第一导电类型重掺杂层和第二导电材料层上；
源极金属层，设于所述介质层表面、第一导电类型重掺杂层外侧面、第二导电材料层上表面。
一种沟槽栅MOS半导体器件的制备方法，包括如下步骤：
步骤一、准备衬底；
步骤二、在衬底上制备第一导电类型掺杂的第一外延层；
步骤三、在第一外延层中形成第二导电类型掺杂的体区；
步骤四、在体区上制备硬质掩膜层；
步骤五、以硬质掩膜层为掩膜对第一外延层进行刻蚀形成栅极沟槽，所述栅极沟槽穿过体区，底部位于第一外延层中，栅极沟槽的顶部表面和所述第一外延层的顶部表面相平；
步骤六、在栅极沟槽的内侧表面形成栅极介质层；
步骤七、在栅极沟槽中填充栅极导电材料层，所述栅极导电材料层的上表面高于第一外延层的顶部表面；
步骤八、在栅极导电材料层的顶部和栅极导电材料层高于体区部分的侧面制备介质层，制备介质层的过程包括去除硬质掩膜层的步骤；
步骤九、栅极沟槽的侧面形成第一导电类型重掺杂层，所述介质层位于第一导电类型重掺杂层的上表面上；
步骤十、制备接触孔沟槽；
步骤十一、制备第二导电材料层；
步骤十二、制备源极金属层，一种沟槽栅MOS半导体器件制备完成。
本发明的有益效果是：
1、本发明提供了一种沟槽栅MOS半导体器件及其制造方法，利用栅极沟槽中栅极导电材料层高于第一导电类型重掺杂层的顶部表面，并运用栅极导电材料层和第一导电类型重掺杂层的氧化速率的差异，重新制造了自对准结构和源极金属层的形成结构，消除了由于光刻等制造过程产生的离散，大大提高了产品一致性和性能。
2、本发明采用了纵向沟槽的结构，将导电沟道在纵向方向上形成，并在栅极纵向形成导电的源极，从而缩小横向的尺寸，增加了功率密度和降低了基区寄生电阻Rb。
附图说明
图1为现有一种沟槽栅MOS半导体器件的结构示意图。
图2为本发明的一种沟槽栅MOS半导体器件的结构图。
图3为本发明的一种沟槽栅MOS半导体器件的制造方法的流程图。
图4A为本发明的一种沟槽栅MOS半导体器件的制造方法的步骤四的状态图。
图4B为本发明的一种沟槽栅MOS半导体器件的制造方法的步骤七的状态图。
图4C为本发明的一种沟槽栅MOS半导体器件的制造方法的步骤8.1的状态图。
图4D为本发明的一种沟槽栅MOS半导体器件的制造方法的步骤8.3的状态图。
图中：201、第一外延层；202、体区；203、第二导电材料层；205、第一导电类型重掺杂层；207、栅介质层；208、栅极导电材料层；209、栅极沟槽；210、介质层；211、接触孔沟槽；212、源极金属层；213、衬底；214、硬质掩膜层。
具体实施方式
为了能够更清楚地理解本发明的上述目的、特征和优点，下面结合附图和具体实施方式对本发明进行进一步的详细描述。
一种沟槽栅MOS半导体器件，如图2，包括：第一外延层201、体区202、第二导电材料层203、第一导电类型重掺杂层205、栅介质层207、栅极导电材料层208、栅极沟槽209、介质层210、接触孔沟槽211、源极金属层212和衬底213。
第一个导电类型掺杂的第一外延层201位于所述衬底213上。第二导电类型掺杂的体区202，位于所述第一外延层201上。第一导电类型重掺杂层205，位于所述体区202上。栅极沟槽209，穿过所述第一导电类型重掺杂层205和体区202，底部位于第一外延层201中。栅极介质层207，位于所述栅极沟槽209的内侧表面上。栅极导电材料层208，位于所述栅极沟槽209中且高于栅极沟槽209顶部。介质层210，位于所述栅极导电材料层208、栅极介质层207、栅极沟槽209和第一导电类型重掺杂层205的顶部。第二导电材料层203位于所述体区202上，第二导电材料层203连接所述第一导电类型重掺杂层205。接触孔沟槽211位于介质层210、第一导电类型重掺杂层205和第二导电材料层203上。源极金属层212，设于所述介质层210表面、第一导电类型重掺杂层205外侧面、第二导电材料层203上表面。
具体的：第二导电材料层203包括第二水平导电材料层和第二竖直导电材料层，第二竖直导电材料层位于第一导电类型重掺杂层205下侧，第二竖直导电材料层顶部连接第一导电类型重掺杂层205下表面，下部连接第二水平导电材料层，第二水平导电材料层位于体区202上、位于第一导电类型重掺杂层205外侧。接触孔沟槽211包括纵向沟槽和连通纵向沟槽的横向沟槽，纵向沟槽位于介质层210外侧壁、第一导电类型重掺杂层205外侧壁和第二竖直导电材料层的外侧壁上，纵向沟槽从上至下沿介质层210外侧壁、第一导电类型重掺杂层205外侧壁和第二竖直导电材料层外侧壁设置，横向沟槽位于第二水平导电材料层的上表面上。源极金属层212，位于所述介质层210和横向沟槽上方，包覆接触孔沟槽211，位于第二水平导电材料层上侧、介质层210上侧、介质层210外侧、第一导电类型重掺杂层205外侧、第二竖直导电材料层外侧。第一外延层201、体区202、第二导电材料层203、第一导电类型重掺杂层205、栅介质层207、栅极导电材料层208、栅极沟槽209、介质层210和接触孔沟槽211构成底衬组件，底衬组件上表面上设有源极金属层212。
所述栅极导电材料层208高于第一导电类型重掺杂层205部分的表面上包覆有介质层210。
上述第一个导电类型掺杂的第一外延层201位于衬底213上，在第一外延层201中形成有第二导电类型掺杂的体区202。
沟槽栅包括栅极沟槽209、栅极介质层207、栅极导电材料层208。本发明中所述栅极介质层207不局限于氧化层。
所述栅极沟槽209位于所述体区202和第一外延层201中，也就是，栅极沟槽209穿过体区202，栅极沟槽209底部位于第一外延层201中，栅极沟槽209的顶部表面和所述第一导电类型重掺杂层205顶部表面持平。栅极介质层207位于栅极沟槽209的内侧表面上，栅极介质层207的顶部表面和所述第一导电类型重掺杂层205表面持平。栅极导电材料层208顶部高于第一导电类型重掺杂层205顶部，即高于第一外延层201顶部，栅极导电材料208下部完全填充到栅极沟槽209底部。栅极导电材料层208外侧表面接触介质材料207内侧表面，栅极导电材料层208的部分侧面被介质材料207所覆盖，沟槽栅在其自身的侧面与体区202构成了导电沟道。
第一导电类型重掺杂层205形成在体区202的上表面。所述体区202和第一导电类型重掺杂层205均以栅极沟槽209中栅极导电材料层208为自对准形成。
上述栅极导电材料层208的氧化速率快于第一外延层201，即快于体区202、快于第一导电类型重掺杂层205，体区202和第一导电类型重掺杂层205均基于第一外延层201制备。所述栅极导电材料层208，利用此材料氧化速度比第一外延层201快的优势，在栅极导电材料层208顶部和两侧形成介质层210。介质层210，在沟槽导电材料的两侧形成了自对准结构，与栅极导电材料层208的顶部形成了源极金属层和栅极导电材料层208的隔离。
接触孔沟槽211，即沟槽式接触孔，作为源极沟槽。接触孔沟槽211与体区202在第一导电类型重掺杂层205的侧面形成了源极接触，并在此接触孔沟槽211中引出了源极金属层212。
所述接触孔沟槽211底部及第一导电类型重掺杂层205下方，利用注入形成重掺杂的第二导电材料层203，栅极介质层207的左侧与位于其左侧的第二导电材料层203的距离等于栅极介质层207的右侧与位于其右侧的第二导电材料层203的距离，Rb也相同，使得两侧导电一致。
接触孔沟槽211的内侧表面和下侧表面形成第二导电类型的第二导电材料层203。
一种沟槽栅MOS半导体器件的制造方法，如图3，包括如下步骤：
步骤一、准备衬底213。
步骤二、在衬底213上制备第一外延层201。
步骤三、在第一外延层201中形成体区202，即在第一导电类型掺杂的第一外延层201的顶部表面向下延伸形成第二导电类型掺杂的体区202。
步骤四、在体区202上制备硬质掩膜层214，对硬质掩膜层214进行选择性刻蚀将栅极沟槽209的形成区域打开，如图4A。
步骤五、以硬质掩膜层214为掩膜对体区202和第一外延层201进行刻蚀形成栅极沟槽209，栅极沟槽209穿过体区202，底部位于第一外延层201中，栅极沟槽209的顶部表面和所述体区202的顶部表面相平。
步骤六、在栅极沟槽209的内侧表面形成栅极介质层207。
步骤七、在栅极沟槽209中填充栅极导电材料层208，所述栅极导电材料层208的上表面高于体区202的顶部表面，也就是高于体区202的顶部表面，通常不高于硬质掩膜层214的顶部表面，如图4B。
步骤八、在栅极导电材料层208的顶部和侧面制备介质层210，这一过程包括去除硬质掩膜层214。
采用高温氧化的方法，利用栅极导电材料层208的氧化速度快于体区202的氧化速度，制备介质层210。
步骤8.1、在栅极导电材料层208的顶部表面对栅极导电材料层208上表面的栅极导电材料做氧化（高温氧化），得到氧化层，如图4C即介质层210 的一部分，在此称为第一介质层，此时栅极导电材料层208上表面仍高于的体区202顶部表面，第一介质层高于硬质掩膜层214；步骤8.2、去除硬质掩膜层214；步骤8.3、在第一介质层的侧面以及栅极导电材料层208高于体区202部分的侧面采用spacer工艺制备第二介质层，得到介质层210，如图4D。介质层210分两部分制作，一部分为第一介质层，另一部分为第二介质层，第一介质层和第二介质层构成一体化结构，第二介质层可采用沉积的方法制备。介质层210又称SPACER结构层。
步骤九、在介质层210下、栅极沟槽209的侧面形成第一导电类型重掺杂层205，介质层210位于第一导电类型重掺杂层205的上表面上。具体为第一导电类型重掺杂的带角度离子注入在体区202中预形成第一导电类型重掺杂层205的区域。
步骤十、制备接触孔沟槽211。
在介质层210外侧壁上、第一导电类型重掺杂层205外侧壁上和体区202上制备接触孔沟槽211。
步骤十一、在接触孔沟槽211的纵向沟槽内侧和横向沟槽下侧的体区202上，利用离子注入的方式形成第二导电类型的第二导电材料层203。第二导电材料层203位于体区202内。通过注入在预形成第二导电材料层203的区域形成中重掺杂的第二导电类型的区域。
步骤十二、制备源极金属层212。
本发明实施例中，通过第一和第二区分导电类型，所述一种沟槽栅MOS半导体器件为N型器件，第一导电类型为N型，第二导电类型为P型；所述一种沟槽栅MOS半导体器件也可以为P型器件，第一导电类型为P型，第二导电类型为N型。
本发明中，对沟槽栅MOS半导体器件的结构和制造进行特殊设计，利用栅极沟槽209中栅极导电材料层208高于第一外延层201的顶部表面，即高于第一导电类型重掺杂层205的顶部表面，并运用材料氧化速率的差异，重新制造了自对准结构和源极金属层212的形成结构，消除了由于光刻等制造过程产生的离散，大大提高了产品一致性和性能。
为了更好的增加功率密度，降低导通电阻，沟槽栅MOS半导体器件采用纵向沟槽的结构，将导电沟道在纵向方向上形成，并在栅极纵向形成导电的源极，从而缩小横向的尺寸来达到增加密度和降低电阻的结构设计。
以上所述仅是本发明的优选实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本发明原理的前提下，还可以做出若干改进和润饰，这些改进和润饰也应视为本发明的保护范围。
Claims (9)
1.一种沟槽栅MOS半导体器件，其特征在于，包括：
衬底(213)；
第一个导电类型掺杂的第一外延层(201)，位于所述衬底(213)上；
第二导电类型掺杂的体区(202)，位于所述第一外延层(201)上；
第一导电类型重掺杂层(205)，位于所述体区(202)上；
栅极沟槽(209)，穿过所述第一导电类型重掺杂层(205)和体区(202)，底部位于第一外延层(201)中；
栅极介质层(207)，位于所述栅极沟槽(209)的内侧表面上；
栅极导电材料层(208)，位于所述栅极沟槽(209)中且高于栅极沟槽(209)顶部；
介质层(210)，位于所述栅极导电材料层(208)、栅极介质层(207)、栅极沟槽(209)和第一导电类型重掺杂层(205)的顶部；
接触孔沟槽(211)，位于所述体区(202)中，所述接触孔沟槽(211)包括竖直沟槽和水平沟槽，所述竖直沟槽顶部连接第一导电类型重掺杂层(205)下表面，底部连通水平沟槽；
第二导电材料层(203)，位于所述体区(202)上，连接所述第一导电类型重掺杂层(205)；
接触孔沟槽(211)，位于介质层(210)、第一导电类型重掺杂层(205)和第二导电材料层(203)上；
源极金属层(212)，设于所述介质层(210)表面、第一导电类型重掺杂层(205)外侧面、第二导电材料层(203)上表面。
2.根据权利要求1所述的一种沟槽栅MOS半导体器件，其特征在于，所述栅极介质层(207)的左侧与位于其左侧的第二导电材料层(203)的距离等于栅极介质层(207)的右侧与位于其右侧的第二导电材料层(203)的距离。
3.根据权利要求1所述的一种沟槽栅MOS半导体器件，其特征在于，所述栅极导电材料层(208)高于第一导电类型重掺杂层(205)部分的表面上包覆有介质层(210)。
4.根据权利要求1所述的一种沟槽栅MOS半导体器件，其特征在于，所述第二导电材料层(203)包括第二水平导电材料层和第二竖直导电材料层，第二竖直导电材料层顶部连接第一导电类型重掺杂层(205)下表面，下部连接第二水平导电材料层，第二水平导电材料层位于体区(202)上、且位于第一导电类型重掺杂层(205)外侧。
5.根据权利要求4所述的一种沟槽栅MOS半导体器件，其特征在于，所述接触孔沟槽(211)包括纵向沟槽和连通纵向沟槽的横向沟槽，纵向沟槽位于介质层(210)外侧壁、第一导电类型重掺杂层(205)外侧壁和第二竖直导电材料层的外侧壁上，横向沟槽位于第二水平导电材料层的上表面上。
6.根据权利要求1至5中任意一项所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，包括如下步骤：
步骤一：准备衬底(213)；
步骤二：在衬底(213)上制备第一导电类型掺杂的第一外延层(201)；
步骤三：在第一外延层(201)中形成第二导电类型掺杂的体区(202)；
步骤四：在体区(202)上制备硬质掩膜层(214)；
步骤五：以硬质掩膜层(214)为掩膜对第一外延层(201)进行刻蚀形成栅极沟槽(209)，所述栅极沟槽(209)穿过体区(202)，底部位于第一外延层(201)中，栅极沟槽(209)的顶部表面和所述第一外延层(201)的顶部表面相平；
步骤六：在栅极沟槽(209)的内侧表面形成栅极介质层(207)；
步骤七：在栅极沟槽(209)中填充栅极导电材料层(208)，所述栅极导电材料层(208)的上表面高于第一外延层(201)的顶部表面；
步骤八：在栅极导电材料层(208)的顶部和栅极导电材料层(208)高于体区(202)部分的侧面制备介质层(210)，制备介质层(210)的过程包括去除硬质掩膜层(214)的步骤；
步骤九：栅极沟槽(209)的侧面形成第一导电类型重掺杂层(205)，所述介质层(210)位于第一导电类型重掺杂层(205)的上表面上；
步骤十：制备接触孔沟槽(211)；
步骤十一：制备第二导电材料层(203)；
步骤十二：制备源极金属层(212)，一种沟槽栅MOS半导体器件制备完成。
7.根据权利要求6所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，所述步骤八具体为：采用高温氧化的方法，利用栅极导电材料层(208)的氧化速度快于体区(202)的氧化速度，制备介质层(210)。
8.根据权利要求6所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，所述步骤八具体为：在栅极导电材料层(208)的顶部表面做氧化，得到第一介质层；然后去除硬质掩膜层(214)，在第一介质层的侧面和栅极导电材料层(208)的侧面采用spacer工艺制备第二介质层，所述介质层由第一介质层和第二介质层组成。
9.根据权利要求6所述的一种沟槽栅MOS半导体器件的制备方法，其特征在于，所述步骤七得到的栅极导电材料层(208)的顶部表面高于体区(202)的顶部表面，不高于硬质掩膜层(214)的顶部表面。
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