KR20110018510A - 반도체 소자 및 그 제조 방법 - Google Patents

반도체 소자 및 그 제조 방법 Download PDF

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Abstract

본 발명은 반도체 소자 및 그 제조 방법을 제공하며, 이는 기판 상의 에피텍시층 내에 형성된 게이트 트렌치와, 상기 게이트 트렌치 내에 형성된 게이트 폴리와, 상기 게이트 폴리가 형성된 상기 게이트 트렌치 사이의 에피텍시층의 일부를 식각하여 형성된 콘택 트렌치와, 상기 게이트 트렌치 사이의 상기 에피텍시층 내에 상기 콘택 트렌치를 포함하도록 형성된 바디와, 상기 콘택 트렌치 양측의 상기 바디에 형성된 소스 콘택과, 상기 게이트 트렌치 내의 상기 게이트 폴리 상에 상기 소스 콘택의 최상면과 접촉되도록 형성된 금속전 절연 패턴과, 상기 금속전 절연 패턴을 포함하는 상기 기판 전면에 증착된 금속층을 포함하는 것을 특징으로 한다.
트렌치 콘택, 금속전 절연막, 항복 전압

Description

반도체 소자 및 그 제조 방법{Semiconductor device and method for manufacturing the same}
본 발명은 반도체 소자에 관한 것으로, 특히 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법에 관한 것이다.
수직 MOSFET은 보통 하나의 드레인이 소스 및 바디의 아래 부분에 위치하는 구조로써, 배터리 수명을 연장시키기 위해 낮은 전력 소모를 요구하게 되었고, 이에 따라 트렌치 MOSFET은 낮은 동작 저항(RDS_ON)을 구현하는 방향으로 개발이 이루어져 왔다. 낮은 동작 저항(RDS_ON) 특성을 갖기 위해서 트렌치 MOSFET은 점차 스케일링되어 왔고, 플래너 콘택(planar contact)에서 트렌치 콘택(trench contact)으로 전환함에 따라 획기적으로 셀 피치(Cell pitch)를 줄일 수 있었다.
이러한 트렌치 콘택은 2차원적인 플래너 콘택(planar contact)에 비해 작은 셀 피치에도 넓은 콘택 단면적을 확보하여 셀 집적도(cell density)를 높여 동작 저항(RDS_ON)을 낮게 형성할 수 있다. 그러나, 트렌치 콘택(trench contact) 깊이가 깊게 형성될 경우 바디 영역과 드리프트 영영의 디플레이션 증가를 제한하여 항 복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상이 나타난다. 따라서, 채널 길이(Channel length)가 작은 소자를 구현하거나, 트렌치 콘택(trench contact) 깊이의 균일도(uniformity)가 좋지 않은 경우 항복전압(Breakdown Voltage; BV)이 감소하는 문제가 발생한다.
본 발명이 이루고자 하는 기술적 과제는 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있는 반도체 소자 및 그 제조방법을 제공하는데 있다.
상기와 같은 과제를 달성하기 위한 본 발명의 실시 예에 따른 반도체 소자는 기판 상의 에피텍시층 내에 형성된 게이트 트렌치와, 상기 게이트 트렌치 내에 형성된 게이트 폴리와, 상기 게이트 폴리가 형성된 상기 게이트 트렌치 사이의 에피텍시층의 일부를 식각하여 형성된 콘택 트렌치와, 상기 게이트 트렌치 사이의 상기 에피텍시층 내에 상기 콘택 트렌치를 포함하도록 형성된 바디와, 상기 콘택 트렌치 양측의 상기 바디에 형성된 소스 콘택과, 상기 게이트 트렌치 내의 상기 게이트 폴리 상에 상기 소스 콘택의 최상면과 접촉되도록 형성된 금속전 절연 패턴과, 상기 금속전 절연 패턴을 포함하는 상기 기판 전면에 증착된 금속층을 포함하는 것을 특징으로 한다.
상기와 같은 과제를 달성하기 위한 본 발명의 또 다른 실시 예에 따른 반도 체 소자의 제조방법은 기판 상에 게이트 트렌치 형성을 위한 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 선택적으로 식각하여 상기 게이트 트렌치를 형성하는 단계와, 상기 게이트 트렌치 양측의 상기 기판의 에피텍시층의 상부면 일부가 노출되도록 상기 하드 마스크 패턴을 부분 식각하는 단계와, 상기 게이트 트렌치 내에 상기 게이트 트렌치 양측면의 일부가 노출되도록 게이트 폴리를 형성하는 단계와, 상기 게이트 폴리가 형성된 기판 전면에 TEOS층을 증착한 후 식각하여 상기 게이트 폴리 상부 및 노출된 상기 에피텍시층의 일부와 접촉되도록 금속전 절연막을 형성하는 단계와, 상기 하드 마스크 패턴을 제거하는 단계와, 상기 금속전 절연막 사이의 상기 에피텍시층 내에 콘택 트렌치를 형성하는 단계와, 상기 콘택 트렌치와 접하는 상기 에피텍시층 내에 임플란트 공정을 통해 상기 콘택 트렌치를 포함하도록 바디를 형성하는 단계와, 상기 게이트 트렌치 양측의 상기 바디에 임플란트 공정을 통해 소스 콘택을 형성하는 단계와, 상기 금속전 절연막을 포함하는 상기 기판 전면에 금속층을 증착하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 실시 예에 따른 반도체 소자 및 그 제조방법은 다음과 같은 효과가 있다.
콘택 트렌치의 깊이에 따라 하부의 바디 또한 콘택 트렌치 형성 구조에 따라 콘택 트렌치 형성 부위에서 아래로 오목하게 형성되므로, 콘택 트렌치의 깊이 증가에 따른 바디와 소스 콘택 구간의 디플레이션 영역 감소로 발생하는 항복전 압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있다.
또한, 일반적인 트렌치 콘택을 구비하는 반도체 소자의 제조방법은 바디 패턴 형성한 후, 소스 콘택 형성하고 트렌치 콘택을 형성하지만, 본 발명의 실시예에 따른 반도체 소자의 제조방법은 에피텍시층 내에 트렌치 콘택을 형성한 후 임플란트 공정을 통해 바디 패턴 및 소스 콘택을 형성함으로써 콘택 트렌치의 깊이를 증가시킬 수 있고 이에 따라 동작 저항(RDS_ON)을 낮게 형성할 수 있다.
이하, 본 발명의 기술적 과제 및 특징들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 본 발명을 구체적으로 살펴보면 다음과 같다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 도면이다.
도 1을 참조하면, 게이트 트렌치가 형성된 고농도로 도핑된 실리콘 기판(예컨대, N type silicon substrate, 100) 위에 확장되어 형성된 저농도로 도핑된 에피텍시층(예컨대, N type epitaxial layer, 115)과, 게이트 트렌치(119) 내에 에피택시층(115)의 상부면보다 낮게 형성된 게이트 폴리(127)와, 게이트 폴리(127)가 형성된 게이트 트렌치(119) 사이의 에피텍시층(115)의 일부를 식각하여 셀프 얼라인(self-align)으로 형성되는 콘택 트렌치(160)와, 콘택 트렌치(160)와 접하는 에피텍시층(115) 내에 바디 임플란트 공정을 실시하고 열공정 등을 통해 활성화시켜 형성된 바디(117)와, 게이트 트렌치(119) 양측의 바디(117)에 형성된 소스 콘택(122)과, 소스 콘택(122) 하부의 바디(117) 내에 상기 콘택 트렌치(160) 형상으 로 형성된 바디 콘택(162)으로 구성된다.
바디(117)는 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160)의 하부면과 대응되는 영역에서 아래로 오목하게 형성된다.
게이트 트렌치(119) 내의 게이트 폴리(127) 상에 소스 콘택(122)과 접속되도록 T자형으로 금속전 절연막(Premetal dielectric; PMD)(133)이 형성된다. 금속전 절연막(133)을 포함하는 기판 전면에 금속층(150)이 형성된다.
이와 같이, 콘택 트렌치(160)의 깊이에 따라 하부의 바디 또한 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160) 형성 부위에서 아래로 오목하게 형성되므로, 콘택 트렌치(160)의 깊이 증가에 따른 바디(117)와 소스 콘택(122) 구간의 디플레이션 영역 감소로 발생하는 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있다.
도 2a 내지 도 2n은 도 1에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
도 2a에 도시된 바와 같이, 저농도로 도핑된 에피텍시층(예컨대, N type epitaxial layer, 115)을 고농도로 도핑된 실리콘 기판(예컨대, N type silicon substrate, 100) 위에 확장시킨다.
저농도로 도핑된 에피텍시층(115) 상에 게이트 트렌치(119) 형성을 위하여 실리콘 식각에 저항성을 갖는 하드 마스크 패턴(140)을 4000∼10000Å의 두께로 형성한다. 하드 마스크 패턴(140) 물질은 질화막(Nitride)으로 형성되나, 추후 형성될 금속전 절연막(Premetal dielectric; PMD)의 물질에 따라 변경 가능하다. 예를 들어, 금속전 절연막(도시하지 않음)이 산화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 질화막으로 형성되고, 금속전 절연막(도시하지 않음)이 질화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 산화막으로 형성된다.
이어서, 도 2b와 같이 하드 마스크 패턴(140)을 식각 마스크로 사용하여 에피텍시층(115)을 선택적으로 식각하여 게이트 트렌치(119)를 형성한다. 게이트 트렌치(119)의 깊이 타겟(Trench depth target)은 항복전압(Breakdown Voltage; BV)을 고려하여 결정된다.
이때, 식각 방법으로는 반응성 이온 식각(Reactive Ion Etch)와 같은 통상적인 식각 방법이 사용될 수 있다.
도 2c를 참조하면, 하드 마스크 패턴(140)을 부분적으로 식각하기 위해 풀 백(pull back) 공정을 실시하여 소스 콘택(도시하지 않음) 및 바디 콘택(도시하지 않음)이 형성될 에피텍시층(115)의 최상면 일부분이 노출되도록 셀 피치(Cell pitch)에 따라 한 측면에서 250Å∼3000Å의 폭을 식각하여 감소시킨다. 풀 백 공정은 후속 금속전 절연막(Premetal dielectric; PMD)에서 발생할 수 있는 게이트 산화막 데미지를 막기 위함이며, 트렌치 콘택 프로세스(trench contact process) 적용시 셀프 얼라인(self align) 하기 위함이다.
이어서, 도 2d와 같이 게이트 트렌치(119) 내벽과 소스 콘택(도시하지 않음) 및 바디 콘택(도시하지 않음)이 형성될 에피텍시층(115) 즉, 노출된 에피텍시층(115) 상에 게이트 산화막(120)을 성장시킨 후, 게이트 산화막(120)을 포함하는 에피텍시층(115) 전면에 폴리 게이트 물질층(126)을 8000Å∼14000Å의 두께로 증 착한다.
도 2e와 같이, 폴리 게이트 물질층(126)을 에치백(etchback) 공정을 통하여 에피택시층(115)의 상부면보다 아래로 내려가도록 식각하여 게이트 폴리(127)을 형성한다. 여기서 에치백 공정이란 식각 대상물의 모든 면을 동일하게 식각하는 것을 말한다. 예컨대, 게이트 폴리(127)은 에피텍시층(115)의 표면으로부터 500Å∼2000Å의 두께가 낮아지게 된다.
이어서, 도 2f와 같이 금속전 절연막(도시하지 않음)을 형성하기 위해 게이트 폴리(127)을 포함하는 에피택시층(115) 전면에 TEOS층(130)을 3000Å∼8000Å의 두께로 증착한다.
도 2g와 같이, TEOS층(130)을 에치백(etchback) 공정을 통하여 하드 마스크 패턴(140)보다 아래로 내려가도록 금속전 절연막(Premetal dielectric; PMD)(133)형성한다. 에치백 공정을 진행한 후, 형성된 금속전 절연막(Premetal dielectric; PMD)(133)의 두께는 2000Å∼5000Å로 형성된다. 여기서, 금속전 절연막(Premetal dielectric; PMD)(133)은 게이트 트렌치(119)내의 게이트 폴리(127) 상부면으로부터 두께를 2000Å∼5000Å를 유지하도록 형성하여 게이트 폴리(127)와 추후 형성될 소스 영역 사이의 누설 전류(leakage current)의 발생을 방지할 수 있다.
금속전 절연막(Premetal dielectric; PMD)(133)의 물질은 하드 마스크 패턴(140) 물질에 따라 변경 가능하다. 예를 들어, 금속전 절연막(133)이 산화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 질화막으로 형성되고, 금속전 절연막(133)이 질화막으로 형성될 경우 하드 마스크 패턴(140) 물질은 산화막으로 형성 된다.
이어서, 도 2h와 같이 하드 마스크 패턴(140)을 제거한다.
금속전 절연막(Premetal dielectric; PMD)(133)은 게이트 트렌치(119) 내의 게이트 폴리(127) 상에 소스 콘택(122)의 일부분과 접촉되도록 T자형으로 형성된다.
이어서, 도 2i와 같이 금속전 절연막(Premetal dielectric; PMD)(133) 사이의 에피텍시층(115) 내에 콘택 트렌치(160)를 형성한다. 콘택 트렌치(160)는 에피텍시층(115)의 상부면으로부터 0.2㎛∼0.6㎛의 깊이로 식각되어 형성된다.
구체적으로, 게이트 폴리(127)가 형성된 게이트 트렌치(119) 사이의 에피텍시층(115)의 일부를 식각하여 셀프 얼라인(self-align)으로 콘택 트렌치(160)가 형성되고, 도 2j와 같이 콘택 트렌치(160)와 접하는 에피텍시층(115) 내에 바디 임플란트 공정을 실시하고 열공정 등을 통해 활성화시켜 바디(117)를 형성시킨다. 바디(117)는 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160)의 하부면과 대응되는 영역에서 아래로 오목하게 형성된다.
여기서, 바디(117) 활성화시킬 때 산소(O2)가스를 조절하여 콘택 트렌치(160) 상에 산화막()을 형성시켜 후속 단계인 소스 임플란트의 마스크 역할을 하게 된다.
이어서, 도 2k와 같이, 바디(117)가 형성된 에피텍시층(115) 상에 소스 패턴(도시하지 않음)을 형성하고, 소스 형성을 위해 콘택 트렌치(160) 상에 산화 막(135)을 마스크로 하여 게이트 트렌치(119) 양측의 바디(117)에 소스 임플란트 공정을 실시한 후, 열처리 등의 공정을 통해 드라이브 인(Drive in)하여 소스 콘택(122)을 형성한다.
여기서, 소스 임플란트는 각도를 30도~45도의 각도로 블랭캣(blanket) 방식으로 형성한다.
이어서, 후속 콘택 임플란트 형성을 위해 도 2l와 같이, 식각 용액인 플루오르화수소(HF)로 소스 임플란트의 마스크 역할을 하는 콘택 트렌치(160) 상에 산화막(135)을 제거한다.
도 2m을 참조하면, 소스 콘택(122) 하부의 콘택 트렌치(160)와 접하는 바디(117) 내에 바디 콘택 임플란트 공정을 실시하고 열공정 등을 통해 활성화시켜 바디 콘택(162)을 형성시킨다.
바디 콘택 임플란트(Contact implant) 공정은 후속 금속층(150)이 형성되어 바디(117)와 바로 콘택하게 되면 콘택 저항이 커지기 때문에 바디 콘택 임플란트(Contact implant)라는 공정을 진행하여 저항을 낮추게 된다.
이어서, 도 2n과 같이 소스 콘택(122) 및 바디 콘택(162)와 접촉되도록 콘택 트렌치(160) 및 금속전 절연막(133)을 포함하는 기판 전면에 스퍼터링 등의 증착 방법을 통해 금속층(150)이 형성된다.
이와 같이, 콘택 트렌치(160)의 깊이에 따라 하부의 바디 또한 콘택 트렌치(160) 형성 구조에 따라 콘택 트렌치(160) 형성 부위에서 아래로 오목하게 형성되므로, 콘택 트렌치(160)의 깊이 증가에 따른 바디(117)와 소스 콘택(122) 구간의 디플레이션 영역 감소로 발생하는 항복전압(Breakdown Voltage; BV)이 급격히 감소하는 현상을 방지할 수 있다.
또한, 일반적인 트렌치 콘택을 구비하는 반도체 소자의 제조방법은 바디 패턴 형성한 후, 소스 콘택 형성하고 트렌치 콘택을 형성하지만, 본 발명의 실시예에 따른 반도체 소자의 제조방법은 에피텍시층(115) 내에 트렌치 콘택을 형성한 후 임플란트 공정을 통해 바디 패턴 및 소스 콘택을 형성함으로써 콘택 트렌치(160)의 깊이를 증가시킬 수 있고 이에 따라 동작 저항(RDS_ON)을 낮게 형성할 수 있다.
이상에서 설명한 본 발명은 상술한 실시 예 및 첨부된 도면에 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 종래의 지식을 가진 자에게 있어 명백할 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.
도 1은 본 발명의 실시예에 따른 반도체 소자를 나타내는 도면이다.
도 2a 내지 도 2n은 도 1에 도시된 반도체 소자의 제조방법을 설명하기 위한 단면도들이다.
< 도면의 주요 부분에 대한 부호의 설명 >
100 : 실리콘 기판 115 : 에피텍시층
117 : 바디 119 : 게이트 트렌치
120 : 게이트 산화막 122 : 소스 콘택
162 : 바디 콘택 150 : 금속층
160 : 콘택 트렌치

Claims (12)

  1. 기판 상의 에피텍시층 내에 형성된 게이트 트렌치와,
    상기 게이트 트렌치 내에 형성된 게이트 폴리와,
    상기 게이트 폴리가 형성된 상기 게이트 트렌치 사이의 에피텍시층의 일부를 식각하여 형성된 콘택 트렌치와,
    상기 게이트 트렌치 사이의 상기 에피텍시층 내에 상기 콘택 트렌치를 포함하도록 형성된 바디와,
    상기 콘택 트렌치 양측의 상기 바디에 형성된 소스 콘택과,
    상기 게이트 트렌치 내의 상기 게이트 폴리 상에 상기 소스 콘택의 최상면과 접촉되도록 형성된 금속전 절연 패턴과,
    상기 금속전 절연 패턴을 포함하는 상기 기판 전면에 증착된 금속층을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 폴리는 상기 에피택시층의 상부면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자.
  3. 제 1 항에 있어서,
    상기 바디는 상기 콘택 트렌치 형성 구조에 따라 콘택 트렌치의 하부면과 대 응되는 영역에서 아래로 오목하게 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1 항에 있어서,
    상기 소스 콘택 하부의 상기 바디와 상기 콘택 트렌치 사이에 상기 콘택 트렌치 형상으로 형성된 바디 콘택을 추가로 구비하는 것을 특징으로 하는 반도체 소자.
  5. 제 1 항에 있어서,
    상기 금속전 절연막은 T자형으로 형성되는 것을 특징으로 하는 반도체 소자.
  6. 제 1 항에 있어서,
    상기 콘택 트렌치는 상기 에피텍시층의 상부면으로부터 0.2㎛∼0.6㎛의 깊이로 식각되어 형성되는 것을 특징으로 하는 반도체 소자.
  7. 기판 상에 게이트 트렌치 형성을 위한 하드 마스크 패턴을 형성하는 단계와,
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 기판을 선택적으로 식각하여 상기 게이트 트렌치를 형성하는 단계와,
    상기 게이트 트렌치 양측의 상기 기판의 에피텍시층의 상부면 일부가 노출되도록 상기 하드 마스크 패턴을 부분 식각하는 단계와,
    상기 게이트 트렌치 내에 상기 게이트 트렌치 양측면의 일부가 노출되도록 게이트 폴리를 형성하는 단계와,
    상기 게이트 폴리가 형성된 기판 전면에 TEOS층을 증착한 후 식각하여 상기 게이트 폴리 상부 및 노출된 상기 에피텍시층의 일부와 접촉되도록 금속전 절연막을 형성하는 단계와,
    상기 하드 마스크 패턴을 제거하는 단계와,
    상기 금속전 절연막 사이의 상기 에피텍시층 내에 콘택 트렌치를 형성하는 단계와,
    상기 콘택 트렌치와 접하는 상기 에피텍시층 내에 임플란트 공정을 통해 상기 콘택 트렌치를 포함하도록 바디를 형성하는 단계와,
    상기 게이트 트렌치 양측의 상기 바디에 임플란트 공정을 통해 소스 콘택을 형성하는 단계와,
    상기 금속전 절연막을 포함하는 상기 기판 전면에 금속층을 증착하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 제조방법.
  8. 제 7 항에 있어서,
    상기 게이트 폴리는 상기 에피택시층의 상부면보다 낮게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  9. 제 7 항에 있어서,
    상기 콘택 트렌치는 상기 에피텍시층의 상부면으로부터 0.2㎛∼0.6㎛의 깊이 로 식각되어 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  10. 제 7 항에 있어서,
    상기 소스 콘택 하부의 콘택 트렌치와 접하는 바디 내에 임플란트 공정을 통해 바디 콘택을 형성하는 단계를 추가로 구비하는 것을 특징으로 하는 반도체 소자의 제조방법.
  11. 제 7 항에 있어서,
    상기 바디는 상기 콘택 트렌치 형성 구조에 따라 콘택 트렌치의 하부면과 대응되는 영역에서 아래로 오목하게 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
  12. 제 7 항에 있어서,
    상기 금속전 절연 패턴은 T자 형태로 형성되는 것을 특징으로 하는 반도체 소자의 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
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