CN215578581U

CN215578581U - 一种低压屏蔽栅mosfet器件

Info

Publication number: CN215578581U
Application number: CN202121660553.1U
Authority: CN
Inventors: 陈雪萌; 王艳颖; 钱晓霞; 汤艺
Original assignee: Shanghai Daozhi Technology Co ltd
Current assignee: Shanghai Daozhi Technology Co ltd
Priority date: 2021-07-21
Filing date: 2021-07-21
Publication date: 2022-01-18
Anticipated expiration: 2031-07-21

Abstract

本实用新型公开了一种低压屏蔽栅MOSFET器件，包括MOSFET器件本体，MOSFET器件本体主要包括N外延硅衬底及刻蚀在该N外延硅衬底内的若干沟槽，沟槽的中下部内壁上形成有一层场氧化层，该场氧化层内填充设置有一层屏蔽栅多晶硅，屏蔽栅多晶硅的顶部设置有一层栅间氧化层，所述栅间氧化层的顶部设置有控制栅及栅氧化层，所述栅氧化层形成在沟槽的上部侧壁上；所述N外延硅衬底的背面设置有一层由金属形成的漏极；其制作方法主要是在屏蔽栅形成后利用热氧化工艺在沟槽侧壁，屏蔽栅的顶部生长氧化层，该氧化层厚度足够厚，能够完全填充了屏蔽栅上部的沟槽，后续进行氧化层回刻形成屏蔽栅和控制栅之间的栅间氧化层。

Description

一种低压屏蔽栅MOSFET器件

技术领域

本实用新型涉及功率半导体器件技术领域，具体涉及一种低压屏蔽栅MOSFET器件。

背景技术

屏蔽栅MOSFET器件和传统的沟槽型MOSFET相比具有导通电阻低，开关损耗低的优点，因此在中低压功率半导体市场的应用逐渐增加。屏蔽栅沟槽型MOSFET结构的栅极同时包含屏蔽栅和控制栅，屏蔽栅的存在使器件击穿时纵向电场类似于矩形分布，与传统沟槽型MOSFET相比应用较小电阻率的外延就可以得到较高的击穿电压，从而使器件具有较小的导通电阻。根据屏蔽栅与控制栅在沟槽中相对位置，屏蔽栅MOSFET器件通常分为上下结构和左右结构两种。由于低压屏蔽栅MOSFET的场氧化层厚度较薄，在屏蔽栅两侧的栅极过于狭窄，所以目前低压的屏蔽栅MOSFET器件一般都采用上下结构。

目前上下结构的屏蔽栅MOSFET器件通常在场氧化层形成，多晶硅屏蔽栅填充回刻形成屏蔽栅后，采用HDP填充和回刻来形成栅间氧化层（Inter Poly Oxide）。这种工艺方法成本比较高；且随着器件尺寸的减小，沟槽宽度减小，HDP 填充时的深宽比超过了最佳范围，导致器件的栅极间氧化层填充厚度不均匀，及容易出现空洞等问题，从而导致器件的漏电较大，可靠性较差等问题。

发明内容

本实用新型要解决的技术问题在于，针对现有技术的上述缺陷，提供一种可有效提高器件的可靠性、能与现有工艺兼容且能降低生产成本的低压屏蔽栅MOSFET器件及其制作方法。

本实用新型的目的是通过如下技术方案来完成的，一种低压屏蔽栅MOSFET器件，包括MOSFET器件本体，所述MOSFET器件本体主要包括N外延硅衬底及刻蚀在该N外延硅衬底内的若干沟槽，所述沟槽的中下部内壁上形成有一层场氧化层，该场氧化层内填充设置有一层屏蔽栅多晶硅，屏蔽栅多晶硅的顶部设置有一层由氧化层刻蚀形成的栅间氧化层（Inter Poly Oxide），所述栅间氧化层（Inter Poly Oxide）的顶部设置有控制栅及栅氧化层，所述栅氧化层形成在沟槽的上部侧壁上；所述N外延硅衬底的背面设置有一层由金属形成的漏极。

进一步地，所述控制栅的截面为倒梯形结构且所述栅间氧化层（Inter PolyOxide）的形状与控制栅的截面形状相似以使得栅间氧化层（Inter Poly Oxide）的顶部宽度大于底部宽度，所述控制栅及栅氧化层的顶部与N外延硅衬底的顶部齐平或略低于硅表面。

一种低压屏蔽栅MOSFET器件的制作方法，所述制作方法包括如下步骤：

1）在选定的N外延硅衬底上淀积氧化层作为硬掩模，使用第一张掩膜版光刻出沟槽并进行深沟槽刻蚀，以同时形成原胞区和终端区的沟槽；

2）根据产品击穿电压的需求制备相应厚度的场氧化层；

3）沉积多晶硅，利用第二张掩膜版进行有源区的光刻，刻蚀掉原胞区沟槽中0.5~1um深度的多晶硅形成屏蔽栅多晶硅，并刻蚀掉沟槽中0.5~1um深度的场氧化层；

4）热氧化；在原胞区沟槽侧壁、屏蔽栅多晶硅顶部及硅表面生成氧化层，该氧化层能够完全填充原胞区屏蔽栅上部的沟槽；

5）对原胞区屏蔽栅顶部的氧化层进行刻蚀以形成器件的栅间氧化层（Inter PolyOxide）；

6）进行栅氧化层生长，在原胞区沟槽侧壁形成栅氧化层；

7）淀积栅多晶硅，并利用化学机械研磨或湿法刻蚀，刻蚀栅多晶硅至硅表面或略低于硅表面，形成器件的控制栅；

8）进行体区注入和退火，形成与衬底和外延导电类型相反的体区；

9）利用第三张掩膜版进行源区光刻，并注入与衬底和外延相同导电类型的杂质并退火形成重掺杂源区；

10）沉积介质层，利用第四张掩膜版进行接触孔光刻，并刻蚀形成源极、栅极及屏蔽栅极接触孔；

11）溅射顶层金属，利用第五张掩膜版光刻并刻蚀形成顶层金属；

12）淀积氧化层作为钝化层，利用第六张掩膜版光刻刻蚀钝化层，以完成顶层结构的制作；

13）将硅片背面减薄到特定的厚度，通过溅射或者蒸发的方法淀积背面金属形成器件的漏极。

进一步地，所述步骤1）中，淀积的氧化层的厚度为0.5~1um；所述步骤2）中，场氧化层可通过热氧化形成，也可通过热氧化加沉积氧化层的方式形成。

进一步地，所述步骤5）中，对原胞区屏蔽栅顶部的氧化层进行刻蚀以形成栅间氧化层（Inter Poly Oxide）0.2~0.4um。

本实用新型的有益技术效果在于：本实用新型所述的低压屏蔽栅MOSFET器件通过热氧化生成厚氧化层填充屏蔽栅顶部的沟槽，代替了常规工艺通过HDP进行的填充的工艺，避免了由于低压产品小的沟槽宽度进行HDP填充引起的工艺难度和栅间氧化层（InterPoly Oxide）质量和均匀性较差的问题，同时其制备方法与整体工艺步骤兼容，器件更加安全可靠的同时还有效降低生产成本。

附图说明

图1为本实用新型深沟槽刻蚀时的示意图；

图2为本实用新型场氧化层生长时的示意图；

图3为本实用新型屏蔽栅多晶硅填充和回刻时的示意图；

图4为本实用新型热氧化沟槽填充时的示意图；

图5为本实用新型栅间氧化层（Inter Poly Oxide）形成时的示意图；

图6为本实用新型所述MOSFET器件本体的示意图；

图7为本实用新型热氧化沟槽填充仿真结果图。

具体实施方式

为使本领域的普通技术人员更加清楚地理解本实用新型的目的、技术方案和优点，以下结合附图和实施例对本实用新型做进一步的阐述。

在本实用新型的描述中，需要理解的是，“上”、“下”、“左”、“右”、“内”、“外”、“横向”、“竖向”等术语所指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本实用新型，而不是指示或暗示所指的装置或原件必须具有特定的方位，因此不能理解为对本实用新型的限制。

如图1-7所示，本实用新型所述的一种低压屏蔽栅MOSFET器件，包括MOSFET器件本体，所述MOSFET器件本体主要包括N外延硅衬底2及刻蚀在该N外延硅衬底2内的若干沟槽3，所述沟槽3的中下部内壁上形成有一层场氧化层4，该场氧化层4内填充设置有一层屏蔽栅多晶硅5，屏蔽栅多晶硅5的顶部设置有一层由氧化层6刻蚀形成的栅间氧化层（Inter PolyOxide）7，所述栅间氧化层（Inter Poly Oxide）7的顶部设置有控制栅9及栅氧化层8，所述栅氧化层8形成在沟槽3的上部侧壁上；所述N外延硅衬底2的背面设置有一层由金属形成的漏极1。

参照图6所示，所述控制栅9的截面为倒梯形结构且所述栅间氧化层（Inter PolyOxide）7的形状与控制栅9的截面形状相似以使得栅间氧化层（Inter Poly Oxide）7的顶部宽度大于底部宽度，所述控制栅9及栅氧化层8的顶部与N外延硅衬底2的顶部齐平或略低于硅表面。

一种低压屏蔽栅MOSFET器件的制作方法，该制作方法是在屏蔽栅形成后利用热氧化工艺在沟槽侧壁、屏蔽栅的顶部生长氧化层，该氧化层厚度足够厚，已经完全填充了屏蔽栅上部的沟槽，后续进行氧化层回刻形成屏蔽栅和控制栅之间的栅间氧化层（Inter PolyOxide）。本实用新型所提出的制备方法避免了传统通过HDP填充形成栅间氧化层（InterPoly Oxide）的方式，降低了生产成本，形成了质量和均匀性较好的栅间氧化层（InterPoly Oxide），并且制备方法与现有工艺兼容，安全可靠。其具体的制作方法包括如下步骤：

1）在选定的N外延硅衬底2上淀积0.5~1um的氧化层作为硬掩模，使用本实用新型的第一张掩膜版光刻出沟槽3并进行深沟槽刻蚀，以同时形成原胞区和终端区的沟槽，如图1所示；

2）根据产品击穿电压的需求制备相应厚度的场氧化层4，该场氧化层4可以通过热氧化形成，也可以通过热氧化加沉积氧化层的方式形成，如图2所示；

3）沉积多晶硅，利用本实用新型的第二张掩膜版进行有源区的光刻，刻蚀掉原胞区沟槽3中0.5~1um深度的多晶硅形成屏蔽栅多晶硅5，并刻蚀掉沟槽3中0.5~1um深度的场氧化层4，如图3所示；

4）热氧化；在原胞区沟槽3侧壁、屏蔽栅多晶硅顶部及硅表面生成氧化层6，该氧化层3能够完全填充原胞区屏蔽栅上部的沟槽，如图4所示；

5）对原胞区屏蔽栅顶部的氧化层6进行刻蚀，使原胞区屏蔽栅顶部的氧化层厚度为0.2~0.4um以形成器件的栅间氧化层（Inter Poly Oxide）7，如图5所示；

6）进行栅氧化层生长，在原胞区沟槽侧壁形成栅氧化层8；

7）淀积栅多晶硅，并利用化学机械研磨或湿法刻蚀，刻蚀栅多晶硅至硅表面或略低于硅表面，形成器件的控制栅9，如图6所示；

9）利用本实用新型的第三张掩膜版进行源区光刻，并注入与衬底和外延相同导电类型的杂质并退火形成重掺杂源区；

10）沉积介质层，利用本实用新型的第四张掩膜版进行接触孔光刻，并刻蚀形成源极、栅极及屏蔽栅极接触孔；

11）溅射顶层金属，利用本实用新型的第五张掩膜版光刻并刻蚀形成顶层金属；

12）淀积氧化层作为钝化层，利用本实用新型的第六张掩膜版光刻刻蚀钝化层，以完成顶层结构的制作；

13）将硅片背面减薄到特定的厚度，通过溅射或者蒸发的方法淀积背面金属形成器件的漏极1。

本实用新型是在屏蔽栅形成后利用热氧化工艺在沟槽侧壁，屏蔽栅的顶部生长氧化层，该氧化层厚度足够厚，能够完全填充了屏蔽栅上部的沟槽，后续进行氧化层回刻形成屏蔽栅和控制栅之间的栅间氧化层（Inter Poly Oxide）。本实用新型所提出的制备方法避免了传统通过HDP填充形成栅间氧化层（Inter Poly Oxide）的方式，形成了质量和均匀性较好的栅间氧化层（Inter Poly Oxide），提高器件的可靠性；同时该制备方法，降低了生产成本，与现有工艺兼容，安全可靠。此外，该器件设计方法不仅适用于低压的屏蔽栅MOSFET,还适用于沟槽宽度较小的中高压沟槽型MOSFET器件。

本文中所描述的具体实施例仅例示性说明本实用新型的原理及其功效，而非用于限制本实用新型。任何熟悉此技术的人士皆可在不违背本实用新型的精神及范畴下，对上述实施例进行修饰或改变。因此，但凡所属技术领域中具有通常知识者在未脱离本实用新型所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本实用新型的权利要求所涵盖。

Claims

1.一种低压屏蔽栅MOSFET器件，包括MOSFET器件本体，其特征在于：所述MOSFET器件本体主要包括N外延硅衬底及刻蚀在该N外延硅衬底内的若干沟槽，所述沟槽的中下部内壁上形成有一层场氧化层，该场氧化层内填充设置有一层屏蔽栅多晶硅，屏蔽栅多晶硅的顶部设置有一层由氧化层刻蚀形成的栅间氧化层，所述栅间氧化层的顶部设置有控制栅及栅氧化层，所述栅氧化层形成在沟槽的上部侧壁上；所述N外延硅衬底的背面设置有一层由金属形成的漏极。

2.根据权利要求1所述的低压屏蔽栅MOSFET器件，其特征在于：所述控制栅的截面为倒梯形结构且所述栅间氧化层的形状与控制栅的截面形状相似以使得栅间氧化层的顶部宽度大于底部宽度，所述控制栅及栅氧化层的顶部与N外延硅衬底的顶部齐平或略低于硅表面。