CN117393439A - 一种增强耐压能力的碳化硅双槽栅ldmos的制造方法 - Google Patents
一种增强耐压能力的碳化硅双槽栅ldmos的制造方法 Download PDFInfo
- Publication number
- CN117393439A CN117393439A CN202311696087.6A CN202311696087A CN117393439A CN 117393439 A CN117393439 A CN 117393439A CN 202311696087 A CN202311696087 A CN 202311696087A CN 117393439 A CN117393439 A CN 117393439A
- Authority
- CN
- China
- Prior art keywords
- region
- mask plate
- etching
- hole
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 title claims abstract description 48
- 229910010271 silicon carbide Inorganic materials 0.000 title claims abstract description 47
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 17
- 230000002708 enhancing effect Effects 0.000 title claims abstract description 11
- 239000004065 semiconductor Substances 0.000 title description 4
- 229910044991 metal oxide Inorganic materials 0.000 title description 2
- 150000004706 metal oxides Chemical class 0.000 title description 2
- 238000005530 etching Methods 0.000 claims abstract description 50
- 210000000746 body region Anatomy 0.000 claims abstract description 48
- 238000000151 deposition Methods 0.000 claims abstract description 43
- 239000000463 material Substances 0.000 claims abstract description 15
- 150000002500 ions Chemical class 0.000 claims abstract description 12
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 238000005468 ion implantation Methods 0.000 claims abstract description 7
- 230000003647 oxidation Effects 0.000 claims abstract description 6
- 238000007254 oxidation reaction Methods 0.000 claims abstract description 6
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 6
- 229920005591 polysilicon Polymers 0.000 claims abstract description 6
- 229910052751 metal Inorganic materials 0.000 claims abstract description 4
- 239000002184 metal Substances 0.000 claims abstract description 4
- 230000009977 dual effect Effects 0.000 claims description 20
- 238000002347 injection Methods 0.000 claims description 20
- 239000007924 injection Substances 0.000 claims description 20
- 238000000034 method Methods 0.000 claims description 17
- 230000001965 increasing effect Effects 0.000 claims description 7
- 238000005229 chemical vapour deposition Methods 0.000 claims description 5
- 238000007517 polishing process Methods 0.000 claims description 5
- 239000000126 substance Substances 0.000 claims description 5
- 230000008021 deposition Effects 0.000 claims description 3
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 230000005684 electric field Effects 0.000 description 10
- 238000010586 diagram Methods 0.000 description 9
- 238000009826 distribution Methods 0.000 description 4
- -1 aluminum ions Chemical class 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 230000003245 working effect Effects 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 229910052757 nitrogen Inorganic materials 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N nitrogen Substances N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
- H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
- H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
- H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
- H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
- H01L29/063—Reduced surface field [RESURF] pn-junction structures
- H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
- H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Chemical & Material Sciences (AREA)
- Manufacturing & Machinery (AREA)
- Crystallography & Structural Chemistry (AREA)
- Composite Materials (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
本发明提供一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，在碳化硅衬底上外延生长缓冲层，在缓冲层上生长漂移层；在漂移层上方淀积掩模版，蚀刻，离子注入，形成体区；淀积掩模版，蚀刻，对漂移层进行深槽刻蚀，在沟槽中填充材料，形成超结区；淀积掩模版，蚀刻形成通孔，离子注入，形成掺杂层；淀积掩模版，蚀刻，对体区和超结区进行离子注入，形成源区和漏区；淀积掩模版，蚀刻，对源区和体区进行蚀刻，形成栅沟槽；在栅沟槽中进行热氧化形成栅极氧化物，淀积多晶硅，形成栅极；淀积掩模版，蚀刻，淀积金属，分别形成源极和漏极；引入N柱的P型掺杂层，降低N柱表面电势，保持低导通电阻同时提高器件击穿电压，增强器件的耐压能力。
Description
技术领域
本发明涉及一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法。
背景技术
碳化硅(SiC)材料作为宽禁带半导体，在集成电路器件设计方面日益受到关注与研究。以其为材料制作的功率MOSFET具有输入阻抗高、温度特性好、耐压能力强、频率特性优、开关速度快的优点，被广泛应用于各个领域。在SiC LDMOSFET中，器件的耐压能力和导通能力往往是此消彼长的，通常器件的耐压能力越强，导通电阻越小。提高耐压能力往往会导致器件开启时需要导通的电阻增加，从而影响器件的导通能力。
在一份发明，申请号 CN 201310421765.8，发明名称为一种横向高压超结功率半导体器件，该发明是在超结区下方增加电荷补偿层能够优化器件击穿电压，但是其导通电阻依旧较大，导通特性依旧需要进一步的优化。
发明内容
本发明要解决的技术问题，在于提供一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，对超结LDMOS结构引入N柱的P型掺杂层，降低N柱表面电势，在槽栅结构体内导电沟道的前提下，保持低导通电阻的同时提高器件击穿电压，增强器件的耐压能力。
本发明是这样实现的：一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，包括：
步骤1、在碳化硅衬底上外延生长缓冲层，在缓冲层上生长漂移层；
步骤2、在漂移层上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对进行离子注入，形成体区，去除掩模版；
步骤3、在漂移层和体区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对漂移层进行深槽刻蚀，在沟槽中填充材料，去除掩模版，并进行化学机械研磨工艺，形成超结区；
步骤4、在体区和超结区上方淀积掩模版，对掩模版进行掺杂层注入窗口的蚀刻，形成通孔，通过通孔对超结区进行离子注入，形成掺杂层；
步骤5、在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成源区和漏区，去除掩模版；
步骤6、淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对源区和体区进行蚀刻，形成栅沟槽，去除掩模版；
步骤7、在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极；
步骤8、淀积掩模版，对掩模版进行源极和漏极淀积窗口的蚀刻，形成通孔，通过通孔淀积金属，分别形成源极和漏极。
进一步地，所述步骤3进一步具体为：
在漂移层和体区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对漂移层进行深槽刻蚀，形成两个沟槽，在两个沟槽中填充P型材料，去除掩模版，并进行化学机械研磨工艺，形成超结区，所述超结区包括第一N柱、第二N柱、第一P柱以及第二P柱。
进一步地，所述步骤4进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行掺杂层注入窗口的蚀刻，形成通孔，通过通孔对第一N柱以及第二N柱进行离子注入，形成掺杂层。
进一步地，所述掺杂层的深度为0.5μm；所述掺杂层为P型，所述掺杂层的掺杂浓度为第一N柱的掺杂浓度的5倍。
进一步地，所述步骤5进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成两个N型掺杂区和N型掺杂漏区，去除掩模版；在体区和超结区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对体区进行离子注入，形成P型掺杂的第一P型源区、第二P型源区以及第三P型源区。
进一步地，所述步骤6进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对两个N型掺杂区、体区以及缓冲层进行蚀刻，形成两个栅沟槽、第一N型源区、第二N型源区、第三N型源区以及第四N型源区，去除掩模版。
进一步地，所述蚀刻为缓冲层的深度为缓冲层总厚度的五分之一至三分之一。
进一步地，所述步骤7进一步具体为：在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极，并在顶部形成氧化层。
本发明具有如下优点：一、在碳化硅双槽栅LDMOS中引入超结结构，以增强器件的耐压能力；并消除衬底辅助耗尽效应，以优化超结区工作效果；二、在碳化硅双槽栅LDMOS的超结区中引入表面P型掺杂层；P型掺杂层的结深度为0.5μm，掺杂浓度为第一N柱掺杂浓度的5倍，进一步提高器件的耐压能力。
附图说明
下面参照附图结合实施例对本发明作进一步的说明。
图1是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤1对应得到结构的示意图。
图2是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤2对应得到结构的示意图。
图3是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤3对应得到结构的意图。
图4是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤3对应得到结构的俯视图。
图5是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤3对应得到结构的侧视图。
图6是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤4对应得到结构的示意图。
图7是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤4对应得到结构的俯视图。
图8是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤5中形成N型掺杂区的示意图。
图9是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤5对应得到结构的示意图。
图10本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤6对应得到结构的示意图。
图11本发明一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法的步骤7对应得到结构的示意图。
图12是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的结构示意图。
图13是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的俯视图。
图14是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的右视图。
图15是本发明一种增强耐压能力的碳化硅双槽栅LDMOS的电场分布对比示意图。
具体实施方式
如图1至14所示，本申请实施例通过提供一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，具体包括如下步骤：
步骤1、在碳化硅衬底1上外延生长缓冲层2，在缓冲层2上生长漂移层a；
步骤2、在漂移层a上方淀积掩模版b，对掩模版b进行蚀刻，形成通孔，通过通孔对进行离子注入，形成体区3，去除掩模版b；
步骤3、在漂移层a和体区3上方淀积掩模版b，对掩模版b进行蚀刻，形成通孔，通过通孔对漂移层a进行深槽刻蚀，形成两个沟槽，在两个沟槽中填充P型材料，去除掩模版b，并进行化学机械研磨工艺，形成超结区4；所述超结区4包括第一N柱42、第二N柱43、第一P柱44以及第二P柱45。
步骤4、在体区3和超结区4上方淀积掩模版b，对掩模版b进行掺杂层46注入窗口的蚀刻，形成通孔，通过通孔对第一N柱42以及第二N柱43进行离子注入，形成掺杂层46，所述掺杂层46的深度为0.5μm；所述掺杂层46为P型，所述掺杂层46的掺杂浓度为第一N柱42的掺杂浓度的5倍；
步骤5、在体区3和超结区4上方淀积掩模版b，对掩模版b进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区3和超结区4进行离子注入，形成两个N型掺杂区c和N型掺杂漏区41，去除掩模版b；在体区3和超结区4上方淀积掩模版b，对掩模版b进行蚀刻，形成通孔，通过通孔对体区3进行离子注入，形成P型掺杂的第一P型源区321、第二P型源区324以及第三P型源区327；
步骤6、淀积掩模版b，对掩模版b进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对两个N型掺杂区c、体区3以及缓冲层2进行蚀刻，形成两个栅沟槽31、第一N型源区322、第二N型源区323、第三N型源区325以及第四N型源区326，去除掩模版b，所述蚀刻为缓冲层2的深度为缓冲层2总厚度的五分之一至三分之一；
步骤7、在栅沟槽31中进行热氧化形成栅极氧化物311，之后化学气相淀积多晶硅，形成栅极5，并在顶部形成氧化层d；
步骤8、淀积掩模版b，对掩模版b进行源极和漏极淀积窗口的蚀刻，形成通孔，通过通孔淀积金属，分别形成源极6和漏极7。
如图12至图14所示，上述制造方法得到的碳化硅双槽栅LDMOS，包括：
碳化硅衬底1，
缓冲层2，所述缓冲层2下侧面连接至所述碳化硅衬底1上侧面；
体区3，所述体区3上设有栅沟槽31，所述体区3下侧面连接至所述缓冲层2上侧面，所述体区3上设有源区32；所述栅沟槽31内设有氧化物层311，所述氧化物层311底部连接至所述缓冲层2，所述体区3上设有两个栅沟槽31，两个所述栅沟槽31内均设有氧化物层311；
超结区4，所述超结区4下侧面连接至所述缓冲层2上侧面，所述超结区4一侧面连接至所述体区3一侧面以及源区32一侧面，所述超结区4上设有漏区41；所述超结区4上设有掺杂层46；
栅极5，所述栅极5设于所述氧化物层311内；
源极6，所述源极6连接至所述源区32；
以及，漏极7，所述漏极7连接至所述漏区41。
所述源区32包括从左往右依次排列的第一P型源区321、第一N型源区322、第二N型源区323、第二P型源区324、第三N型源区325、第四N型源区326以及第三P型源区327；一个所述栅沟槽31设于所述第一N型源区322与第二N型源区323之间，另一个所述栅沟槽31设于所述第三N型源区325和第四N型源区326之间。
所述缓冲层2上设有凹槽（图中未示），所述凹槽与所述栅沟槽31对应，所述氧化物层311底部设于所述凹槽内，所述凹槽的深度为缓冲层2总厚度的五分之一至三分之一；这就使得栅极5对于沟道的控制能力更强，有利于优化器件的开关能力。
超结区4包括第一N柱42、第二N柱43、第一P柱44以及第二P柱45，所述第一N柱42、第一P柱44、第二N柱43以及第二P柱45依次连接，所述第一N柱42的一端部、第一P柱44的一端部、第二N柱的43一端部以及第二P柱45的一端部均连接至所述体区3一侧面以及源区32一侧面，所述漏区41设于所述第一N柱42的另一端部、第一P柱44的另一端部、第二N柱43的另一端部以及第二P柱45的另一端；所述第一N柱42以及第二N柱43上均设有掺杂层46，所述掺杂层46的深度为0.5μm；所述掺杂层46为P型。
碳化硅衬底1为P型，缓冲层2为N型，体区3为P型。
本发明一种增强耐压能力的碳化硅槽栅LDMOS结构比普通碳化硅槽栅LDMOS击穿电压高很多是由于超结区4的存在；将传统N漂移区改为高掺杂浓度的第一N柱42、第二N柱43、第一P柱44以及第二P柱45，N柱与P柱相互耗尽，产生较高电场，能够承受高击穿电压；有超结区4，能够承受高击穿电压，同时高掺杂浓度的N柱提供低导通电阻的电流通道，有利于保护器件的导通特性；在超结区4下设置N型缓冲层2，通过电荷补偿消除衬底辅助耗尽效应，产生严格平衡的超结N柱与P柱，优化超结区工作效果；在超结区4的N柱表面注入P型掺杂层46，通过降低表面势场原理弱化电场分布的不均匀度，产生较为均匀的超结导电区电场，进一步提高击穿电压；该P型掺杂层4的位置为传统结构漂移区场强分布的最低区域，为保证漂移区N柱在击穿时恰好耗尽，掺杂结深设置为0.5um, 掺杂浓度设置为漂移区浓度的5倍左右。
本发明一种增强耐压能力的碳化硅槽栅LDMOS能不升高导通电阻条件下提高器件的耐压能力，提升器件击穿电压，对于碳化硅槽栅LDMOS的器件性能提升起较好作用。
本发明一种具体实施方式：
P型区域采用注铝离子, N型区域采用注氮离子；
碳化硅衬底1为P型衬底，掺杂浓度为1e16cm-3；
缓冲层2为N型材料，掺杂浓度为1e17cm-3；
体区3为P型材料，掺杂浓度为3e17cm-3；
第一N柱42和第二N柱43为N型材料，掺杂浓度为1e16cm-3；
第一P型源区321、第二P型源区324以及第三P型源区327为P型材料，掺杂浓度为1e20cm-3；
漏区41、第一N型源区322、第二N型源区323、第三N型源区325、第四N型源区326均为N型材料，掺杂浓度为1e20cm-3；
超结P柱：第一P柱44以及第二P柱为P型材料，掺杂浓度为1e16cm-3；
掺杂层46为P型材料，掺杂浓度为1e17cm-3；
如图15所示，经过仿真软件，得到：conv表示传统的器件的电场场强，Prop为本发明的器件的电场场强，传统的常规器件中场强曲线，其中两个顶点D和E，场强分别为2.07MV/cm和2.91 MV/cm；
而本发明器件场强曲线，其中三个顶点A、B、C；场强分别为：1.71MV/cm，1.78 MV/cm以及2.50 MV/cm；
通过对比可以知晓，本发明器件的电场场强降低，弱化电场分布的不均匀度，产生较为均匀的超结导电区电场，进一步提高击穿电压。
虽然以上描述了本发明的具体实施方式，但是熟悉本技术领域的技术人员应当理解，我们所描述的具体的实施例只是说明性的，而不是用于对本发明的范围的限定，熟悉本领域的技术人员在依照本发明的精神所作的等效的修饰以及变化，都应当涵盖在本发明的权利要求所保护的范围内。
Claims (8)
1.一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，包括：
步骤1、在碳化硅衬底上外延生长缓冲层，在缓冲层上生长漂移层；
步骤2、在漂移层上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对进行离子注入，形成体区，去除掩模版；
步骤3、在漂移层和体区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对漂移层进行深槽刻蚀，在沟槽中填充材料，去除掩模版，并进行化学机械研磨工艺，形成超结区；
步骤4、在体区和超结区上方淀积掩模版，对掩模版进行掺杂层注入窗口的蚀刻，形成通孔，通过通孔对超结区进行离子注入，形成掺杂层；
步骤5、在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成源区和漏区，去除掩模版；
步骤6、淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对源区和体区进行蚀刻，形成栅沟槽，去除掩模版；
步骤7、在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极；
步骤8、淀积掩模版，对掩模版进行源极和漏极淀积窗口的蚀刻，形成通孔，通过通孔淀积金属，分别形成源极和漏极。
2.如权利要求1所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述步骤3进一步具体为：
在漂移层和体区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对漂移层进行深槽刻蚀，形成两个沟槽，在两个沟槽中填充P型材料，去除掩模版，并进行化学机械研磨工艺，形成超结区，所述超结区包括第一N柱、第二N柱、第一P柱以及第二P柱。
3.如权利要求2所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述步骤4进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行掺杂层注入窗口的蚀刻，形成通孔，通过通孔对第一N柱以及第二N柱进行离子注入，形成掺杂层。
4.如权利要求3所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述掺杂层的深度为0.5μm；所述掺杂层为P型，所述掺杂层的掺杂浓度为第一N柱的掺杂浓度的5倍。
5.如权利要求1所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述步骤5进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行源漏注入窗口的蚀刻，形成通孔，通过通孔对体区和超结区进行离子注入，形成两个N型掺杂区和N型掺杂漏区，去除掩模版；在体区和超结区上方淀积掩模版，对掩模版进行蚀刻，形成通孔，通过通孔对体区进行离子注入，形成P型掺杂的第一P型源区、第二P型源区以及第三P型源区。
6.如权利要求5所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述步骤6进一步具体为：在体区和超结区上方淀积掩模版，对掩模版进行栅沟槽窗口的蚀刻，形成通孔，通过通孔对两个N型掺杂区、体区以及缓冲层进行蚀刻，形成两个栅沟槽、第一N型源区、第二N型源区、第三N型源区以及第四N型源区，去除掩模版。
7.如权利要求6所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述蚀刻为缓冲层的深度为缓冲层总厚度的五分之一至三分之一。
8.如权利要求1所述的一种增强耐压能力的碳化硅双槽栅LDMOS的制造方法，其特征在于，所述步骤7进一步具体为：在栅沟槽中进行热氧化形成栅极氧化物，之后化学气相淀积多晶硅，形成栅极，并在顶部形成氧化层。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311696087.6A CN117393439B (zh) | 2023-12-12 | 2023-12-12 | 一种增强耐压能力的碳化硅双槽栅ldmos的制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202311696087.6A CN117393439B (zh) | 2023-12-12 | 2023-12-12 | 一种增强耐压能力的碳化硅双槽栅ldmos的制造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN117393439A true CN117393439A (zh) | 2024-01-12 |
| CN117393439B CN117393439B (zh) | 2024-02-13 |
Family
ID=89435913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202311696087.6A Active CN117393439B (zh) | 2023-12-12 | 2023-12-12 | 一种增强耐压能力的碳化硅双槽栅ldmos的制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN117393439B (zh) |
Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060157813A1 (en) * | 2005-01-18 | 2006-07-20 | Kabushiki Kaisha Toshiba | Power semiconductor device and method of manufacturing the same |
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US20150295027A1 (en) * | 2014-04-11 | 2015-10-15 | Vanguard International Semiconductor Corporation | Semiconductor device and method for fabricating the same |
| CN112909091A (zh) * | 2021-01-14 | 2021-06-04 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管及其制造方法 |
| US20210351296A1 (en) * | 2020-05-09 | 2021-11-11 | Joulwatt Technology Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN114512535A (zh) * | 2022-04-18 | 2022-05-17 | 泰科天润半导体科技（北京）有限公司 | 一种双通道SiC横向LDMOS功率器件的制造方法 |
-
2023
- 2023-12-12 CN CN202311696087.6A patent/CN117393439B/zh active Active
Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006279064A (ja) * | 1996-01-22 | 2006-10-12 | Fuji Electric Device Technology Co Ltd | 半導体装置の製造方法 |
| US20060157813A1 (en) * | 2005-01-18 | 2006-07-20 | Kabushiki Kaisha Toshiba | Power semiconductor device and method of manufacturing the same |
| US20150295027A1 (en) * | 2014-04-11 | 2015-10-15 | Vanguard International Semiconductor Corporation | Semiconductor device and method for fabricating the same |
| US20210351296A1 (en) * | 2020-05-09 | 2021-11-11 | Joulwatt Technology Co., Ltd. | Semiconductor device and manufacturing method thereof |
| CN112909091A (zh) * | 2021-01-14 | 2021-06-04 | 杰华特微电子（杭州）有限公司 | 横向双扩散晶体管及其制造方法 |
| CN114512535A (zh) * | 2022-04-18 | 2022-05-17 | 泰科天润半导体科技（北京）有限公司 | 一种双通道SiC横向LDMOS功率器件的制造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN117393439B (zh) | 2024-02-13 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| TWI453919B (zh) | 用於快速開關的帶有可控注入效率的二極體結構 | |
| US6198127B1 (en) | MOS-gated power device having extended trench and doping zone and process for forming same | |
| US8890280B2 (en) | Trench-type semiconductor power devices | |
| US8237195B2 (en) | Power MOSFET having a strained channel in a semiconductor heterostructure on metal substrate | |
| CN111969059A (zh) | 一种屏蔽栅沟槽式金属氧化物半导体场效应管 | |
| CN102184939B (zh) | 一种具有高k介质槽的半导体功率器件 | |
| US7898024B2 (en) | Semiconductor device and method for manufacturing the same | |
| KR100762545B1 (ko) | Ｌｍｏｓｆｅｔ 및 그 제조 방법 | |
| CN104979404A (zh) | 一种具有阶梯场氧的横向双扩散金属氧化物半导体场效应管 | |
| EP3944742A1 (en) | Sic mosfet with asymmetric trench oxide and method of manufacture | |
| CN110993691A (zh) | 双沟道横向超结双扩散金属氧化物宽带隙半导体场效应管及其制作方法 | |
| CN114023810B (zh) | 一种L型基区SiC MOSFET元胞结构、器件及制造方法 | |
| CN112993021B (zh) | 横向双扩散金属氧化物半导体场效应管 | |
| CN115224128B (zh) | 一种金属氧化物半导体场效应晶体管及其制造方法 | |
| CN117393439B (zh) | 一种增强耐压能力的碳化硅双槽栅ldmos的制造方法 | |
| KR20010102278A (ko) | 게이트 항복을 방지한 실리콘 탄화물 횡형 금속 산화물반도체 전계 효과 트랜지스터 | |
| CN115763562A (zh) | 一种高迁移率碳化硅n型ldmos器件 | |
| CN114664934A (zh) | 一种含有场板的dmos晶体管及其制作方法 | |
| CN114141877A (zh) | 一种碳化硅ldmos及其制造方法 | |
| CN117877982A (zh) | 一种降低导通电阻的碳化硅ldmos的制造方法 | |
| CN117673163B (zh) | 高短路耐量的超结mosfet及其制备方法、芯片 | |
| CN219371032U (zh) | 沟槽栅超结器件和具有其的电子装置 | |
| US20090020832A1 (en) | Semiconductor Devices and the Manufacture Thereof | |
| US20230352520A1 (en) | Wide band gap semiconductor device | |
| CN117673160A (zh) | 碳化硅高k超结功率mosfet及其制备方法、芯片 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |