CN116666223B - 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 - Google Patents
一种改善sgt阈值电压稳定性的工艺方法及sgt器件 Download PDFInfo
- Publication number
- CN116666223B CN116666223B CN202310934314.8A CN202310934314A CN116666223B CN 116666223 B CN116666223 B CN 116666223B CN 202310934314 A CN202310934314 A CN 202310934314A CN 116666223 B CN116666223 B CN 116666223B
- Authority
- CN
- China
- Prior art keywords
- gear
- sgt
- threshold voltage
- oxide layer
- value
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 238000000034 method Methods 0.000 title claims abstract description 62
- 230000008569 process Effects 0.000 claims abstract description 38
- 238000005530 etching Methods 0.000 claims abstract description 27
- 238000005468 ion implantation Methods 0.000 claims abstract description 11
- 239000000758 substrate Substances 0.000 claims description 26
- 238000005516 engineering process Methods 0.000 claims description 11
- 230000003647 oxidation Effects 0.000 claims description 10
- 238000007254 oxidation reaction Methods 0.000 claims description 10
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 238000000151 deposition Methods 0.000 claims description 8
- 238000004519 manufacturing process Methods 0.000 claims description 8
- 238000011049 filling Methods 0.000 claims description 6
- 239000002131 composite material Substances 0.000 claims description 5
- 238000001039 wet etching Methods 0.000 claims description 5
- 238000000227 grinding Methods 0.000 claims description 3
- 238000010438 heat treatment Methods 0.000 claims description 3
- 238000002955 isolation Methods 0.000 claims description 3
- 238000013507 mapping Methods 0.000 abstract description 25
- 238000012360 testing method Methods 0.000 description 11
- 150000004767 nitrides Chemical class 0.000 description 6
- 238000000206 photolithography Methods 0.000 description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 4
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 2
- 230000015556 catabolic process Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 229910052710 silicon Inorganic materials 0.000 description 2
- 239000010703 silicon Substances 0.000 description 2
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 230000000295 complement effect Effects 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 230000007547 defect Effects 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 239000012535 impurity Substances 0.000 description 1
- 150000002500 ions Chemical class 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 238000002360 preparation method Methods 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical group N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66666—Vertical transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
- H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
- H01L21/0332—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their composition, e.g. multilayer masks, materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/10—Measuring as part of the manufacturing process
- H01L22/12—Measuring as part of the manufacturing process for structural parameters, e.g. thickness, line width, refractive index, temperature, warp, bond strength, defects, optical inspection, electrical measurement of structural dimensions, metallurgic measurement of diffusions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
- H01L22/26—Acting in response to an ongoing measurement without interruption of processing, e.g. endpoint detection, in-situ thickness measurement
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7827—Vertical transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Dot-Matrix Printers And Others (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明提供一种改善SGT阈值电压稳定性的工艺方法及SGT器件，该方法通过刻蚀出沟槽后，对沟槽的宽度进行测量，将测量得到的沟槽宽度值与对应的目标值作差，将第一差值输入映射模型中，输出第一目标档位，后在沟槽中形成栅极，然后控制源极离子注入，并根据第一目标档位，调用光刻程序，以对通孔的刻蚀进行控制，后对通孔宽度进行测量，将测量结果与对应的目标值作差，得到第二差值，并根据第二差值确定第二目标档位，最后判断第一目标档位与第二目标档位是否为同一档位，若是，则控制工艺流程结束，若否，则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同，保证沟槽尺寸和通孔尺寸波动情况，从而改善阈值电压的稳定性。
Description
技术领域
本发明涉及半导体器件制造的技术领域，特别涉及一种改善SGT阈值电压稳定性的工艺方法及SGT器件。
背景技术
MOSFET大致可以分为以下几类：平面型MOSFET；Trench （沟槽型）MOSFET，主要用于低压领域；SGT（Shielded Gate Transistor，屏蔽栅沟槽）MOSFET，主要用于中压和低压领域；SJ-（超结）MOSFET，主要在高压领域应用。
其中，SGT MOSFET结构具有电荷耦合效应，在传统沟槽型MOSFET器件PN结垂直耗尽的基础上引入了水平耗尽，在采用同样掺杂浓度的外延材料规格情况下，器件可以获得更高的击穿电压。较深的沟槽深度，可以利用更多的硅体积来吸收EAS（Energy AvalancheStress，雪崩能量测试）能量，所以SGT在雪崩时可以做得更好，更能承受雪崩击穿和浪涌电流。在开关电源，电机控制，动力电池***等应用领域中，SGT MOSFET配合先进封装，非常有助于提高***的效能和功率密度。
MOS器件的阈值电压，是指器件的漏源刚好导通时的栅电压，阈值电压的大小需求主要是由应用的驱动电压来决定。阈值电压的稳定性非常重要，特别是在多MOS并联的应用中（如电机控制、BMS等），如果阈值电压差别较大，最高开启的器件会由于大电流而导致热失效。
在SGT工艺制造过程中，制造工艺会存在不稳定的现象，通常会发生一定范围内的波动，比如沟槽尺寸、沟槽深度、注入剂量和能量的稳定性，热过程的稳定性及介电层和通孔尺寸等等。而影响SGT阈值电压的主要因素有栅氧化层厚度和质量、杂质离子注入浓度、沟槽尺寸、通孔尺寸、热处理的均匀性以及一致性等。随着线宽等逐渐减小，沟槽尺寸、通孔尺寸等与阈值电压的相关性越来于强，因此，对于沟槽尺寸和通孔尺寸的控制和搭配显得尤为重要。
发明内容
基于此，本发明的目的是提供一种改善SGT阈值电压稳定性的工艺方法及SGT器件，旨在解决现有技术中，由沟槽尺寸和通孔尺寸波动和不匹配引起的阈值电压的大幅波动的问题。
根据本发明实施例当中的一种改善SGT阈值电压稳定性的工艺方法，所述工艺方法包括：
提供一外延衬底，并在所述外延衬底上沉积具有复合结构的掩膜层；
在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽；
获取第一目标值，并对沟槽的宽度进行测量，得到沟槽宽度值，将沟槽宽度值与第一目标值作差，得到第一差值；
将所述第一差值输入映射模型中，输出对应的第一目标档位；
在沟槽中形成栅极，然后控制源极离子注入，并根据所述第一目标档位，调用对应的光刻程序，以对通孔的刻蚀进行控制；
获取第二目标值，并对通孔的宽度进行测量，得到通孔宽度值，将通孔宽度值与第二目标值作差，得到第二差值；
将所述第二差值输入所述映射模型中，输出对应的第二目标档位；
判断所述第一目标档位与所述第二目标档位是否为同一档位；
若是，则控制工艺流程结束；
若否，则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同。
进一步的，所述将所述第一差值输入映射模型中，输出对应的第一目标档位的步骤之前包括：
建立预设范围值与各第一目标档位的映射关系，以得到映射模型，所述映射模型用于输入一具体值，输出其所在预设范围值对应的第一目标档位。
进一步的，第一目标档位包括三个子档位，第一子档位对应的预设范围值为[-0.1μm，-0.05μm]，第二子档位对应的预设范围值为（-0.05μm，0.05μm），第三子档位对应的预设范围值为[0.05μm，0.1μm]。
进一步的，第一目标档位包括三个子档位，第一子档位对应的预设范围值为[-0.15μm，-0.05μm]，第二子档位对应的预设范围值为（-0.05μm，0.05μm），第三子档位对应的预设范围值为[0.05μm，0.15μm]。
进一步的，第一目标档位包括四个子档位，第一子档位对应的预设范围值为[-0.1μm，-0.05μm），第二子档位对应的预设范围值为[-0.05μm，0μm），第三子档位对应的预设范围值为[0μm，0.05μm），第四子档位对应的预设范围值为[0.05μm，0.1μm]。
进一步的，所述在沟槽中形成栅极的步骤包括：
通过热氧化的方式，在沟槽内壁生长第一氧化层，所述第一氧化层作为屏蔽栅侧壁的介质层；
在所述沟槽内填充屏蔽栅多晶硅，并采用CMP技术磨平后回刻，以在所述沟槽内形成屏蔽栅；
采用湿法刻蚀技术将侧壁的介质层刻蚀预设深度，填充栅极与屏蔽栅之间的隔离氧化层，然后通过热氧化生长第二氧化层，以形成栅氧化层；
在所述第二氧化层上沉积多晶硅，以使多晶硅填满沟槽，并采用CMP技术磨平，以完成栅极的制作。
进一步的，所述通过热氧化的方式，在沟槽内壁生长第一氧化层，所述第一氧化层作为屏蔽栅侧壁的介质层的步骤中，第一氧化层的生长温度为800℃~1100℃，生长厚度为4000Å~6000Å。
进一步的，所述采用湿法刻蚀技术将侧壁的介质层刻蚀预设深度的步骤中，所述预设深度为1.5μm~2.5μm。
进一步的，所述通过热氧化生长第二氧化层，以形成栅氧化层的步骤中，所述第二氧化层的厚度为400Å~600Å。
根据本发明实施例当中的一种SGT器件，通过上述的改善SGT阈值电压稳定性的工艺方法制备得到。
与现有技术相比：本发明提供的一种改善SGT阈值电压稳定性的工艺方法及SGT器件，该方法通过提供一外延衬底，并在外延衬底上沉积掩膜层，随后在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽，获取第一目标值，并对沟槽的宽度进行测量，得到沟槽宽度值，将沟槽宽度值与第一目标值作差，得到第一差值，再将第一差值输入映射模型中，输出对应的第一目标档位，后在沟槽中形成栅极，然后控制源极离子注入，并根据第一目标档位，调用对应的光刻程序，以对通孔的刻蚀进行控制，获取第二目标值，并对通孔的宽度进行测量，得到通孔宽度值，将通孔宽度值与第二目标值作差，得到第二差值，将第二差值输入所述映射模型中，输出对应的第二目标档位，最后判断第一目标档位与第二目标档位是否为同一档位，若是，则控制工艺流程结束，若否，则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同，具体的，通过控制沟槽尺寸和通孔尺寸波动和不匹配，从而有效改善阈值电压的稳定性。
附图说明
图1为本发明实施例提供的一种改善SGT阈值电压稳定性的工艺方法的实现流程图；
图2为SGT器件中沟槽和通孔的结构示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的若干实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容更加透彻全面。
需要说明的是，当元件被称为“固设于”另一个元件，它可以直接在另一个元件上或者也可以存在居中的元件。当一个元件被认为是“连接”另一个元件，它可以是直接连接到另一个元件或者可能同时存在居中元件。本文所使用的术语“垂直的”、“水平的”、“左”、“右”以及类似的表述只是为了说明的目的。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。本文所使用的术语“及／或”包括一个或多个相关的所列项目的任意的和所有的组合。
在SGT MOS生产工艺中，为了降低接触电阻，通过降低基区的电阻，从而可以提升芯片抗电流冲击能力，在通孔这一工艺中，需要进行重掺杂离子注入及热处理，由于芯片上重复单元的尺寸越来越小，离子将扩散到沟道附近，影响阈值电压。其中，沟槽尺寸大小会影响有源区的大小，进而影响通孔到沟道的距离，从而影响阈值电压的稳定性。本发明实施例当中提出的改善SGT阈值电压稳定性的工艺方法使得通孔到沟道距离的稳定性大大改善，从而阈值电压的稳定性得到提升。
参考图1，图1为本发明实施例提供的一种改善SGT阈值电压稳定性的工艺方法的实现流程图，该工艺方法具体包括以下步骤：
S01：提供一外延衬底，并在所述外延衬底上沉积具有复合结构的掩膜层；
具体的，首先提供一外延衬底，可以为硅衬底，外延衬底不限定N衬底或P衬底，并在外延衬底上沉积具有复合结构的掩膜层，其中，掩膜层依次由第一氧化层、氮化层以及第二氧化层组成，也即ONO(氧化层/氮化层/氧化层)结构，氮化层为氮化硅，在此氧化层/氮化层/氧化层三层结构，其中氧化层与基晶的结合较氮化层好，而氮化层居中，则可阻挡缺陷的延展，故此三层结构可互补所缺。
S02：在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽；
当掩膜层制备完成后，在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽，需要说明的是，沟槽越深，蚀刻时所需的光阻就越厚，但是，光阻太厚曝光后容易倒掉，因此，需要掩膜层来替代光阻的作用，以此减薄光阻，除了刻蚀沟槽外，还可以作为CMP以及HDP的阻挡层，以保护衬底表面不会被损伤。
S03：获取第一目标值，并对沟槽的宽度进行测量，得到沟槽宽度值，将沟槽宽度值与第一目标值作差，得到第一差值；
具体的，第一目标值为沟槽在设计时的理论宽度值，当形成沟槽后，可以通过图像识别的方式，先对沟槽进行拍摄，然后对拍摄得到的沟槽图片进行识别，以获取沟槽宽度值，或者使用金相显微镜，通过人工的方式对沟槽宽度进行测量，以获取沟槽宽度值，再将沟槽宽度值与理论宽度值作差，得到第一差值。
S04：将所述第一差值输入映射模型中，输出对应的第一目标档位；
具体的，在将第一差值输入映射模型之前，先要建立映射模型，其中，建立预设范围值与各第一目标档位的映射关系，以得到映射模型，映射模型用于输入一具体值，输出其所在预设范围值对应的第一目标档位。
需要说明的是，为了确保通孔与沟槽（导电沟道）的距离保持不变，通过根据不同的沟槽宽度，调节通孔曝光时的工艺程序，相应的改变通孔的宽度，这样就能补偿沟槽宽度带来的影响。
在本实施例当中，第一目标档位包括三个子档位，第一子档位对应的预设范围值为[-0.1μm，-0.05μm]，第二子档位对应的预设范围值为（-0.05μm，0.05μm），第三子档位对应的预设范围值为[0.05μm，0.1μm]，为了方便理解，将第一子档位记作A1档，将第二子档位记作B1档，将第三子档位记作C1档，可以理解的，例如，当第一差值为-0.06μm时，则属于A1档；当第一差值为0μm时，则属于B1档；当第一差值为0.06μm时，则属于C1档。通过上述规则，建立预设范围值与各子档位的映射关系。
在本发明其它一些实施例当中，第一目标档位包括三个子档位，第一子档位对应的预设范围值为[-0.15μm，-0.05μm]，第二子档位对应的预设范围值为（-0.05μm，0.05μm），第三子档位对应的预设范围值为[0.05μm，0.15μm]，为了方便理解，将第一子档位记作A2档，将第二子档位记作B2档，将第三子档位记作C2档，可以理解的，例如，当第一差值为-0.12μm时，则属于A2档；当第二差值为0μm时，则属于B2档；当第三差值为0.12μm时，则属于C2档。通过上述规则，建立预设范围值与各子档位的映射关系。
在本发明其它一些实施例当中，第一目标档位包括四个子档位，第一子档位对应的预设范围值为[-0.1μm，-0.05μm），第二子档位对应的预设范围值为[-0.05μm，0μm），第三子档位对应的预设范围值为[0μm，0.05μm），第四子档位对应的预设范围值为[0.05μm，0.1μm]，为了方便理解，将第一子档位记作A3档，将第二子档位记作B3档，将第三子档位记作C3档，将第四子档位记作D3档，可以理解的，例如，当第一差值为-0.06μm时，则属于A3档；当第二差值为-0.01μm时，则属于B3档；当第三差值为0.01μm时，则属于C3档；当第四差值为0.06μm时，则属于D3档。通过上述规则，建立预设范围值与各子档位的映射关系。
S05：在沟槽中形成栅极，然后控制源极离子注入，并根据所述第一目标档位，调用对应的光刻程序，以对通孔的刻蚀进行控制；
具体的，在沟槽中形成栅极的步骤包括：
通过热氧化的方式，在沟槽内壁生长第一氧化层，第一氧化层作为屏蔽栅侧壁的介质层，其中，第一氧化层的生长温度为800℃~1100℃，生长厚度为4000Å~6000Å；
在沟槽内填充屏蔽栅多晶硅，并采用CMP技术磨平后回刻，以在沟槽内形成屏蔽栅；
采用湿法刻蚀技术将侧壁的介质层刻蚀预设深度，填充栅极与屏蔽栅之间的隔离氧化层，然后通过热氧化生长第二氧化层，以形成栅氧化层，其中，预设深度为1.5μm~2.5μm，第二氧化层的厚度为400Å~600Å；
在第二氧化层上沉积多晶硅，以使多晶硅填满沟槽，并采用CMP技术磨平，以完成栅极的制作。
S06：获取第二目标值，并对通孔的宽度进行测量，得到通孔宽度值，将通孔宽度值与第二目标值作差，得到第二差值；
具体的，第二目标值为通孔在设计时的理论宽度值，当形成通孔后，可以通过图像识别的方式，先对通孔进行拍摄，然后对拍摄得到的通孔图片进行识别，以获取通孔宽度值，或者使用金相显微镜，通过人工的方式对通孔宽度进行测量，以获取通孔宽度值，再将通孔宽度值与理论宽度值作差，得到第二差值。
S07：将所述第二差值输入所述映射模型中，输出对应的第二目标档位；
S08：判断所述第一目标档位与所述第二目标档位是否为同一档位，若是，则执行步骤S09，若否，则执行步骤S10；
可以理解的，若存在三个子档位时，例如为A1档、B1档以及C1档，当第一差值落入A1档时，则此时需要判断第二差值是否也落入A1档，同理，当第一差值落入B1档时，则此时需要判断第二差值是否也落入B1档，当第一差值落入C1档时，则此时需要判断第二差值是否也落入C1档。若存在四个子档位时，例如为A3档、B3档、C3档以及D3档，当第一差值落入A3档时，则此时需要判断第二差值是否也落入A3档，同理，当第一差值落入B3档时，则此时需要判断第二差值是否也落入B3档，当第一差值落入C3档时，则此时需要判断第二差值是否也落入C3档，当第一差值落入D3档时，则此时需要判断第二差值是否也落入D3档。
S09：则控制工艺流程结束；
S10：则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同。
参考图2，为SGT器件中沟槽和通孔的结构示意图，需要说明的是，根据不同的沟槽1的宽度，调节通孔2曝光时的工艺程序，相应的改变通孔2的宽度，以确保通孔2与沟槽1（导电沟道）的距离保持不变，这样就能补偿沟槽宽度带来的影响，即始终保持d1等于d2，d1表示为在某一光刻程序下刻蚀得到的沟槽1与通孔2的间距，d2表示为在另一光刻程序下刻蚀得到的沟槽1与通孔2的间距，其中，虚线表示为沟槽1的宽度缩小，同时，通孔2的宽度增大的情况。
下面以具体实施例对本发明进行进一步说明：
实施例1
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，包括以下步骤：
（1）提供一外延衬底，并在外延衬底上沉积具有复合结构的掩膜层；
（2）在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽；
（3）获取第一目标值，并对沟槽的宽度进行测量，得到沟槽宽度值，将沟槽宽度值与第一目标值作差，得到第一差值，其中，第一差值为0μm；
（4）将第一差值输入映射模型中，输出对应的第一目标档位，其中，第一目标档位包括三个子档位，第一子档位（A1）对应的预设范围值为[-0.1μm，-0.05μm]，第二子档位（B1）对应的预设范围值为（-0.05μm，0.05μm），第三子档位（C1）对应的预设范围值为[0.05μm，0.1μm]，第一差值0μm属于第二子档位（B1）；
（5）在沟槽中形成栅极，然后控制源极离子注入，并根据目标档位，调用对应的光刻程序，以对通孔的刻蚀进行控制；
（6）获取第二目标值，并对通孔的宽度进行测量，得到通孔宽度值，将通孔宽度值与第二目标值作差，得到第二差值，其中，第二差值为0μm；
（7）将所述第二差值输入映射模型中，输出对应的第二目标档位，具体的，第二目标档位同样包括三个子档位，第一子档位（A1）对应的预设范围值为[-0.1μm，-0.05μm]，第二子档位（B1）对应的预设范围值为（-0.05μm，0.05μm），第三子档位（C1）对应的预设范围值为[0.05μm，0.1μm]；
（8）判断第一目标档位与第二目标档位是否为同一档位，若是，则执行步骤（9），若否，则执行步骤（10）；
具体的，第二差值0μm也属于第二子档位（B1）。
（9）则控制工艺流程结束；
其中，对制备得到的SGT器件进行阈值电压，测试得到的阈值电压为3.1mV。
（10）则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同。
实施例2
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一差值为0.06μm，第二差值为0.05μm，均属于第三子档位（C1），此时测试得到的阈值电压为3.13mV。
实施例3
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一差值为0.02μm，第二差值为0.02μm，均属于第二子档位（B1），此时测试得到的阈值电压为3.12mV。
实施例4
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一差值为-0.02μm，第二差值为-0.02μm，均属于第二子档位（B1），此时测试得到的阈值电压为3.08mV。
实施例5
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一差值为-0.06μm，第二差值为-0.05μm，均属于第一子档位（A1），此时测试得到的阈值电压为3.12mV。
实施例6
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一差值为0.06μm，属于第三子档位（C1档），第二差值为0μm，属于第二子档位（B1），此时测试得到的阈值电压为3.22mV。
实施例7
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一目标档位和第二目标档位均包括三个子档位，具体的，第一子档位（A2档）对应的预设范围值为[-0.15μm，-0.05μm]，第二子档位（B2档）对应的预设范围值为（-0.05μm，0.05μm），第三子档位（C2档）对应的预设范围值为[0.05μm，0.15μm]，另外，第一差值为-0.05μm，第二差值为-0.12μm，均属于第一子档位（A2档），此时测试得到的阈值电压为2.96mV。
实施例8
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一目标档位和第二目标档位均包括三个子档位，具体的，第一子档位（A2档）对应的预设范围值为[-0.15μm，-0.05μm]，第二子档位（B2档）对应的预设范围值为（-0.05μm，0.05μm），第三子档位（C2档）对应的预设范围值为[0.05μm，0.15μm]，另外，第一差值为0.05μm，第二差值为0.15μm，均属于第三子档位（C2档），此时测试得到的阈值电压为3.25mV。
实施例9
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一目标档位和第二目标档位均包括四个子档位，第一子档位（A3档）对应的预设范围值为[-0.1μm，-0.05μm），第二子档位（B3档）对应的预设范围值为[-0.05μm，0μm），第三子档位（C3档）对应的预设范围值为[0μm，0.05μm），第四子档位（D3档）对应的预设范围值为[0.05μm，0.1μm]，另外，第一差值为-0.02μm，第二差值为-0.03μm，均属于第二子档位（B3档），此时测试得到的阈值电压为3.07mV。
实施例10
本实施例提供一种改善SGT阈值电压稳定性的工艺方法，与实施例1的区别在于，第一目标档位和第二目标档位均包括四个子档位，第一子档位（A3档）对应的预设范围值为[-0.1μm，-0.05μm），第二子档位（B3档）对应的预设范围值为[-0.05μm，0μm），第三子档位（C3档）对应的预设范围值为[0μm，0.05μm），第四子档位（D3档）对应的预设范围值为[0.05μm，0.1μm]，另外，第一差值为0μm，第二差值为0.02μm，均属于第三子档位（C3档），此时测试得到的阈值电压为3.12mV。
通过将实施例1至实施例10制备得到的SGT器件进行阈值电压变化比较（以实施例1中的阈值电压为目标值），具体结果如下：
由表中可以看出，采用本发明实施例中的方法制备得到的SGT器件的阈值电压变化较为稳定，波动控制在5%以内，且大部分阈值电压的波动保持在1%以内，当第一目标档位和第二目标档位均包括三个子档位，第一子档位对应的预设范围值为[-0.1μm，-0.05μm]，第二子档位对应的预设范围值为（-0.05μm，0.05μm），第三子档位对应的预设范围值为[0.05μm，0.1μm]时，若子档位不匹配，则阈值电压的变化会增大，如实施例6所示；当第一目标档位和第二目标档位均包括三个子档位，第一子档位对应的预设范围值为[-0.15μm，-0.05μm]，第二子档位对应的预设范围值为（-0.05μm，0.05μm），第三子档位对应的预设范围值为[0.05μm，0.15μm]时，由于子档位内的范围较大，也会存在阈值电压的变化较大的风险，如实施例7和实施例8所示；当第一目标档位和第二目标档位均包括四个子档位，第一子档位对应的预设范围值为[-0.1μm，-0.05μm），第二子档位对应的预设范围值为[-0.05μm，0μm），第三子档位对应的预设范围值为[0μm，0.05μm），第四子档位对应的预设范围值为[0.05μm，0.1μm]时，在不影响生产效率的情况下，可以较为合理的控制阈值电压的变化，如实施例9和实施例10所示。
本发明实施例还提供一种SGT器件，通过上述的改善SGT阈值电压稳定性的工艺方法制备得到。
综上，本发明实施例当中的一种改善SGT阈值电压稳定性的工艺方法及SGT器件，该方法通过提供一外延衬底，并在外延衬底上沉积掩膜层，随后在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽，获取第一目标值，并对沟槽的宽度进行测量，得到沟槽宽度值，将沟槽宽度值与第一目标值作差，得到第一差值，再将第一差值输入映射模型中，输出对应的第一目标档位，后在沟槽中形成栅极，然后控制源极离子注入，并根据第一目标档位，调用对应的光刻程序，以对通孔的刻蚀进行控制，获取第二目标值，并对通孔的宽度进行测量，得到通孔宽度值，将通孔宽度值与第二目标值作差，得到第二差值，将第二差值输入所述映射模型中，输出对应的第二目标档位，最后判断第一目标档位与第二目标档位是否为同一档位，若是，则控制工艺流程结束，若否，则重新调试光刻程序，以使最终刻蚀的第一差值和第二差值所属档位相同，具体的，通过控制沟槽尺寸和通孔尺寸波动和不匹配，从而有效改善阈值电压的稳定性。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对本发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。
Claims (6)
1.一种改善SGT阈值电压稳定性的工艺方法，其特征在于，所述工艺方法包括：
提供一外延衬底，并在所述外延衬底上沉积具有复合结构的掩膜层；
在沉积有掩膜层的外延衬底上进行蚀刻，以形成沟槽；
在沟槽中形成栅极，然后控制源极离子注入；
对沟槽的宽度进行测量，并根据测量得到的沟槽的宽度，调节通孔曝光时的工艺程序，并根据通孔曝光时的工艺程序，对通孔的刻蚀进行控制，相应的改变通孔的宽度，以确保通孔与沟槽的距离保持不变；
在通孔这一工艺中，进行重掺杂离子注入及热处理，以降低基区的接触电阻。
2.根据权利要求1所述的改善SGT阈值电压稳定性的工艺方法，其特征在于，所述在沟槽中形成栅极的步骤包括：
通过热氧化的方式，在沟槽内壁生长第一氧化层，所述第一氧化层作为屏蔽栅侧壁的介质层；
在所述沟槽内填充屏蔽栅多晶硅，并采用CMP技术磨平后回刻，以在所述沟槽内形成屏蔽栅；
采用湿法刻蚀技术将侧壁的介质层刻蚀预设深度，填充栅极与屏蔽栅之间的隔离氧化层，然后通过热氧化生长第二氧化层，以形成栅氧化层；
在所述第二氧化层上沉积多晶硅，以使多晶硅填满沟槽，并采用CMP技术磨平，以完成栅极的制作。
3.根据权利要求2所述的改善SGT阈值电压稳定性的工艺方法，其特征在于，所述通过热氧化的方式，在沟槽内壁生长第一氧化层，所述第一氧化层作为屏蔽栅侧壁的介质层的步骤中，第一氧化层的生长温度为800℃~1100℃，生长厚度为4000Å~6000Å。
4.根据权利要求2所述的改善SGT阈值电压稳定性的工艺方法，其特征在于，所述采用湿法刻蚀技术将侧壁的介质层刻蚀预设深度的步骤中，所述预设深度为1.5μm~2.5μm。
5.根据权利要求2所述的改善SGT阈值电压稳定性的工艺方法，其特征在于，所述通过热氧化生长第二氧化层，以形成栅氧化层的步骤中，所述第二氧化层的厚度为400Å~600Å。
6.一种SGT器件，其特征在于，通过权利要求1至5中任一项所述的改善SGT阈值电压稳定性的工艺方法制备得到。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310934314.8A CN116666223B (zh) | 2023-07-28 | 2023-07-28 | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310934314.8A CN116666223B (zh) | 2023-07-28 | 2023-07-28 | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN116666223A CN116666223A (zh) | 2023-08-29 |
| CN116666223B true CN116666223B (zh) | 2023-11-03 |
Family
ID=87724509
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310934314.8A Active CN116666223B (zh) | 2023-07-28 | 2023-07-28 | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116666223B (zh) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140239A (ja) * | 2004-11-11 | 2006-06-01 | Fuji Electric Device Technology Co Ltd | 半導体装置及びその製造方法 |
| CN103474335A (zh) * | 2012-06-07 | 2013-12-25 | 上海华虹Nec电子有限公司 | 小线宽沟槽式功率mos晶体管的制备方法 |
| CN105826205A (zh) * | 2016-05-31 | 2016-08-03 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率器件的制造方法及结构 |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8728891B2 (en) * | 2010-09-21 | 2014-05-20 | Infineon Technologies Austria Ag | Method for producing contact openings in a semiconductor body and self-aligned contact structures on a semiconductor body |
| JP6776205B2 (ja) * | 2017-09-20 | 2020-10-28 | 株式会社東芝 | 半導体装置の製造方法 |
| JP7475265B2 (ja) * | 2020-12-14 | 2024-04-26 | 三菱電機株式会社 | 半導体装置及び半導体装置の製造方法 |
-
2023
- 2023-07-28 CN CN202310934314.8A patent/CN116666223B/zh active Active
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006140239A (ja) * | 2004-11-11 | 2006-06-01 | Fuji Electric Device Technology Co Ltd | 半導体装置及びその製造方法 |
| CN103474335A (zh) * | 2012-06-07 | 2013-12-25 | 上海华虹Nec电子有限公司 | 小线宽沟槽式功率mos晶体管的制备方法 |
| CN105826205A (zh) * | 2016-05-31 | 2016-08-03 | 上海华虹宏力半导体制造有限公司 | 沟槽栅功率器件的制造方法及结构 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN116666223A (zh) | 2023-08-29 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US7824993B2 (en) | Field-effect transistor with local source/drain insulation and associated method of production | |
| US8294210B2 (en) | High voltage channel diode | |
| US10032663B1 (en) | Anneal after trench sidewall implant to reduce defects | |
| CN101958283A (zh) | 获得交替排列的p型和n型半导体薄层结构的方法及结构 | |
| JP2004520718A (ja) | トレンチ−ゲート構造半導体装置及びその製造方法 | |
| CN114784110A (zh) | 一种屏蔽栅沟槽mosfet及其制作方法 | |
| JP5751531B2 (ja) | 半導体基板の評価方法、評価用半導体基板、半導体装置 | |
| CN110581071B (zh) | 一种降低沟槽型dmos生产成本的方法 | |
| CN113823567A (zh) | 一种优化电场特性的***栅沟槽mos及其制造方法 | |
| CN116666223B (zh) | 一种改善sgt阈值电压稳定性的工艺方法及sgt器件 | |
| DE102018216139B4 (de) | Ldmos-finfet-strukturen mit mehreren gatestrukturen und verfahren zu ihrer herstellung | |
| CN115662902A (zh) | 沟槽型场效应晶体管的制作方法 | |
| US20060223292A1 (en) | Method of manufacturing semiconductor device | |
| CN110517985B (zh) | 一种提高高压器件抗辐照性能的方法 | |
| CN112309853A (zh) | 屏蔽栅极沟槽结构的制备方法 | |
| CN106024697A (zh) | 沟槽功率器件及制作方法 | |
| CN111128700A (zh) | 半导体器件的制备方法及半导体器件 | |
| CN116682734B (zh) | 一种Trench MOS器件及其制备方法 | |
| CN110729196A (zh) | 一种降低沟槽型金属氧化物半导体导通电阻的方法 | |
| CN110942992B (zh) | 垂直双扩散半导体元器件及其制造方法 | |
| CN104103524B (zh) | 一种超级结器件制作方法 | |
| US6627513B1 (en) | Method of measuring resistance in deep trench | |
| CN116666222A (zh) | 一种Trench MOS器件及其制备方法 | |
| WO2024109192A1 (zh) | 一种屏蔽栅功率mosfet及其制作方法 | |
| CN112838118B (zh) | 超低导通电阻ldmos的制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |