CN112653319A - 一种隔离驱动电路的接收电路 - Google Patents
一种隔离驱动电路的接收电路 Download PDFInfo
- Publication number
- CN112653319A CN112653319A CN202011453979.XA CN202011453979A CN112653319A CN 112653319 A CN112653319 A CN 112653319A CN 202011453979 A CN202011453979 A CN 202011453979A CN 112653319 A CN112653319 A CN 112653319A
- Authority
- CN
- China
- Prior art keywords
- transistor
- terminal
- twenty
- circuit
- control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 238000002955 isolation Methods 0.000 title claims abstract description 18
- 230000003321 amplification Effects 0.000 claims abstract description 15
- 238000003199 nucleic acid amplification method Methods 0.000 claims abstract description 15
- 230000000087 stabilizing effect Effects 0.000 claims abstract description 5
- 238000001914 filtration Methods 0.000 claims abstract description 4
- 239000003990 capacitor Substances 0.000 claims description 29
- 102100037224 Noncompact myelin-associated protein Human genes 0.000 claims description 13
- 101710184695 Noncompact myelin-associated protein Proteins 0.000 claims description 13
- 230000002401 inhibitory effect Effects 0.000 abstract description 2
- 239000000758 substrate Substances 0.000 description 14
- 238000010586 diagram Methods 0.000 description 9
- 230000001052 transient effect Effects 0.000 description 7
- 230000009471 action Effects 0.000 description 3
- 230000005540 biological transmission Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000004065 semiconductor Substances 0.000 description 2
- 101710125768 Importin-4 Proteins 0.000 description 1
- 101710125769 Importin-5 Proteins 0.000 description 1
- 102100037961 Importin-9 Human genes 0.000 description 1
- 101710125765 Importin-9 Proteins 0.000 description 1
- 101100102849 Saccharomyces cerevisiae (strain ATCC 204508 / S288c) VTH1 gene Proteins 0.000 description 1
- 102100030404 Signal peptide peptidase-like 2B Human genes 0.000 description 1
- 102100026820 Signal peptide peptidase-like 2C Human genes 0.000 description 1
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 238000004891 communication Methods 0.000 description 1
- 230000001276 controlling effect Effects 0.000 description 1
- 230000002596 correlated effect Effects 0.000 description 1
- 230000000875 corresponding effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 238000001514 detection method Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000750 progressive effect Effects 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 230000008054 signal transmission Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000006641 stabilisation Effects 0.000 description 1
- 238000011105 stabilization Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M1/00—Details of apparatus for conversion
- H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/45—Differential amplifiers
- H03F3/45071—Differential amplifiers with semiconductor devices only
- H03F3/45479—Differential amplifiers with semiconductor devices only characterised by the way of common mode signal rejection
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Amplifiers (AREA)
Abstract
本申请提供一种隔离驱动电路的接收电路，包括：差分对输入模块，用于接收共模输入电压信号，并抑制共模输入电压信号的噪声；电流产生和镜像电路，用于接收第一使能信号，并在第一使能信号开启时，产生四路电流偏置；共模反馈电路的输入端和输出端连接电流产生和镜像电路的两路电流偏置，用于提高环路共模增益，稳定差分对输入模块输出的共模信号；预放大电路的两个输入端连接两路电流偏置，用于对差分对输入模块输出的共模信号进行放大，提高电路的带宽；比较电路的两个输入端分别连接预放大电路的两个输出端，用于接收预放大电路输出的差模信号，并比较后输出比较结果；低通滤波电路，用于接收比较结果，并进行低通滤波后输出，作为接收信号。
Description
技术领域
本发明涉及新能源汽车SiC高压隔离驱动集成电路设计领域，特别是涉及一种隔离驱动电路的接收电路。
背景技术
SiC是新能源汽车第三代半导体的核心功率器件，为了合理的控制SiC器件的开通和关断，检测和保护SiC器件，驱动及保护电路是必不可少的。
随着第三代半导体SiC在高压高速器件特性方面的发展，在处理高压和大功率方面，SiC的高压低导通阻抗特性，与传统的硅基功率器件相比，优势越来越显著，但是每一个高压SiC器件都需要一个相应的驱动电路来实现从MCU到高压开关SiC的控制，而MCU端的电压只有1.8V-5V，甚至更低；而SiC端的电压域高达1700V-3300V，甚至更高，因此需要高压隔离驱动的收发电路来实现信号的传递。
适用于SiC高压应用环境的隔离驱动收发电路里，传统的收发方式，在接收端极容易受到严重高速共模干扰的影响，干扰接收信号的幅度，根据SiC的开启速度及工作电压不同，受到的高速共模干扰从50V/ns到200V/ns不等，甚至更高。共模干扰越大，信号质量越差，传输的可靠性越低。
发明内容
有鉴于此，本发明提供一种适用于隔离驱动电路的接收电路，以解决现有技术中隔离驱动收发电路中接收端受高速共模干扰严重，导致的信号质量差，传输可靠性低的问题。
为实现上述目的，本发明提供如下技术方案：
一种隔离驱动电路的接收电路，包括：
差分对输入模块，用于接收共模输入电压信号，并抑制所述共模输入电压信号的噪声；
电流产生和镜像电路，用于接收第一使能信号，并在所述第一使能信号开启时，产生四路电流偏置；
共模反馈电路的输入端和输出端连接所述电流产生和镜像电路的两路电流偏置，用于提高环路共模增益，稳定所述差分对输入模块输出的共模信号；
预放大电路的两个输入端连接所述两路电流偏置，用于对所述差分对输入模块输出的共模信号进行放大，提高电路的带宽；
比较电路的两个输入端分别连接所述预放大电路的两个输出端，所述比较电路用于接收所述预放大电路输出的差模信号，并比较后输出比较结果；
低通滤波电路，用于接收所述比较电路的比较结果，并进行低通滤波后输出，作为接收信号。
经由上述的技术方案可知，本发明提供的隔离驱动电路的接收电路，包括电流产生和镜像电路，其由使能信号CMD_P控制，输出接差分对、共模反馈电路和预放大电路。差分对用来抑制输入信号噪声，共模反馈电路用来提高环路共模增益，稳定共模信号，预放大电路用来提高电路的带宽，增加电路稳定性。预放大电路的输出接比较器，比较器用来判断信号，比较器的输出接低通滤波电路，低通滤波电路的输出为接收信号OUT。当该电路不检测温度时，所有电路处于关断状态，不产生功耗；当该接收电路开始隔离驱动电路时，电流源产生和镜像电路输出电流分别流过两个差分对，分别产生与输入信号正相关的电压信号和输出电压信号。差分对的输出信号先后输入预放大电路和比较器，最后输入低通滤波电路。
采用本发明的隔离驱动电路的接收电路，电路结构简单，节约面积，降低成本，可靠性高，提高隔离电路的稳定性，且该接收电路有效抑制严重高速共模干扰，确保信号的完整性。也即，在高速共模瞬态发生时，输入信号的幅度会严重变小，且输入/输出共模电压也会显著改变，为了减小这些因素的影响，设计了以上电路的组合，来实现信号的稳定放大、以及比较滤波，实现在高速共模瞬态发生时，电路可以有效正常的接收信号。
附图说明
为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据提供的附图获得其他的附图。
图1为本发明实施例提供的一种隔离驱动电路的接收电路的框图；
图2为本发明实施例提供的一种隔离驱动电路的接收电路的结构示意图；
图3为本发明实施例提供的一种预放大电路示意图；
图4为本发明实施例提供的一种比较电路示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
请参见图1，图1为本发明实施例提供的一种隔离驱动电路的接收电路的框图；所述隔离驱动电路的接收电路包括电流产生和镜像电路1、共模反馈电路2、预放大电路3、比较器电路4、低通滤波电路5以及差分对输入模块6。
本实施例中，差分对输入模块6，用于接收共模输入电压信号，并抑制共模输入电压信号的噪声；电流产生和镜像电路1，用于接收第一使能信号CMD_P，并在第一使能信号CMD_P开启时，产生四路电流偏置；共模反馈电路2的输入端和输出端连接电流产生和镜像电路1的两路电流偏置，用于提高环路共模增益，稳定差分对输入模块输出的共模信号；预放大电路3的两个输入端连接两路电流偏置，用于对差分对输入模块6输出的共模信号进行放大，提高电路的带宽；比较电路4的两个输入端分别连接预放大电路3的两个输出端，比较电路4用于接收预放大电路3输出的差模信号，并比较后输出比较结果；低通滤波电路5，用于接收比较电路的比较结果，并进行低通滤波后输出，作为接收信号OUT。
本实施例中提供的电路模块之间的连接关系就可以抑制高速共模瞬态，原理是：高速共模瞬态发生时，输入芯片的幅度会严重变小，且输入/出共模电压也会显著改变，为了减小这些因素的影响，设计了以上电路的组合，来实现信号的稳定放大、以及比较滤波，实现在高速共模瞬态发生时，电路可以有效正常的接收信号。
请参见图2，图2为本发明实施例提供的一种隔离驱动电路的接收电路的具体结构示意图，差分对输入模块6包括：第一晶体管MN1、第二晶体管MN2、第三晶体管MN3、第四晶体管MN4、第一电容C1、第二电容C2、第三电容C3、第四电容C4、第一电阻R1和第二电阻R2。
其中，第一晶体管MN1的控制端与第三晶体管MN3的控制端相连；第一晶体管MN1的第一端与四路电流偏置中的第一路电流偏置S1相连；第一晶体管MN1的第二端与第三晶体管MN3的第二端、第三电容C3的一端、第一电阻R1的一端相连，第三电容C3的另一端接收共模输入电压信号的正电压信号Vin+；第一电阻R1的一端接地；第三晶体管MN3的第一端与第三晶体管MN3的控制端、第一电容C1的一端，以及四路电流偏置中的第二路电流偏置S2相连；第一电容C1的另一端与第二电容R2的一端、第四电容C4的一端，以及第四晶体管MN4的第二端、第二晶体管MN2的第二端相连，第四电容C4的另一端接收共模输入电压信号的负电压信号Vin-；第二电阻R2的另一端接地；第二晶体管MN2的控制端与第四晶体管MN4的控制端相连；第二晶体管MN2的第一端与四路电流偏置中的第四路电流偏置S4相连；第四晶体管MN4的第一端与第四晶体管MN4的控制端、第二电容C2的一端，以及四路电流偏置中的第三路电流偏置S3相连；第二电容C2的另一端用于接收共模输入电压信号的正电压信号Vin+。
本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第一晶体管、第二晶体管、第三晶体管和第四晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。
电流镜产生和镜像电路1包括带有使能功能的第五晶体管MP1、第六晶体管MP2、第七晶体管MP3，第一电流源I1、第二电流源I2，输入控制信号是CMD_P，输出为四通道电流源，分别是第一路电流偏置S1、第二路电流偏置S2、第三路电流偏置S3和第四路电流偏置S4。
第五晶体管MP1的控制端用于接收第一使能信号CMD_P的控制，第五晶体管MP1的第二端与第六晶体管MP2的控制端相连，第五晶体管MP1的第一端和控制端与电源VCC相连；
第六晶体管MP2的控制端与第七晶体管MP3的控制端相连，第六晶体管MP2的第二端为第一电流偏置S1，第六晶体管MP2的第一端与电源VCC相连；第七晶体管MP3的第二端为第四电流偏置S4，第七晶体管MP3的第一端与电源VCC相连；第一电流源I1的一端与电源VCC连接，另一端作为第二电流偏置S2；第二电流源I2的一端与电源VCC连接，另一端作为第三电流偏置S3。
本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第五晶体管、第六晶体管、第七晶体管均为PMOS管。对应的，第一端均为PMOS管的源极，第二端均为PMOS管的漏极，控制端均为PMOS管的栅极。
也即，本实施例中电流镜产生和镜像电路中，第五晶体管MP1的栅极连接到输入控制信号CMD_P，第五晶体管MP1的漏极连接到第六晶体管MP2的栅极，第五晶体管MP1的源极和井电位图中未示出连接到电源VCC。其中第六晶体管MP2的栅极连接到第七晶体管MP3的栅极，第六晶体管MP2的漏极为电流输出端S1，也即第一电流偏置S1，第六晶体管MP2的源极和井电位连接到电源VCC，其中第七晶体管MP3的漏极为电流输出端S4，也即第四电流偏置S4，第七晶体管MP3的源极和井电位连接到电源VCC。其中第一电流源I1、第二电流源I2由基准电流提供。
请继续参见图2，共模反馈电路2包括：第八晶体管MP4、第九晶体管MP5、第十晶体管MP6、第十一晶体管MN5和第十二晶体管MN6。
其中，第八晶体管MP4的第一端、第九晶体管MP5的第一端和第十晶体管MP6的第一端均与电源VCC相连；第八晶体管MP4的控制端与第四路电流偏置S4相连；第九晶体管MP5的控制端与第一路电流偏置S1相连；第十晶体管MP6的控制端与第七晶体管MP3的控制端相连；第八晶体管MP4的第二端与第九晶体管MP5的第二端相连，并与第十一晶体管MN5的第一端、第十一晶体管MN5的控制端和第十二晶体管MN6的控制端相连；第十晶体管MP6的第二端与第十晶体管MP6的控制端、第十二晶体管MN6的第一端相连；第十一晶体管MN5的第二端和第十二晶体管MN6的第二端均接地。
同样的，本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第八晶体管、第九晶体管、第十晶体管均为PMOS管。对应的，第一端均为PMOS管的源极，第二端均为PMOS管的漏极，控制端均为PMOS管的栅极。第十一晶体管、第十二晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。
具体的，第八晶体管MP4的栅极连接到电流输出端S4，第八晶体管MP4的漏极连接到第九晶体管MP5的漏极，第八晶体管MP4的源极和井电位连接到电源VCC。其中第九晶体管MP5的栅极连接到电流输出端S1，第九晶体管MP5的漏极连接到第十一晶体管MN5的漏极，第九晶体管MP5的源极和井电位连接到电源VCC。其中第十一晶体管MN5的栅极连接到第十二晶体管MN6的栅极，晶体管MP5的漏极连接到第十一晶体管MN5的栅极，第十一晶体管MN5的源极和衬底连接到地电源GND。其中第十二晶体管MN6的漏极连接到第十晶体管MP6的漏极，第十二晶体管MN6的源极和衬底连接到地电源GND。其中第十晶体管MP6的栅极连接到第七晶体管MP3的栅极，第十晶体管MP6的漏极连接到第十晶体管MP6的栅极，第十晶体管MP6的源极和井电位连接到电源VCC。
请继续参见图3，图3为本发明实施例提供的一种预放大电路示意图；其中，预放大电路3包括第三电阻R3、第四电阻R4、第一三极管Q1、第二三极管Q2、第十三晶体管MN7、第十四晶体管MN8、第十五晶体管MN9和第三电流源I3。
其中，第三电阻R3和第四电阻R4的一端均与电源VCC相连；第三电阻R3的另一端与第一三极管Q1的第一端相连，作为负输出端OUT-；第一三极管Q1的控制端用于接收共模输入电压信号的正电压信号Vin+；第四电阻R4的另一端与第二三极管Q2的第一端相连，作为正输出端OUT+；第二三极管Q2的控制端用于接收共模输入电压信号的负电压信号Vin-；第一三极管Q1的第二端和第二三极管Q2的第二端相连，并与第十三晶体管MN7的第一端相连；第三电流源I3的一端与电源VCC相连，另一端与第十三晶体管MN7的控制端、第十四晶体管MN8的第一端、第十四晶体管MN8的控制端、第十五晶体管MN9的第一端均相连；第十四晶体管MN8的第二端、第十五晶体管MN9的第二端均接地；第十五晶体管MN9的控制端用于接收第二使能信号CMD_N的控制。
同样的，本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第十三晶体管、第十四晶体管、第十五晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。
具体的，第一三极管Q1的基极连接到正输入端Vin+，第一三极管Q1的集电极连接到负输出端OUT-，第一三极管Q1的发射极连接到第二三极管Q2的发射极。其中第二三极管Q2的基极连接到负输入端Vin-，第二三极管Q2的集电极连接到正输出端OUT+，第二三极管Q2的发射极连接到第十三晶体管MN7的漏极。其中晶体管MN7的栅极连接到第十四晶体管MN8的栅极，第十三晶体管MN7的源极和衬底连接到地电源GND。其中第十四晶体管MN8的栅极连接到第十四晶体管MN8的漏极，第十四晶体管MN8的漏极连接到第十五晶体管MN9的漏极，第十四晶体管MN8的源极和衬底连接到地电源GND。其中第十五晶体管MN9的栅极连接到输入控制信号CMD_N，第十五晶体管MN9的源极和衬底连接到地电源GND。其中第三电阻R3一端连接到第一三极管Q1的集电极，第三电阻R3的另一端连接到电源VCC。其中第四电阻R4一端连接到第二三极管Q2的集电极，第三电阻R3的另一端连接到电源VCC。其中第三电流源I3由基准电流提供，第三电流源I3连接到第十四晶体管MN8的漏极。
请参见图4，图4为本发明实施例提供的一种比较电路示意图；比较器4电路包括带有使能功能的第十六晶体管MP7、第十七晶体管MP8、第十八晶体管MP9、第十九晶体管MP10、第二十晶体管MP11、第二十一晶体管MP12、第二十二晶体管MP13、第二十三晶体管MP14、第二十四晶体管MN10、第二十五晶体管MN11、第二十六晶体管MN12、第二十七晶体管MN13、第二十八晶体管MN14、第二十九晶体管MN15、第三十晶体管MN16、第三十一晶体管MN17、第三十二晶体管MN18以及第四电流源I4和第五电阻R5。
其中，第十六晶体管MP7的第一端、第十七晶体管MP8的第一端、第十八晶体管MP9的第一端、第十九晶体管MP10的第一端、第二十晶体管MP11的第一端、第二十一晶体管MP12的第一端、第二十二晶体管MP13的第一端、第二十三晶体管MP14的第一端、第四电流源I4的一端均与电源VCC相连；第四电流源I4的另一端与第二十四晶体管MN10的第一端、第二十五晶体管MN11的第一端、第二十五晶体管MN11的控制端和第二十七晶体管MN13的控制端相连；第二十四晶体管MN10的第二端、第二十五晶体管MN11的第二端、第二十六晶体管MN12的第二端、第二十七晶体管MN13的第二端、第二十八晶体管MN14的第二端、第二十九晶体管MN15的第二端、第三十二晶体管MN18的第二端均接地。
第二十四晶体管MN10的控制端用于接收第二使能信号CMD_N的控制；第十六晶体管MP7的第二端与第二十六晶体管MN12的第一端、第二十六晶体管MN12的控制端、第二十九晶体管MN15的控制端、第二十八晶体管MN14的第一端均相连；第二十八晶体管MN14的控制端用于接收第二使能信号CMD_N的控制；第十六晶体管MP7的控制端与第十七晶体管MP8的第二端、第十八晶体管MP9的控制端相连；第十七晶体管MP8的控制端用于接收第一使能信号CMD_P的控制；第十八晶体管MP9的第二端与第三十一晶体管MN17的第一端相连；第三十一晶体管MN17的控制端与电源负输入端V-相连；第三十一晶体管MN17的第二端与第五电阻R5的一端相连；第五电阻R5的另一端与第二十七晶体管MN13的第一端、第三十晶体管MN16的第二端相连；第二十四晶体管MN10的控制端与第二十晶体管MP11的第二端、第二十一晶体管MP12的控制端相连；第二十晶体管MP11的控制端用于接收第一使能信号CMD_P的控制；第十九晶体管MP10的第二端与第三十晶体管MN16的第一端相连；第三十晶体管MN16的控制端与电源正输入端V+相连；第二十一晶体管MP12的第二端与第二十二晶体管MP13的第二端、第二十三晶体管MP14的控制端、第二十九晶体管MN15的第一端、第三十二晶体管MN18的控制端相连；第二十二晶体管MP13的控制端用于接收第一使能信号CMD_P的控制；第二十三晶体管MP14的第二端与第三十二晶体管MN18的第一端相连，并作为比较器的输出端Vout。
同样的，本实施例中不限定各个晶体管的具体类型，可选的，本实施例中第十六晶体管到第二十三晶体管均为PMOS管。对应的，第一端均为PMOS管的源极，第二端均为PMOS管的漏极，控制端均为PMOS管的栅极。第二十七晶体管到第三十二晶体管均为NMOS管。对应的，第一端均为NMOS管的漏极，第二端均为NMOS管的源极，控制端均为NMOS管的栅极。
具体的，第二十四晶体管MN10的栅极连接到输入控制信号CMD_N，第二十四晶体管MN10的漏极连接到第二十五晶体管MN11的漏极，第二十四晶体管MN10的源极和衬底连接到地电源GND。其中第二十五晶体管MN11的栅极连接到第二十七晶体管MN13的栅极，第二十五晶体管MN11的漏极连接到第二十五晶体管MN11的栅极，第二十五晶体管MN11的源极和衬底连接到地电源GND。其中第二十七晶体管MN13的漏极连接到第三十晶体管MN16的源极，第二十七晶体管MN13的源极和衬底连接到地电源GND。其中第三十晶体管MN16的栅极连接到正输入端V+，第三十晶体管MN16的衬底与其源极相连，第三十晶体管MN16的漏极连接到第十九晶体管MP10的漏极，第三十晶体管MN16的源极连接到电阻R5的一端。其中电阻R5的另一端连接到晶体管MN17的源极。其中第三十一晶体管MN17的栅极连接到负输入端V-，第三十一晶体管MN17的衬底与其源极相连，第三十一晶体管MN17的漏极连接到第十八晶体管MP9的漏极。其中第十八晶体管MP9的栅极连接到第十七晶体管MP8的漏极，第十八晶体管MP9的源极和井电位连接到电源VCC。其中第十七晶体管MP8的栅极连接到输入控制信号CMD_P，第十七晶体管MP8的源极和井电位连接到电源VCC，第十七晶体管MP8的漏极连接到第十六晶体管MP7的栅极。其中第十六晶体管MP7的源极和井电位连接到电源VCC，第十六晶体管MP7的漏极连接到第二十六晶体管MN12的栅极。其中晶体管MN12的漏极连接到第二十六晶体管MN12的栅极，第二十六晶体管MN12的栅极连接到第二十八晶体管MN14的漏极，第二十六晶体管MN12的源极和衬底连接到地电源GND。其中第二十八晶体管MN14的漏极连接到第二十九晶体管MN15的栅极，第二十八晶体管MN14的栅极连接到输入控制信号CMD_N，第二十八晶体管MN14的源极和衬底连接到地电源GND。其中第二十九晶体管MN15的漏极连接到第二十一晶体管MP12的漏极，第二十九晶体管MN15的源极和衬底连接到地电源GND。其中第十九晶体管MP10的栅极连接到第二十晶体管MP11的漏极，第十九晶体管MP10的源极和井电位连接到电源VCC。其中第二十晶体管MP11的栅极连接到输入控制信号CMD_P，第二十晶体管MP11的源极和井电位连接到电源VCC，第二十晶体管MP11的漏极连接到第二十一晶体管MP12的栅极。其中第二十一晶体管MP12的源极和井电位连接到电源VCC，第二十一晶体管MP12的漏极连接到第二十二晶体管MP13的漏极。其中第二十二晶体管MP13的栅极连接到输入控制信号CMD_P，第二十二晶体管MP13的源极和井电位连接到电源VCC，第二十二晶体管MP13的漏极连接到第二十三晶体管MP14的栅极。其中第二十三晶体管MP14的栅极连接到第三十二晶体管MN18的栅极，第二十三晶体管MP14的漏极连接到第三十二晶体管MN18的漏极，第二十三晶体管MP14的源极和井电位连接到电源VCC。其中第三十二晶体管MN18的漏极连接到比较器的输出端Vout，第三十二晶体管MN18的源极和衬底连接到电源VCC。
本发明采用全差分自适应的输入结构，实现对输入信号的差分放大和预放大处理，具体地，当正的高速共模瞬态发生时，输入端Vin+和Vin-向外注入恒定的电流Cdu/dt,其中，C1和C2是外部电容，其值是C，du/dt是正的高速共模瞬态，输入共模电压等于-Cdu/dt*R1,或者-Cdu/dt*R2,R1＝R2；当负的高速共模瞬态发生时，输入端Vin+和Vin-向内注入恒定的电流Cdu/dt,其中，C是外部电容的值C3＝C4＝C.输入共模瞬态电压Cdu/dt*R1,Cdu/dt*R2，R1＝R2，MN1-MN4组成的结构可以有效适应不同方向的两种共模输入电压，确保工作在合适的放大检测直流工作点内，为输入信号的Vin+/Vin-差分输入信号提供正确的工作点。
电流产生和镜像电路中第一电流源I1流过连接的第三晶体管MN3，为第一晶体管MN1提供偏置电压，因此第三晶体管MN3的偏置电压等于VGS3+Vin+；其中VGS3是第三晶体管MN3的栅源电压；第二电流源I2流过连接的第四晶体管MN4，为第二晶体管MN2提供偏置电压，因此第二晶体管MN2的偏置电压等于VGS4+Vin-,其中VGS4是第四晶体管MN4的栅源电压；因为I1＝I2,因此VGS3＝VGS4,输入共模电压相等，因此第三晶体管MN3和第四晶体管MN4的共模偏置电压相等，同时因为第三晶体管MP3和第四晶体管MP4完全相同，因此第一路电流偏置S1和第二路电流偏置S2的共模电压相等。
共模反馈电路中第三路电流偏置S3和第四路电流偏置S4的共模电压和通过第八晶体管MP4和第九晶体管MP5产生电流和：
IMP4+IMP5＝1/2*un*Cox(W/L)4(|VGS4|-VTH)^2+1/2*un*Cox(W/L)5(|VGS4|-VT
H)^2
其中，un为电子迁移率，Cox为单位面积栅氧化层电容，VTH为阈值电压，(W/L)4为第八晶体管MP4的宽长比；(W/L)5为第九晶体管MP5的宽长比。
共模负反馈环路稳定VGS4+VGS5的和，即稳定第三路电流偏置S3和第四路电流偏置S4的共模电压。
预放大电路利用第一三极管Q1和第二三极管Q2，来提供速度，实现高速低增益。
比较电路通过第五电阻R5产生比较阈值电压VTH1，
VTH1＝IMP9*R5
其中，IMP9是流过第十八晶体管MP9的电流，当处于比较器反转点时，IMP9＝IMP10＝1/2*IMN13,其中IMP10是流过第十九晶体管MP10的电流，IMN13是流过第二十七晶体管MN13的电流，通过设计第二十七晶体管MN13的电流和第五电阻R5的值，即可设置比较阈值电压VTH1。
VTH1电压可以有效抑制差模噪声，防止误触发。
滤波器采用数字或者模拟方式，用以将离散的方波还原成与输入电压Vin相同的方波。
因此，与传统的接收电路相比具有以下优势：1.可以同时适用于正负两个方向的高速严重共模干扰的下的信号通信；2.结构简单，输入共模电压在发生高速共模干扰时，可以依据干扰的严重程度，实现安全可靠的浮动共模输入电压。3.在发生严重高速共模干扰时，可以实现预放大电路输出共模电压的稳定，确保电路的可靠性。
对于本领域技术人员而言，显然本发明不限于上述示范性实施例的细节，而且在不背离本发明的精神或基本特征的情况下，能够以其他的具体形式实现本发明。因此，无论从哪一点来看，均应将实施例看作是示范性的，而且是非限制性的，本发明的范围由所附权利要求而不是上述说明限定，因此旨在将落在权利要求的等同要件的含义和范围内的所有变化涵括在本发明内。不应将权利要求中的任何附图标记视为限制所涉及的权利要求。此外，显然“包括”一词不排除其他模块或步骤，单数不排除复数。
需要说明的是，本说明书中的各个实施例均采用递进的方式描述，每个实施例重点说明的都是与其他实施例的不同之处，各个实施例之间相同相似的部分互相参见即可。
还需要说明的是，在本文中，诸如第一和第二等之类的关系术语仅仅用来将一个实体或者操作与另一个实体或操作区分开来，而不一定要求或者暗示这些实体或操作之间存在任何这种实际的关系或者顺序。而且，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的物品或者设备不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种物品或者设备所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括上述要素的物品或者设备中还存在另外的相同要素。
对所公开的实施例的上述说明，使本领域专业技术人员能够实现或使用本发明。对这些实施例的多种修改对本领域的专业技术人员来说将是显而易见的，本文中所定义的一般原理可以在不脱离本发明的精神或范围的情况下，在其它实施例中实现。因此，本发明将不会被限制于本文所示的这些实施例，而是要符合与本文所公开的原理和新颖特点相一致的最宽的范围。
Claims (7)
1.一种隔离驱动电路的接收电路，其特征在于，包括：
差分对输入模块(6)，用于接收共模输入电压信号，并抑制所述共模输入电压信号的噪声；
电流产生和镜像电路(1)，用于接收第一使能信号(CMD_P)，并在所述第一使能信号(CMD_P)开启时，产生四路电流偏置；
共模反馈电路(2)的输入端和输出端连接所述电流产生和镜像电路(1)的两路电流偏置，用于提高环路共模增益，稳定所述差分对输入模块输出的共模信号；
预放大电路(3)的两个输入端连接所述两路电流偏置，用于对所述差分对输入模块(6)输出的共模信号进行放大，提高电路的带宽；
比较电路(4)的两个输入端分别连接所述预放大电路(3)的两个输出端，所述比较电路(4)用于接收所述预放大电路(3)输出的差模信号，并比较后输出比较结果；
低通滤波电路(5)，用于接收所述比较电路的比较结果，并进行低通滤波后输出，作为接收信号(OUT)。
2.根据权利要求1所述的隔离驱动电路的接收电路，其特征在于，所述差分对输入模块(6)包括：
第一晶体管(MN1)、第二晶体管(MN2)、第三晶体管(MN3)、第四晶体管(MN4)、第一电容(C1)、第二电容(C2)、第三电容(C3)、第四电容(C4)、第一电阻(R1)和第二电阻(R2)；
其中，所述第一晶体管(MN1)的控制端与所述第三晶体管(MN3)的控制端相连；
所述第一晶体管(MN1)的第一端与所述四路电流偏置中的第一路电流偏置(S1)相连；
所述第一晶体管(MN1)的第二端与所述第三晶体管(MN3)的第二端、所述第三电容(C3)的一端、所述第一电阻(R1)的一端相连；
所述第三电容(C3)的另一端接收所述共模输入电压信号的正电压信号(Vin+)；
所述第一电阻(R1)的另一端接地；
所述第三晶体管(MN3)的第一端与所述第三晶体管(MN3)的控制端、所述第一电容(C1)的一端，以及所述四路电流偏置中的第二路电流偏置(S2)相连；
所述第一电容(C1)的另一端与所述第二电容(R2)的一端、所述第四电容(C4)的一端，以及所述第四晶体管(MN4)的第二端、所述第二晶体管(MN2)的第二端相连；
所述第四电容(C4)的另一端接收所述共模输入电压信号的负电压信号(Vin-)；
所述第二电阻(R2)的另一端均接地；
所述第二晶体管(MN2)的控制端与所述第四晶体管(MN4)的控制端相连；
所述第二晶体管(MN2)的第一端与所述四路电流偏置中的第四路电流偏置(S4)相连；
所述第四晶体管(MN4)的第一端与所述第四晶体管(MN4)的控制端、所述第二电容(C2)的一端，以及所述四路电流偏置中的第三路电流偏置(S3)相连；
所述第二电容(C2)的另一端用于接收所述共模输入电压信号的正电压信号(Vin+)。
3.根据权利要求2所述的隔离驱动电路的接收电路，其特征在于，所述电流产生和镜像电路(1)包括：
第五晶体管(MP1)、第六晶体管(MP2)、第七晶体管(MP3)、第一电流源(I1)和第二电流源(I2)；
其中，所述第五晶体管(MP1)的控制端用于接收第一使能信号(CMD_P)的控制，所述第五晶体管(MP1)的第二端与所述第六晶体管(MP2)的控制端相连，所述第五晶体管(MP1)的第一端和控制端与电源(VCC)相连；
所述第六晶体管(MP2)的控制端与所述第七晶体管(MP3)的控制端相连，所述第六晶体管(MP2)的第二端为所述第一电流偏置(S1)，所述第六晶体管(MP2)的第一端与电源(VCC)相连；
所述第七晶体管(MP3)的第二端为所述第四电流偏置(S4)，所述第七晶体管(MP3)的第一端与电源(VCC)相连；
所述第一电流源(I1)的一端与所述电源(VCC)连接，另一端作为所述第二电流偏置(S2)；
所述第二电流源(I2)的一端与所述电源(VCC)连接，另一端作为所述第三电流偏置(S3)。
4.根据权利要求3所述的隔离驱动电路的接收电路，其特征在于，所述共模反馈电路(2)包括：第八晶体管(MP4)、第九晶体管(MP5)、第十晶体管(MP6)、第十一晶体管(MN5)和第十二晶体管(MN6)；
其中，所述第八晶体管(MP4)的第一端、所述第九晶体管(MP5)的第一端和所述第十晶体管(MP6)的第一端均与所述电源(VCC)相连；
所述第八晶体管(MP4)的控制端与所述第四路电流偏置(S4)相连；
所述第九晶体管(MP5)的控制端与所述第一路电流偏置(S1)相连；
所述第十晶体管(MP6)的控制端与所述第七晶体管(MP3)的控制端相连；
所述第八晶体管(MP4)的第二端与所述第九晶体管(MP5)的第二端相连，并与所述第十一晶体管(MN5)的第一端、所述第十一晶体管(MN5)的控制端和所述第十二晶体管(MN6)的控制端相连；
所述第十晶体管(MP6)的第二端与所述第十晶体管(MP6)的控制端、所述第十二晶体管(MN6)的第一端相连；
所述第十一晶体管(MN5)的第二端和所述第十二晶体管(MN6)的第二端均接地。
5.根据权利要求4所述的隔离驱动电路的接收电路，其特征在于，所述预放大电路(3)包括：第三电阻(R3)、第四电阻(R4)、第一三极管(Q1)、第二三极管(Q2)、第十三晶体管(MN7)、第十四晶体管(MN8)、第十五晶体管(MN9)和第三电流源(I3)；
其中，所述第三电阻(R3)和所述第四电阻(R4)的一端均与所述电源(VCC)相连；
所述第三电阻(R3)的另一端与所述第一三极管(Q1)的第一端相连，作为负输出端(OUT-)；
所述第一三极管(Q1)的控制端用于接收所述共模输入电压信号的正电压信号(Vin+)；
所述第四电阻(R4)的另一端与所述第二三极管(Q2)的第一端相连，作为正输出端(OUT+)；
所述第二三极管(Q2)的控制端用于接收所述共模输入电压信号的负电压信号(Vin-)；
所述第一三极管(Q1)的第二端和所述第二三极管(Q2)的第二端相连，并与所述第十三晶体管(MN7)的第一端相连；
所述第三电流源(I3)的一端与所述电源(VCC)相连，另一端与所述第十三晶体管(MN7)的控制端、所述第十四晶体管(MN8)的第一端、所述第十四晶体管(MN8)的控制端、所述第十五晶体管(MN9)的第一端均相连；
所述第十四晶体管(MN8)的第二端、所述第十五晶体管(MN9)的第二端均接地；
所述第十五晶体管(MN9)的控制端用于接收第二使能信号(CMD_N)的控制。
6.根据权利要求5所述的隔离驱动电路的接收电路，其特征在于，所述比较电路(4)包括：第十六晶体管(MP7)、第十七晶体管(MP8)、第十八晶体管(MP9)、第十九晶体管(MP10)、第二十晶体管(MP11)、第二十一晶体管(MP12)、第二十二晶体管(MP13)、第二十三晶体管(MP14)、第二十四晶体管(MN10)、第二十五晶体管(MN11)、第二十六晶体管(MN12)、第二十七晶体管(MN13)、第二十八晶体管(MN14)、第二十九晶体管(MN15)、第三十晶体管(MN16)、第三十一晶体管(MN17)、第三十二晶体管(MN18)、第四电流源(I4)和第五电阻(R5)；
其中，所述第十六晶体管(MP7)的第一端、所述第十七晶体管(MP8)的第一端、所述第十八晶体管(MP9)的第一端、所述第十九晶体管(MP10)的第一端、所述第二十晶体管(MP11)的第一端、所述第二十一晶体管(MP12)的第一端、所述第二十二晶体管(MP13)的第一端、所述第二十三晶体管(MP14)的第一端、所述第四电流源(I4)的一端均与所述电源(VCC)相连；
所述第四电流源(I4)的另一端与所述第二十四晶体管(MN10)的第一端、所述第二十五晶体管(MN11)的第一端、所述第二十五晶体管(MN11)的控制端和所述第二十七晶体管(MN13)的控制端相连；
所述第二十四晶体管(MN10)的第二端、所述第二十五晶体管(MN11)的第二端、所述第二十六晶体管(MN12)的第二端、所述第二十七晶体管(MN13)的第二端、所述第二十八晶体管(MN14)的第二端、所述第二十九晶体管(MN15)的第二端、所述第三十二晶体管(MN18)的第二端均接地；
所述第二十四晶体管(MN10)的控制端用于接收所述第二使能信号(CMD_N)的控制；
所述第十六晶体管(MP7)的第二端与所述第二十六晶体管(MN12)的第一端、所述第二十六晶体管(MN12)的控制端、所述第二十九晶体管(MN15)的控制端、所述第二十八晶体管(MN14)的第一端均相连；
所述第二十八晶体管(MN14)的控制端用于接收所述第二使能信号(CMD_N)的控制；
所述第十六晶体管(MP7)的控制端与所述第十七晶体管(MP8)的第二端、所述第十八晶体管(MP9)的控制端相连；
所述第十七晶体管(MP8)的控制端用于接收所述第一使能信号(CMD_P)的控制；
所述第十八晶体管(MP9)的第二端与所述第三十一晶体管(MN17)的第一端相连；
所述第三十一晶体管(MN17)的控制端与电源负输入端(V-)相连；
所述第三十一晶体管(MN17)的第二端与所述第五电阻(R5)的一端相连；
所述第五电阻(R5)的另一端与所述第二十七晶体管(MN13)的第一端、所述第三十晶体管(MN16)的第二端相连；
所述第二十四晶体管(MN10)的控制端与所述第二十晶体管(MP11)的第二端、所述第二十一晶体管(MP12)的控制端相连；
所述第二十晶体管(MP11)的控制端用于接收所述第一使能信号(CMD_P)的控制；
所述第十九晶体管(MP10)的第二端与所述第三十晶体管(MN16)的第一端相连；
所述第三十晶体管(MN16)的控制端与电源正输入端(V+)相连；
所述第二十一晶体管(MP12)的第二端与所述第二十二晶体管(MP13)的第二端、所述第二十三晶体管(MP14)的控制端、所述第二十九晶体管(MN15)的第一端、所述第三十二晶体管(MN18)的控制端相连；
所述第二十二晶体管(MP13)的控制端用于接收所述第一使能信号(CMD_P)的控制；
所述第二十三晶体管(MP14)的第二端与所述第三十二晶体管(MN18)的第一端相连，并作为比较器的输出端(Vout)。
7.根据权利要求6所述的隔离驱动电路的接收电路，其特征在于，所述第一晶体管(MN1)、所述第二晶体管(MN2)、所述第三晶体管(MN3)、所述第四晶体管(MN4)、所述第十一晶体管(MN5)、所述第十二晶体管(MN6)、所述第十三晶体管(MN7)、所述第十四晶体管(MN8)、所述第十五晶体管(MN9)、所述第二十四晶体管(MN10)、所述第二十五晶体管(MN11)、所述第二十六晶体管(MN12)、所述第二十七晶体管(MN13)、所述第二十八晶体管(MN14)、所述第二十九晶体管(MN15)、所述第三十晶体管(MN16)、所述第三十一晶体管(MN17)、所述第三十二晶体管(MN18)均为NMOS管；
所述第五晶体管(MP1)、所述第六晶体管(MP2)、所述第七晶体管(MP3)、所述第八晶体管(MP4)、所述第九晶体管(MP5)、所述第十晶体管(MP6)、所述第十六晶体管(MP7)、所述第十七晶体管(MP8)、所述第十八晶体管(MP9)、所述第十九晶体管(MP10)、所述第二十晶体管(MP11)、所述第二十一晶体管(MP12)、所述第二十二晶体管(MP13)、所述第二十三晶体管(MP14)均为PMOS管。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011453979.XA CN112653319B (zh) | 2020-12-10 | 2020-12-10 | 一种隔离驱动电路的接收电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202011453979.XA CN112653319B (zh) | 2020-12-10 | 2020-12-10 | 一种隔离驱动电路的接收电路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112653319A true CN112653319A (zh) | 2021-04-13 |
| CN112653319B CN112653319B (zh) | 2022-04-19 |
Family
ID=75353725
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202011453979.XA Active CN112653319B (zh) | 2020-12-10 | 2020-12-10 | 一种隔离驱动电路的接收电路 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112653319B (zh) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113595368A (zh) * | 2021-08-10 | 2021-11-02 | 杭州飞仕得科技有限公司 | 高压变频器、igbt隔离驱动器及其共模抑制电路 |
| CN114553207A (zh) * | 2022-03-02 | 2022-05-27 | 成都芯翼科技有限公司 | 一种低抖动接收器电路 |
| CN116248094A (zh) * | 2023-01-18 | 2023-06-09 | 北京中科格励微科技有限公司 | 一种共模瞬态抑制电路及非光隔离直流固态继电器 |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070024359A1 (en) * | 2005-08-01 | 2007-02-01 | Kabushiki Kaisha Toshiba | Amplifier, filter using the same, and radio communication device |
| US20070096817A1 (en) * | 2005-11-02 | 2007-05-03 | Sehat Sutardja | High-bandwidth high-gain amplifier |
| CN102983734A (zh) * | 2012-12-20 | 2013-03-20 | 西安电子科技大学 | 应用于升压型dc-dc开关电源中的软启动电路 |
| CN204928758U (zh) * | 2015-09-29 | 2015-12-30 | 广西师范大学 | 一种增益提升的运算跨导放大器 |
| CN105322898A (zh) * | 2015-11-26 | 2016-02-10 | 深圳先进技术研究院 | 前置放大器及信号采集装置 |
| CN205195662U (zh) * | 2014-09-09 | 2016-04-27 | 意法半导体股份有限公司 | 共模反馈电路和信号处理电路 |
| CN106921348A (zh) * | 2017-02-27 | 2017-07-04 | 华中科技大学 | 一种基于电流反馈的cmos仪表放大器 |
| CN107134983A (zh) * | 2017-05-18 | 2017-09-05 | 华南理工大学 | 一种运算放大器 |
| CN107528557A (zh) * | 2017-09-07 | 2017-12-29 | 清华大学 | 一种数据驱动的运算放大器 |
-
2020
- 2020-12-10 CN CN202011453979.XA patent/CN112653319B/zh active Active
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20070024359A1 (en) * | 2005-08-01 | 2007-02-01 | Kabushiki Kaisha Toshiba | Amplifier, filter using the same, and radio communication device |
| US20070096817A1 (en) * | 2005-11-02 | 2007-05-03 | Sehat Sutardja | High-bandwidth high-gain amplifier |
| CN102983734A (zh) * | 2012-12-20 | 2013-03-20 | 西安电子科技大学 | 应用于升压型dc-dc开关电源中的软启动电路 |
| CN205195662U (zh) * | 2014-09-09 | 2016-04-27 | 意法半导体股份有限公司 | 共模反馈电路和信号处理电路 |
| CN204928758U (zh) * | 2015-09-29 | 2015-12-30 | 广西师范大学 | 一种增益提升的运算跨导放大器 |
| CN105322898A (zh) * | 2015-11-26 | 2016-02-10 | 深圳先进技术研究院 | 前置放大器及信号采集装置 |
| CN106921348A (zh) * | 2017-02-27 | 2017-07-04 | 华中科技大学 | 一种基于电流反馈的cmos仪表放大器 |
| CN107134983A (zh) * | 2017-05-18 | 2017-09-05 | 华南理工大学 | 一种运算放大器 |
| CN107528557A (zh) * | 2017-09-07 | 2017-12-29 | 清华大学 | 一种数据驱动的运算放大器 |
Non-Patent Citations (2)
| Title |
|---|
| TUAN VU CAO: "Rail-to-Rail Low-Power Fully Differential OTA", 《PROCEEDINGS OF 2010 IEEE INTERNATIONAL SYMPOSIUM ON CIRCUITS AND SYSTEMS》 * |
| 龙科慧: "高压差分FET放大器", 《器件应用》 * |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN113595368A (zh) * | 2021-08-10 | 2021-11-02 | 杭州飞仕得科技有限公司 | 高压变频器、igbt隔离驱动器及其共模抑制电路 |
| CN113595368B (zh) * | 2021-08-10 | 2022-08-23 | 杭州飞仕得科技有限公司 | 高压变频器、igbt隔离驱动器及其共模抑制电路 |
| CN114553207A (zh) * | 2022-03-02 | 2022-05-27 | 成都芯翼科技有限公司 | 一种低抖动接收器电路 |
| CN116248094A (zh) * | 2023-01-18 | 2023-06-09 | 北京中科格励微科技有限公司 | 一种共模瞬态抑制电路及非光隔离直流固态继电器 |
| CN116248094B (zh) * | 2023-01-18 | 2024-02-02 | 北京中科格励微科技有限公司 | 一种共模瞬态抑制电路及非光隔离直流固态继电器 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112653319B (zh) | 2022-04-19 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| CN112653319B (zh) | 一种隔离驱动电路的接收电路 | |
| US6437645B1 (en) | Slew rate boost circuitry and method | |
| WO2006005040A2 (en) | Slew rate enahncement circuitry for folded cascode amplifier | |
| CN116827320B (zh) | 一种快速响应的自适应电源转换电路 | |
| JP2006340266A (ja) | 差動信号伝送回路および差動信号伝送装置 | |
| CN103956983B (zh) | 一种具有嵌位功能的误差放大器 | |
| CN210351094U (zh) | 一种运算放大器电路 | |
| US6924702B2 (en) | Low supply voltage and self-biased high speed receiver | |
| CN111585516B (zh) | 一种带输出箝位功能的运算放大器 | |
| US9935597B2 (en) | Circuit for and method of receiving an input signal | |
| JP2002237733A (ja) | トランスコンダクタンスアンプ回路 | |
| CN110912842A (zh) | 一种包络检测电路 | |
| CN114625196B (zh) | 一种宽输入共模范围的ldo电路 | |
| JP2004304632A (ja) | パワーオンディテクタ、及びこのパワーオンディテクタを用いたパワーオンリセット回路 | |
| CN110460338B (zh) | 一种采样保持电路 | |
| CN110365326B (zh) | 一种星用抗辐照过温保护电路 | |
| CN114696802A (zh) | 比较器电路及包含其的芯片 | |
| CN114362700B (zh) | 差分放大器及其背栅控制方法 | |
| CN112242823A (zh) | 一种差分输入电路及其控制方法以及差分放大器 | |
| JPH09116349A (ja) | 演算増幅器 | |
| CN210693996U (zh) | 包络检测电路 | |
| CN114039560B (zh) | 一种运算放大器及其输出级电路 | |
| KR100862687B1 (ko) | 트랜스컨덕터 및 이를 포함하는 비례적분 제어기. | |
| CN109194119B (zh) | 一种差分结构的漏电补偿电荷泵电路 | |
| CN116192071A (zh) | 运算放大电路、线性稳压器、芯片以及电子设备 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant | ||
| GR01 | Patent grant |