CN115102538A - 一种应用于栅极驱动器的多输入编解码电路 - Google Patents

Abstract

本文提供了应用于栅极驱动器的多输入编解码电路，包括：编码模块用于接收第一输入信号，当第一时间脉冲信号为低电平时，使用高压侧的第一基准电压，生成当前周期的第一传输信号的高电平部分；当第一时间脉冲信号由低电平切换为高电平时，使用储存的第一基准电压，生成当前周期的第一传输信号的低电平部分；编码模块还用于当接收延迟信号时，迟滞释放储存的第一基准电压，改变第一传输信号的高电平部分以及低电平部分之间的脉宽比例，得到第二传输信号；可以实现将第一输入信号以及与第二输入信号整合为一个时序中的第一传输信号和第二传输信号，然后通过一条隔离传输通道将第一传输信号和第二传输信号传输并解码为第二输出信号和第一输出信号。

Description

一种应用于栅极驱动器的多输入编解码电路

技术领域

本发明涉及集成电路领域，尤其是一种应用于栅极驱动器的多输入编解码电路。

背景技术

栅极驱动器应用于控制单元和IGBT、MOSFET等开关管之间，是弱电和强电间的电路接口，因此需要一定的高压隔离功能，此外还应具有欠压保护、退饱和监测等保护功能，以满足其高可靠性的要求。

当出现退饱和现象时退饱和保护电路不仅要迅速关断IGBT、MOSFET等开关管避免其损坏，同时还需要将退饱和状态监测信号由高压侧反馈至低压输入侧，以完成退饱和故障监测。当出现电源电压低于设定值时，欠压锁定电路需要关断芯片中的其他模块，防止出现误操作，同时还需要将欠压状态监测信号由高压侧反馈至低压输入侧，以完成欠压故障监测。

因此，栅极驱动器通常需要三个独立的隔离传输通道。其中，两个隔离传输通道的信号传输方向为：从高压侧芯片指向低压侧芯片，这两个隔离传输通道分别用于传输高压侧退饱和状态监测信号和欠压闭锁状态监测信号。另外一个隔离传输通道的信号传输方向为：从低压侧芯片指向高压侧芯片，这一个隔离传输通道用于传输数字控制信号。

因此，这种常规结构的栅极驱动器因为有三个独立的隔离传输通道，所以需要较大的芯片面积，较高的成本。

发明内容

针对现有技术的上述问题，本文的目的在于，提供一种应用于栅极驱动器的多输入编解码电路，以解决现有技术中栅极驱动器需要较大的芯片面积，较高的成本的问题。

为了解决上述技术问题，本文的具体技术方案如下：

一方面，本文提供一种应用于栅极驱动器的多输入编解码电路，包括：

高压侧，包括编码模块；

所述编码模块用接收第一输入信号，当第一时间脉冲信号为低电平时，储存并使用所述高压侧的第一基准电压，生成当前周期的所述第一传输信号的高电平部分；当所述第一时间脉冲信号由低电平切换为高电平时，释放并使用储存的所述第一基准电压，生成当前周期的所述第一传输信号的低电平部分；

所述编码模块还用于当接收延迟处理后的第二输入信号时，迟滞释放储存的所述第一基准电压，改变所述第一传输信号的高电平部分以及低电平部分之间的脉宽比例，得到第二传输信号；

隔离传输通道，用于将所述第一传输信号和所述第二传输信号传输至低压侧；

所述低压侧，用于接收所述第一传输信号和所述第二传输信号，生成第二输出信号和第一输出信号。

作为本文的一个实施例，所述编码模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一电容、第一与门、第一反相器和触发反相单元；

第一基准电流源分别与所述第一PMOS管的栅极、所述第一PMOS管的源极、所述第二PMOS管的源极以及所述第三PMOS管的栅极相连；

第一基准电压源分别与所述第一PMOS管的漏极、所述第二PMOS管的漏极、所述第三PMOS管的漏极以及所述第四NMOS管的漏极相连；

所述第二PMOS管的栅极与所述第一输入信号相连；

所述第四PMOS管的栅极与所述第一时间脉冲信号相连，所述第四PMOS管的源极与所述第五PMOS管的漏极相连；

所述第五PMOS管的源极分别与所述第一NMOS管的漏极和所述第二NMOS管的漏极相连；

所述第二NMOS管的栅极与所述第一输入信号的相反信号相连，所述第二NMOS管的源极接地；

所述第一电容的一端分别与所述第二NMOS管的漏极以及所述触发反相单元的输入端相连，所述第一电容的另一端接地；

所述第一跟随信号和所述第一输入信号均与所述第一与门的输入端口相连；

所述第一与门的输出端口与所述第一反相器的输入端口相连；

所述第一反相器的输出端口分别与所述第五PMOS管的栅极以及所述第一NMOS管的栅极相连；

所述第一NMOS管的源极分别与所述第五NMOS管的漏极以及所述第六NMOS管的漏极相连；

所述第五NMOS管的源极接地，所述第五NMOS管的栅极分别与所述第三NMOS管的栅极、第四NMOS管的漏极以及所述第七NMOS管的栅极相连；

所述第六NMOS管的源极与所述第七NMOS管的漏极相连，所述第六NMOS管的栅极与延迟处理后所述的第二输入信号的相反信号相连；

所述第七NMOS管的源极接地；

所述第三NMOS管的漏极与所述第三PMOS管的源极相连，所述第三NMOS管的源极接地；

所述第四NMOS管的栅极与所述第一输入信号的相反信号相连，所述第四NMOS管的源极接地；

所述触发反相单元一路输出第一跟随信号，另一路输出所述第一传输信号和所述第二传输信号。

作为本文的一个实施例，所述触发反相单元，包括：第一施密特触发器、第二施密特触发器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器；

所述第一施密特触发器的输入端与所述第一电容的一端相连，所述第一施密特触发器输出端与所述第二反相器的输入端相连；

所述第二反相器的输出端分别与所述第二施密特触发器的输入端和所述第五反相器的输入端相连；

所述第二施密特触发器的输出端与所述第三反相器的输入端相连；

所述第三反相器的输出端与所述第四反相器的输入端相连；

所述第四反相器的输出端输出所述第一跟随信号；

所述第五反相器的输出端与所述第六反相器的输入端相连；

所述第六反相器的输出端输出所述第一传输信号和所述第二传输信号。

作为本文的一个实施例，所述高压侧还包括：

第一时间模块，用于接收当前周期的第二跟随信号和所述第一输入信号，生成当前周期的第一时间脉冲信号和次级第二跟随信号，并将所述次级第二跟随信号反馈为下一周期的第二跟随信号。

作为本文的一个实施例，所述第一时间模块包括：第六PMOS管、第七PMOS管、第八PMOS管、第八NMOS管、第九NMOS管、第二电容、第二与门、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第三施密特触发器、第四施密特触发器；

所述第一基准电流源，分别与所述第六PMOS管的源极、所述第六PMOS管的栅极、第七PMOS管的源极和第八PMOS管的栅极相连；

所述第一基准电压源，分别与所述第六PMOS管的漏极、第七PMOS管的漏极和第八PMOS管的漏极相连；

所述第七PMOS管的栅极与所述第一输入信号相连；

所述第八PMOS管的源极分别与所述第八NMOS管的漏极、所述第二电容的一端以及所述第九NMOS管的漏极相连；

所述第二跟随信号与所述第一输入信号均与所述第二与门的输入端相连，所述第二与门的输出端与所述第七反相器的输入端相连，所述第七反相器的输出端与所述第八NMOS管的栅极相连；

所述第八NMOS管的源极接地；

所述第二电容的另一端接地；

所述第九NMOS管的栅极与所述第一输入信号的相反信号相连，所述第九NMOS管的源极接地；

所述第三施密特触发器的输入端与所述第九NMOS管的漏极相连，所述第三施密特触发器的输出端与所述第八反相器的输入端相连；

所述第八反相器的输出端分别与所述第十一反相器的输入端以及所述第四施密特触发器的输入端相连；

所述第四施密特触发器的输出端与所述第九反相器的输入端相连；

所述第九反相器的输出端与所述第十反相器的输入端相连；

所述第十反相器的输出端输出所述第二跟随信号；

所述第十一反相器输出所述第一时间脉冲信号。

作为本文的一个实施例，所述低压侧包括：

第一解码模块，用于储存所述低压侧的第二基准电压源，在接收到所述第一传输信号和所述第二传输信号的上升沿时，释放储存的所述第二基准电压源至低于第一翻转阈值，生成一个时钟周期内所述第二时钟信号的下降沿；用于储存所述第二基准电压源至高于所述第一翻转阈值，生成一个时钟周期内所述第二时钟信号的上升沿；还用于使用所述第二时钟信号的上升沿采样所述第一传输信号和所述第二传输信号，得到所述第二输出信号；

第二解码模块，用于在接收所述第一传输信号和所述第二传输信号时，储存所述第二基准电压源至高于第二翻转阈值，生成所述第一输出信号的上升沿；还用于在未接收所述第一传输信号和所述第二传输信号至掉电时间后，生成所述第一输出信号的下降沿。

作为本文的一个实施例，所述第一解码模块包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第三电容、第一D触发器、第二D触发器、第五施密特触发器、第十二反相器、第十三反相器、第十四反相器；

第二基准电流源分别与所述第九PMOS管的源极、所述第九PMOS管的栅极、所述第十PMOS管的栅极、所述第十一PMOS管的源极和所述第十二PMOS管的栅极相连；

第二基准电压源分别与所述第九PMOS管的漏极、所述第十PMOS管的漏极、所述第十一PMOS管的漏极和所述第十二PMOS管的漏极相连；

所述第十二PMOS管的源极分别与所述第十三NMOS管的漏极、所述第十三PMOS管的源极和所述第三电容的一端相连；

所述第十三PMOS管的栅极与所述低压侧的使能信号相连，所述第十三PMOS管的漏极与所述第二基准电压源相连；

所述第三电容的另一端接地；

所述第十三NMOS管的源极与所述第十二NMOS管的漏极相连，所述第十二NMOS管的源极接地；

所述第二基准电压源与所述第一D触发器的D输入端相连，所述第一传输信号和所述第二传输信号与所述第一D触发器的CP输入端相连，所述第一D触发器的输出端与所述第十三NMOS管的栅极相连；

所述第十二NMOS管的栅极分别与所述第十一NMOS管的漏极和第十NMOS管的栅极相连；

所述第十NMOS管的漏极与栅极相连，所述第十NMOS管的漏极与所述第十PMOS管的源极相连；

所述第十NMOS管的源极接地，所述第十一NMOS管的源极接地，所述第十一NMOS管的栅极与所述使能信号的相反信号相连；

所述第五施密特触发器的输入端与所述第三电容的一端相连，所述第五施密特触发器的输出端与所述第十二反相器的输入端相连；

所述第十二反相器的输出端与所述第十三反相器的输入端相连；

所述第十三反相器的输出端与所述第十四反相器的输入端相连；

所述第十四反相器的输入端与所述第二D触发器的CP输入端相连，所述第一传输信号和所述第二传输信号与所述第二D触发器的D输入端相连，所述第二D触发器的输出端输出所述第二输出信号。

作为本文的一个实施例，所述第二解码模块包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第四电容、第三与门、第十五反相器、第十六反相器、第六施密特触发器；

第三基准电流源分别与所述第十四PMOS管的栅极、所述第十四PMOS管的源极、所述第十五PMOS管的源极、所述第十六PMOS管的栅极相连；

所述第二基准电压源分别与所述第十四PMOS管的漏极、所述第十五PMOS管的漏极、所述第十六PMOS管的漏极和所述第十七PMOS管的漏极；

所述第十七PMOS管的源极分别与所述第十七NMOS管的漏极、所述第四电容的一端和所述第十六NMOS管的漏极相连；

所述使能信号以及所述第一传输信号和所述第二传输信号与所述第三与门的输入端相连，所述第三与门的输出端与所述第十五反相器的输入端相连，所述第十五反相器的输出端与所述第十七PMOS管的栅极相连；

所述第十七NMOS管的栅极与所述使能信号的相反信号相连，所述第十七NMOS管的源极接地；

所述第四电容的另一端接地；

所述第十六NMOS管的栅极分别与所述第十五NMOS管的漏极、所述第十四NMOS管的栅极相连；

所述第十五NMOS管的栅极与所述使能信号的相反信号相连，所述第十五NMOS管的源极接地；

所述第十四NMOS管的漏极与所述第十六PMOS管的源极相连，所述第十四NMOS管的漏极与所述第十四NMOS管的栅极相连，所述第十四NMOS管的源极接地；

所述第六施密特触发器的输入端与所述第四电容的一端相连，所述第六施密特触发器的输出端与所述第十六反相器的输入端相连；

所述第十六反相器的输出端输出所述第一输出信号。

作为本文的一个实施例，所述高压侧还包括：

延时模块，用于在接收到第二输入信号的上升沿时，储存所述高压侧的第一基准电压，当储存的第一基准电压高于第三翻转阈值时，通过所述第一时间脉冲信号的下降沿触发储存的第一基准电压，生成所述延迟处理后的第一输入信号的上升沿；

还用于在接收到该第二输入信号的下降沿时，释放所述储存的第一基准电压，当储存的第一基准电压低于所述第三翻转阈值时，通过所述第一时间脉冲信号的下降沿触发储存的第一基准电压，生成所述延迟处理后的第一输入信号的上升沿。

作为本文的一个实施例，所述延时模块包括：第十八PMOS管、第十九PMOS管、第二十PMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第五电容、第六电容、第七施密特触发器、第十七反相器、第十八反相器、第三D触发器；

第四基准电流源分别与所述第十八PMOS管的源极、所述第十八PMOS管的栅极和所述第十九PMOS管的栅极相连；

所述第一基准电压源分别与所述第十八PMOS管的漏极、所述第十九PMOS管的漏极和所述第二十PMOS管的漏极相连；

所述第二十PMOS管的源极与所述第十八NMOS管的漏极、所述第五电容的一端和所述第六电容的一端相连；

所述第五电容和所述第六电容的另一端均接地；

所述第二输入信号与所述第十七反相器的输入端相连，所述第十七反相器的输出端与所述第十八NMOS管的栅极相连；

所述第十八NMOS管的栅极与所述第二十PMOS管的栅极相连，所述第十八NMOS管的源极与所述第二十NMOS管的漏极相连；

所述第二十NMOS管的栅极与所述第十九NMOS管的栅极相连，所述第二十NMOS管的源极接地；

所述第十九NMOS管的栅极与漏极相连，所述第十九NMOS管的漏极与所述第十九PMOS管的源极相连，所述第十九NMOS管的源极接地；

所述第七施密特触发器的输入端与所述第六电容的一端相连，所述第七施密特触发器的输出端与所述第三D触发器的D输入端相连；

所述第一时间脉冲信号与所述第十八反相器的输入端相连，所述第十八反相器的输出端与所述第三D触发器的CP输入端相连；

所述第三D触发器的输出端输出所述延迟处理后的第二输入信号。

采用上述技术方案，可以实现将栅极驱动器中的第一输入信号以及与延迟处理的第二输入信号，整合为一个时序中的第一传输信号和第二传输信号，且第一传输信号和第二传输信号的周期相同，但高电平部分和低电平部分不相同，然后通过一条隔离传输通道将第一传输信号和第二传输信号发送至低压侧，低压侧将第一传输信号和第二传输信号解码为第二输出信号和第一输出信号，通过这种方式，降低了芯片的面积，降低了栅极驱动器的制作成本。

为让本文的上述和其他目的、特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。

附图说明

为了更清楚地说明本文实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本文的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1示出了本文实施例一种多输入编解码电路的示意图；

图2示出了本文实施例时序图；

图3示出了本文实施例编码模块的电路图；

图4示出了本文实施例触发反相单元电路图；

图5示出了本文实施例第一时钟生成电路图；

图6示出了本文实施例延时模块电路图；

图7示出了本文实施例低压侧示意图；

图8示出了本文实施例第一解码模块电路图；

图9示出了本文实施例第二解码模块电路图。

附图符号说明：

101、第一PMOS管；

102、第二PMOS管；

103、第三PMOS管；

104、第四PMOS管；

105、第五PMOS管；

106、第六PMOS管；

107、第七PMOS管；

108、第八PMOS管；

109、第九PMOS管；

110、第十PMOS管；

111、第十一PMOS管；

112、第十二PMOS管；

113、第十三PMOS管；

114、第十四PMOS管；

115、第十五PMOS管；

116、第十六PMOS管；

117、第十七PMOS管；

118、第十八PMOS管；

119、第十九PMOS管；

120、第二十PMOS管；

201、第一NMOS管；

202、第二NMOS管；

203、第三NMOS管；

204、第四NMOS管；

205、第五NMOS管；

206、第六NMOS管；

207、第七NMOS管；

208、第八NMOS管；

209、第九NMOS管；

210、第十NMOS管；

211、第十一NMOS管；

212、第十二NMOS管；

213、第十三NMOS管；

214、第十四NMOS管；

215、第十五NMOS管；

216、第十六NMOS管；

217、第十七NMOS管；

218、第十八NMOS管；

219、第十九NMOS管；

220、第二十NMOS管；

301、第一电容；

302、第二电容；

303、第三电容；

304、第四电容；

305、第五电容；

306、第六电容；

401、第一施密特触发器；

402、第二施密特触发器；

403、第三施密特触发器；

404、第四施密特触发器；

405、第五施密特触发器；

406、第六施密特触发器；

407、第七施密特触发器；

501、第一反相器；

502、第二反相器；

503、第三反相器；

504、第四反相器；

505、第五反相器；

506、第六反相器；

507、第七反相器；

508、第八反相器；

509、第九反相器；

510、第十反相器；

511、第十一反相器；

512、第十二反相器；

513、第十三反相器；

514、第十四反相器；

515、第十五反相器；

516、第十六反相器；

517、第十七反相器；

518、第十八反相器；

601、第一D触发器；

602、第二D触发器；

603、第三D触发器；

701、第一与门；

702、第二与门；

703、第三与门；

801、触发反相单元；

901、第一解码模块；

902；第二解码模块。

具体实施方式

下面将结合本文实施例中的附图，对本文实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本文一部分实施例，而不是全部的实施例。基于本文中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本文保护的范围。

需要说明的是，本文的说明书和权利要求书及上述附图中的术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本文的实施例能够以除了在这里图示或描述的那些以外的顺序实施。此外，术语“包括”和“具有”以及他们的任何变形，意图在于覆盖不排他的包含，例如，包含了一系列步骤或单元的过程、方法、装置、产品或设备不必限于清楚地列出的那些步骤或单元，而是可包括没有清楚地列出的或对于这些过程、方法、产品或设备固有的其它步骤或单元。

隔离是指***中各种功能电路之间的电气分离，使得它们之间不存在直接导通路径。这样，不同电路可以拥有不同的地电位。利用电感、电容或光学方法，仍可让信号和/或电源在隔离电路之间通过。

对于采用栅极驱动器的***，隔离是必要的，万一此***出现故障时，如果损坏仅限于电子元件，则安全系数可以降低。但如果控制侧(低压侧)涉及到人的活动，那么高压侧和低压侧之间需要电流隔离，以阻止电力到达用户。

在保证栅极驱动器隔离的前提下，在发生电路异常时，如何将异常信号高效的传达到用户，也是十分重要的。本文下述内容，将对栅极驱动器中退饱和状态和欠压闭锁状态对应的两种信号的编码电路以及解码电路进行详细说明。

如图1所示一种多输入编解码电路的示意图，包括：

高压侧，包括编码模块；

所述编码模块用于接收第一输入信号，当第一时间脉冲信号为低电平时，储存并使用所述高压侧的第一基准电压，生成当前周期的所述第一传输信号的高电平部分；当所述第一时间脉冲信号由低电平切换为高电平时，释放并使用储存的所述第一基准电压，生成当前周期的所述第一传输信号的低电平部分；

所述编码模块还用于当接收延迟信号时，迟滞释放储存的所述第一基准电压，改变所述第一传输信号的高电平部分以及低电平部分之间的脉宽比例，得到第二传输信号；

隔离传输通道，用于将所述第一传输信号和所述第二传输信号传输至低压侧；

所述低压侧，用于接收所述第一传输信号和所述第二传输信号，生成第二输出信号和第一输出信号。

采用上述技术方案，可以实现将第一输入信号以及与第二输入信号对应的延迟信号，整合为一个时序中的第一传输信号和第二传输信号，且第一传输信号和第二传输信号的周期相同，但高电平部分和低电平部分不相同，然后通过一条隔离传输通道将第一传输信号和第二传输信号发送至低压侧，低压侧将第一传输信号和第二传输信号解码为第二输出信号和第一输出信号。

如图2所示时序图，在本文中，第二输入信号可以是退饱和状态监测信号，即对应图1中IN2，延迟信号是通过第二输入信号进行延迟处理得到的。为防止突发的干扰信号对编码过程产生影响，造成编码错误，当第二输入信号触发时，需要持续完成几次，包括三次、四次或五次等次数的编码，因此需要将短暂的退饱和信号t1进行延长，即得到IN-W对应的t2，在本文中t2可以为3微秒。

在本文中，如图2，第一输入信号可以为欠压闭锁状态监测信号，在IN1为低电平时(对应图2中的A区)，出现欠压闭锁状态；在IN1高的时候，欠压闭锁状态消失。当出现欠压闭锁状态时，高压侧和低压侧所有电路停止工作，避免高压侧或低压侧电路出现损坏，然后在图2中的B区和C区，所有的电路恢复工作，检测退饱和状态，并将退饱和状态传达到第二输出信号，将欠压闭锁状态传达到第二输出状态。

可见，为了将第一输入信号和第二输入信号通过一条时序信号传达到低压侧，需要将第一输入信号和第二输入信号进行编码，得到第一传输信号和第二传输信号，对应图2中的TX和RX。在本文中，为了区别第一输入信号和第二输入信号，本文将高压侧经由隔离传输通道发送到低压侧的信号作为第一传输信号和第二传输信号，将输入到隔离传输通道的第一传输信号和第二传输信号作为TX，将经由隔离传输通道发送的第一传输信号和第二传输信号作为RX，第一传输信号和第二传输信号是在同一时序上的，具有不同占空比的方波信号，在本文中，第一传输信号和第二传输信号不同时出现。

本文中，TX与RX中的仅存在零点几微秒的时延，除此之外，信号完全一致。所以为了方便说明可以将TX与RX统称为第一传输信号和第二传输信号。在本文中第一传输信号对应图2中t5的部分，第二传输信号对应t6中的部分，在本文中，第一传输信号与第二传输信号的周期一致。区别在于一个周期内，高电平部分与低电平部分之前的脉宽比例存在差别。正因如此，本文可以通过具有不同脉宽比例的信号传输两种信息(欠压闭锁状态以及退饱和状态)，并通过低压侧的解码模块对第一传输信号和第二传输信号进行解码。

在本文中，第二输入信号是一个脉冲信号，脉宽通常为100-200ns。

如图3所示编码模块的电路图，为了方便说明，本文将对高压侧的编码模块进行详细说明，并通过公式给出如何得到t5(第一传输信号)和t6(第二传输信号)两种不同的信号的实现原理，作为本文的一个实施例，所述编码模块包括：第一PMOS管101、第二PMOS管102、第三PMOS管103、第四PMOS管104、第五PMOS管105、第一NMOS管201、第二NMOS管202、第三NMOS管203、第四NMOS管204、第五NMOS管205、第六NMOS管206、第七NMOS管207、第一电容301、第一与门701、第一反相器501和触发反相单元801；

第一基准电流源分别与所述第一PMOS管101的栅极、所述第一PMOS管101的源极、所述第二PMOS管102的源极以及所述第三PMOS管103的栅极相连；

第一基准电压源分别与所述第一PMOS管101的漏极、所述第二PMOS管102的漏极、所述第三PMOS管103的漏极以及所述第四NMOS管204的漏极相连；

所述第二PMOS管102的栅极与所述第一输入信号相连；

所述第四PMOS管104的栅极与所述第一时间脉冲信号相连，所述第四PMOS管104的源极与所述第五PMOS管105的漏极相连；

所述第五PMOS管105的源极分别与所述第一NMOS管201的漏极和所述第二NMOS管202的漏极相连；

所述第二NMOS管202的栅极与所述第一输入信号的相反信号相连，所述第二NMOS管202的源极接地；

所述第一电容301的一端分别与所述第二NMOS管202的漏极以及所述触发反相单元801的输入端相连，所述第一电容301的另一端接地；

所述第一跟随信号和所述第一输入信号均与所述第一与门701的输入端口相连；

所述第一与门701的输出端口与所述第一反相器501的输入端口相连；

所述第一反相器501的输出端口分别与所述第五PMOS管105的栅极以及所述第一NMOS管201的栅极相连；

所述第一NMOS管201的源极分别与所述第五NMOS管205的漏极以及所述第六NMOS管206的漏极相连；

所述第五NMOS管205的源极接地，所述第五NMOS管205的栅极分别与所述第三NMOS管203的栅极、第四NMOS管204的漏极以及所述第七NMOS管207的栅极相连；

所述第六NMOS管206的源极与所述第七NMOS管207的漏极相连，所述第六NMOS管206的栅极与所述延迟处理后的第一输入信号的相反信号相连；

所述第七NMOS管207的源极接地；

所述第三NMOS管203的漏极与所述第三PMOS管103的源极相连，所述第三NMOS管203的源极接地；

所述第四NMOS管204的栅极与所述第二输入信号的相反信号相连，所述第四NMOS管204的源极接地；

所述触发反相单元801一路输出第一跟随信号，另一路输出所述第一传输信号和所述第二传输信号。

在图3中，流过第五NMOS管205和第七NMOS管207的电流决定t5和t6的时长。具体地：

第一PMOS管101、第三PMOS管103、第三PMOS管103、第五NMOS管205、第七NMOS管207之间构成电流镜，流过第五NMOS管205、第七NMOS管207的电流I1和I2与第二基准电流成比例关系，具体公式为：

在公式(1)和公式(2)中W和L为MOS管的宽长比，且本文中后续所有的内容中,W和L都为MOS管的宽长比。除另外限定外，本文的“*”表示为四则运算中的乘法符号。

其中IREF1为第一基准电流，N5为第五NMOS管205、N3为第三NMOS管203、N7为第七NMOS管207、P1为第一PMOS管101。

在本文中，可以通过调整MOS管的宽长比来控制I1和I2的大小。

在本文中，第一跟随信号ZN1的初始状态为高电平。当第一输入信号为高电平时，由于第一跟随信号ZN1为高，会将第五PMOS管105开启，第一NMOS管201关断，当第一时间脉冲信号CLK1为低电平时，第四PMOS管104会开启，并且快速的将第一基准电压引向第一电容301,第一电容301上的电压被拉高，当第一电容301上的电压超过触发反相单元801的翻转阈值时，触发反相单元801的一路输出(第一传输信号和第二传输信号)为高，另一路输出(第一跟随信号ZN1)为低。

当第一跟随信号ZN1变低后，第一跟随信号ZN1反馈到第一与门701的一路输入，此时第一与门701的输出电平会与上一次第一跟随信号为高时相反，所以第五PMOS管105关断，第一NMOS管201开启，当第二输入信号为低电平时，第二输入信号的相反信号为高电平，第六NMOS管206开启，当第五NMOS管205和第七NMOS管207同时开启时，第一电容301会通过电流I1和I2同时放电，且满足放电公式：

(I₁+I₂)*t5＝C₁*ΔU₁ (3)

在公式(3)中，可以看出，在等号右侧的参数固定时，第一电容301放电时间t5与放电电流(I1和I2)成反比，当放电电流变高时，第一电容301的放电时间变短，反之亦然。

当第一电容301上的电压低于触发反相单元801的翻转阈值时，触发反相单元801的一路输出，第一传输信号由高变低，另一路输出信号第一跟随信号ZN1由低变高，当第一跟随信号ZN1变高后，第一NMOS管201又一次关断，第五PMOS管105再次开启，当第一时间脉冲信号CLK1变低时，第一电容301上的电压再次拉高，循环往复，第一传输信号会编码成脉冲宽度为t5,频率固定为f的脉冲信号。

根据公式(3)，本文调整放电电流，即可以实现调整t5到t6，具体地：

当第二输入信号为高电平时，第二输入信号的相反信号为低电平，第六NMOS管206关断，当第一NMOS管201开启时，第一电容301只能通过第七NMOS管207放电，且满足：

I₁*t6＝C₁*ΔU₁ (4)

当第一电容301上的电压低于触发反相单元801的翻转阈值时，触发反相单元801的一路输入，第一传输信号由高变低，另一路输出，第一跟随信号由低变高，当第一跟随信号变高后，第一NMOS管201关断，第五PMOS管105开启，当第一时间脉冲信号变低后，第一电容301上的电压再次拉高，此时第一传输信号会转化成脉冲宽度为t6的，周期固定为f的第二传输信号。

可见，第一传输信号与第二传输信号形成的本质一致，即通过调整第一电容301的放电电流，即可实现将第一传输信号和第二传输信号之间的相互转化。

在本文中触发反相单元801，用于将一个电平反相为两种不同状态的输出。

如图4所示触发反相单元电路图，具体地，所述触发反相单元801，包括：第一施密特触发器401、第二施密特触发器402、第二反相器502、第三反相器503、第四反相器504、第五反相器505、第六反相器506；

所述第一施密特触发器401的输入端与所述第一电容301的一端相连，所述第一施密特触发器401输出端与所述第二反相器502的输入端相连；

所述第二反相器502的输出端分别与所述第二施密特触发器402的输入端和所述第五反相器505的输入端相连；

所述第二施密特触发器402的输出端与所述第三反相器503的输入端相连；

所述第三反相器503的输出端与所述第四反相器504的输入端相连；

所述第四反相器504的输出端输出所述第一跟随信号；

所述第五反相器505的输出端与所述第六反相器506的输入端相连；

所述第六反相器506的输出端输出所述第一传输信号和所述第二传输信号。

可见，在第一施密特触发器401的输入为高时，第六反相器506的输出端，输出第一传输信号为高；第四反相器504的输出端，输出第一跟随信号为低。

在本文中，第五反相器505与第六反相器506用于双非整形。同样的，第三反相器503与第四反相器504也是用于双非整形。电路设计时，可以考虑不添加双非整形反相器，且不会影响正常功能，当然，为了电路性能的优化，可以添加双非整形反相器。当有需要时，采用这种原理，可以在第六反相器506后再串联偶数个反相器，同样可以起到本文的效果，且在第四反相器504后，也串联偶数个反相器，也可以起到本文的效果，具体内容，由于篇幅所限，所以不再赘述。

由于在本文中，编码模块需要通过时钟定期获取第一基准电压，并存储，进而编码，因此，本文给出一种第一时钟生成电路。

如图5所示第一时钟生成电路图，在本文中，第一时间模块，用于接收当前周期的第二跟随信号和所述第一输入信号，生成当前周期的第一时间脉冲信号和次级第二跟随信号，并将所述次级第二跟随信号反馈为下一周期的第二跟随信号。

具体地，所述第一时间模块包括：第六PMOS管106、第七PMOS管107、第八PMOS管108、第八NMOS管208、第九NMOS管209、第二电容302、第二与门702、第七反相器507、第八反相器508、第九反相器509、第十反相器510、第十一反相器511、第三施密特触发器403、第四施密特触发器404；

所述第一基准电流源，分别与所述第六PMOS管106的源极、所述第六PMOS管106的栅极、第七PMOS管107的源极和第八PMOS管108的栅极相连；

所述第一基准电压源，分别与所述第六PMOS管106的漏极、第七PMOS管107的漏极和第八PMOS管108的漏极相连；

所述第七PMOS管107的栅极与所述第一输入信号相连；

所述第八PMOS管108的源极分别与所述第八NMOS管208的漏极、所述第二电容302的一端以及所述第九NMOS管209的漏极相连；

所述第二跟随信号与所述第一输入信号均与所述第二与门702的输入端相连，所述第二与门702的输出端与所述第七反相器507的输入端相连，所述第七反相器507的输出端与所述第八NMOS管208的栅极相连；

所述第八NMOS管208的源极接地；

所述第二电容302的另一端接地；

所述第九NMOS管209的栅极与所述第一输入信号的相反信号相连，所述第九NMOS管209的源极接地；

所述第三施密特触发器403的输入端与所述第九NMOS管209的漏极相连，所述第三施密特触发器403的输出端与所述第八反相器508的输入端相连；

所述第八反相器508的输出端分别与所述第十一反相器511的输入端以及所述第四施密特触发器404的输入端相连；

所述第四施密特触发器404的输出端与所述第九反相器509的输入端相连；

所述第九反相器509的输出端与所述第十反相器510的输入端相连；

所述第十反相器510的输出端输出所述第二跟随信号；

所述第十一反相器511输出所述第一时间脉冲信号。

需要说明的是，为了节省电路尺寸，可以令第一时间模块使用的基准电压源和基准电流源可以与编码模块一致，在图4中第六PMOS管106和第八PMOS管108构成电流镜，流过第八PMOS管108的电流I3与第一基准电流成比例关系，其中

其中IREF1为第一基准电流，P6为第六PMOS管106，P8为第八PMOS管108。

通过公式(5)可见，在本文中，可以通过调整第六PMOS管106和第八PMOS管108的宽长比来控制I3的大小。

当第一输入信号为低电平时，第一输入信号的相反信号为高电位，第一时钟模块不工作，第二电容302的电压被拉到地，此时第一时钟脉冲信号CLK1为高电平，第二跟随信号ZN输出高电平。

当第一输入信号为高电平时，第一输入信号的相反信号为低电位，第一时钟模块开始工作，由于信号第二跟随信号ZN和第一输入信号为高电平，第八NMOS管208截止，第一基准电流源IREF1开始给第二电容302充电，当第二电容302上的电压超过第三施密特触发器403的翻转阈值时，第三施密特触发器403输出变低。此时第一时间脉冲信号CLK1输出变低，第二跟随信号ZNMOS管的输出也为低，当第二跟随信号ZN输出变低后，第八NMOS管208开启，此时第八NMOS管208的下拉能力大于第八PMOS管108(电流为I3)的上拉能力，第二电容302的电压被拉低，当第二电容302上的电压低于第三施密特触发器403的翻转阈值时，第三施密特触发器403输出为高，此时第一时间脉冲信号CLK1输出由低变高，第二跟随信号ZN的输出由低变高，第二跟随信号ZN变高后，第八NMOS管208截止，第一基准电流源IREF1重新给第二电容302充电。如此循环往复，第一时间脉冲信号CLK1成为频率固定的时钟信号。

在图2和图4中，由于退饱和状态监测信号较为短暂，仅为t1长度，为防止突发的干扰信号对编码过程产生影响，造成编码错误，需要延长t1的长度，可以在接收到一个第二输入信号时，生成多个第二传输信号，因此需要有一个延时电路，在接收到短暂的第二输入信号后，对第二输入信号进行延时处理得到延时信号，在本文中延时信号即为延迟处理后的第二输入信号，进而持续的作用于第六NMOS管206，生成若干个周期的第二传输信号。

如图6所示延时模块电路图，在本文中，高压侧还包括：延时模块，用于在接收到第二输入信号的上升沿时，储存所述高压侧的第一基准电压，当储存的第一基准电压高于第三翻转阈值时，通过所述第一时间脉冲信号的下降沿触发储存的第一基准电压，生成所述延迟信号的上升沿；

还用于在接收到该第二输入信号的下降沿时，释放所述储存的第一基准电压，当储存的第一基准电压低于所述第三翻转阈值时，通过所述第一时间脉冲信号的下降沿触发储存的第一基准电压，生成所述延迟信号的下降沿。

具体的，所述延时模块包括：第十八PMOS管118、第十九PMOS管119、第二十PMOS管120、第十八NMOS管218、第十九NMOS管219、第二十NMOS管220、第五电容305、第六电容306、第七施密特触发器407、第十七反相器517、第十八反相器518、第三D触发器603；

第四基准电流源分别与所述第十八PMOS管118的源极、所述第十八PMOS管118的栅极和所述第十九PMOS管119的栅极相连；

所述第一基准电压源分别与所述第十八PMOS管118的漏极、所述第十九PMOS管119的漏极和所述第二十PMOS管120的漏极相连；

所述第二十PMOS管120的源极与所述第十八NMOS管218的漏极、所述第五电容305的一端和所述第六电容306的一端相连；

所述第五电容305和所述第六电容306的另一端均接地；

所述第二输入信号与所述第十七反相器517的输入端相连，所述第十七反相器517的输出端与所述第十八NMOS管218的栅极相连；

所述第十八NMOS管218的栅极与所述第二十PMOS管120的栅极相连，所述第十八NMOS管218的源极与所述第二十NMOS管220的漏极相连；

所述第二十NMOS管220的栅极与所述第十九NMOS管219的栅极相连，所述第二十NMOS管220的源极接地；

所述第十九NMOS管219的栅极与漏极相连，所述第十九NMOS管219的漏极与所述第十九PMOS管119的源极相连，所述第十九NMOS管219的源极接地；

所述第七施密特触发器407的输入端与所述第六电容306的一端相连，所述第七施密特触发器407的输出端与所述第三D触发器603的D输入端相连；

所述第一时间脉冲信号与所述第十八反相器518的输入端相连，所述第十八反相器518的输出端与所述第三D触发器603的CP输入端相连；

所述第三D触发器603的输出端输出所述延时信号。

在本文中，第十八PMOS管118、第十九PMOS管119、第十九NMOS管219和第二十NMOS管220构成电流镜，流过第二十NMOS管220的电流I4与第四基准电流源IREF4成比例关系。

其中IREF4为第四基准电流，P19为第十九PMOS管119，P18为第十八PMOS管118，N19为第十九NMOS管219，N20为第二十NMOS管220。

可以通过调整第十八PMOS管118、第十九PMOS管119、第十八NMOS管218和第十九NMOS管219的宽长比来控制I4的大小。当第一输入信号为低电平时，第三D触发器603复位，使延时信号保持为低电平。

当第一输入信号为高电平时，触发器读取输入数据，第二输入信号的高电平使第二十PMOS管120开启、第十八NMOS管218关断，第五电容305和第六电容306上的电压被迅速拉高，当第一时间脉冲信号CLK1的下降沿到来时，使延时信号变高。

当第二输入信号由高电平变成低电平时，第二十PMOS管120关断、第十八NMOS管218开启，第五电容305和第六电容306上的电压通过I4开始放电，且满足：

I₄*t2＝(C₅+C₆)*ΔU (7)

其中ΔU为第五电容305和第六电容306上的电压变化，t2为第五电容305和第六电容306上的电压下降到第七施密特触发器407翻转电压所需要的时间，当第五电容305和第六电容306上的电压下降到施密特触发器的翻转阈值时，第一时间脉冲信号CLK1的下降沿，会使延时信号IN_W变低；第五电容305和第六电容306放电产生的延时t2，会将第二输入信号展宽，展宽后的信号通过第一时间脉冲信号CLK1的下降沿触发，产生延时信号IN_W。

在图2中可以看到t1为第二输入信号的脉宽，t2为延时信号IN_W的脉宽，t2>t1，因此通过延时模块可以对第二输入信号进行延时。

在低压侧，需要解码模块对第一传输信号和第二传输信号进行解码，在本文中，在低压侧存在两个解码模块，可以分别得到不同的信号(欠压闭锁状态和退饱和状态)。

如图7所示低压侧示意图，所述低压侧包括：

第一解码模块901，用于储存所述低压侧的第二基准电压源，在接收到所述第一传输信号和所述第二传输信号的上升沿时，释放储存的所述第二基准电压源至低于第一翻转阈值，生成一个时钟周期内所述第二时钟信号的下降沿；用于储存所述第二基准电压源至高于所述第一翻转阈值，生成一个时钟周期内所述第二时钟信号的上升沿；还用于使用所述第二时钟信号的上升沿采样所述第一传输信号和所述第二传输信号，得到所述第二输出信号；

第二解码模块902，用于在接收所述第一传输信号和所述第二传输信号时，储存所述第二基准电压源至高于第二翻转阈值，生成所述第一输出信号的上升沿；还用于在未接收所述第一传输信号和所述第二传输信号至掉电时间后，生成所述第一输出信号的下降沿。

如图8所示第一解码模块电路图，所述第一解码模块包括第九PMOS管109、第十PMOS管110、第十一PMOS管111、第十二PMOS管112、第十三PMOS管113、第十NMOS管210、第十一NMOS管211、第十二NMOS管212、第十三NMOS管213、第三电容303、第一D触发器601、第二D触发器602、第五施密特触发器405、第十二反相器512、第十三反相器513、第十四反相器514；

第二基准电流源分别与所述第九PMOS管109的源极、所述第九PMOS管109的栅极、所述第十PMOS管110的栅极、所述第十一PMOS管111的源极和所述第十二PMOS管112的栅极相连；

第二基准电压源分别与所述第九PMOS管109的漏极、所述第十PMOS管110的漏极、所述第十一PMOS管111的漏极和所述第十二PMOS管112的漏极相连；

所述第十二PMOS管112的源极分别与所述第十三NMOS管213的漏极、所述第十三PMOS管113的源极和所述第三电容303的一端相连；

所述第十三PMOS管113的栅极与所述低压侧的使能信号相连，所述第十三PMOS管113的漏极与所述第二基准电压源相连；

所述第三电容303的另一端接地；

所述第十三NMOS管213的源极与所述第十二NMOS管212的漏极相连，所述第十二NMOS管212的源极接地；

所述第二基准电压源与所述第一D触发器601的D输入端相连，所述第一传输信号和所述第二传输信号与所述第一D触发器601的CP输入端相连，所述第一D触发器601的输出端与所述第十三NMOS管213的栅极相连；

所述第十二NMOS管212的栅极分别与所述第十一NMOS管211的漏极和第十NMOS管210的栅极相连；

所述第十NMOS管210的漏极与栅极相连，所述第十NMOS管210的漏极与所述第十PMOS管110的源极相连；

所述第十NMOS管210的源极接地，所述第十一NMOS管211的源极接地，所述第十一NMOS管211的栅极与所述使能信号的相反信号相连；

所述第五施密特触发器405的输入端与所述第三电容303的一端相连，所述第五施密特触发器405的输出端与所述第十二反相器512的输入端相连；

所述第十二反相器512的输出端与所述第十三反相器513的输入端相连；

所述第十三反相器513的输出端与所述第十四反相器514的输入端相连；

所述第十四反相器514的输入端与所述第二D触发器602的CP输入端相连，所述第一传输信号和所述第二传输信号与所述第二D触发器602的D输入端相连，所述第二D触发器602的输出端输出所述第二输出信号。

在本文中第二时钟信号是通过第一D触发器601时效后进行触发的，在本文中，第二时钟脉冲信号CLK2的初始状态为高电平，第十二NMOS管212的下拉电流高于第十二PMOS管112的上拉电流，当第一传输信号和第二传输信号的上升沿到来时，第十三NMOS管213打开，第三电容303开始放电，第二时钟脉冲信号CLK2由高电平变为低电平，此时第一D触发器601复位，第十三NMOS管213关断，第十二PMOS开始给第三电容303充电，当第三电容303上的电压超过第五施密特触发器405的翻转阈值时，第二时钟脉冲信号CLK2将由低电平变为高电平，通过控制充电电流大小，可设计CLK2是脉冲宽度为t4，频率为f的方波信号，具体的原理与上述内容一致，由于篇幅受限，不再赘述。

在图8中，第二D触发器602使用第二时间脉冲信号CLK2的上升沿采样第一传输信号和第二传输信号解码得到第二输出信号OUT2，对应图2中的OUT2时序中高电平部分。当采样到第二传输信号时，第二输出信号OUT2为高电平；当未采样到第二传输信号时，第二输出信号OUT2为低电平。其中EN是使能信号(相当于第一输入信号)，通常为低压侧的欠压闭锁状态监测信号，当EN为低电平时，第一解码模块不工作。

如图9所示第二解码模块电路图，所述第二解码模块包括第十四PMOS管114、第十五PMOS管115、第十六PMOS管116、第十七PMOS管117、第十四NMOS管214、第十五NMOS管215、第十六NMOS管216、第十七NMOS管217、第四电容304、第三与门703、第十五反相器515、第十六反相器516、第六施密特触发器406；

第三基准电流源分别与所述第十四PMOS管114的栅极、所述第十四PMOS管114的源极、所述第十五PMOS管115的源极、所述第十六PMOS管116的栅极相连；

所述第二基准电压源分别与所述第十四PMOS管114的漏极、所述第十五PMOS管115的漏极、所述第十六PMOS管116的漏极和所述第十七PMOS管117的漏极；

所述第十七PMOS管117的源极分别与所述第十七NMOS管217的漏极、所述第四电容304的一端和所述第十六NMOS管216的漏极相连；

所述使能信号以及所述第一传输信号和所述第二传输信号与所述第三与门703的输入端相连，所述第三与门703的输出端与所述第十五反相器515的输入端相连，所述第十五反相器515的输出端与所述第十七PMOS管117的栅极相连；

所述第十七NMOS管217的栅极与所述使能信号的相反信号相连，所述第十七NMOS管217的源极接地；

所述第四电容304的另一端接地；

所述第十六NMOS管216的栅极分别与所述第十五NMOS管215的漏极、所述第十四NMOS管214的栅极相连；

所述第十五NMOS管215的栅极与所述使能信号的相反信号相连，所述第十五NMOS管215的源极接地；

所述第十四NMOS管214的漏极与所述第十六PMOS管116的源极相连，所述第十四NMOS管214的漏极与所述第十四NMOS管214的栅极相连，所述第十四NMOS管214的源极接地；

所述第六施密特触发器406的输入端与所述第四电容304的一端相连，所述第六施密特触发器406的输出端与所述第十六反相器516的输入端相连；

所述第十六反相器516的输出端输出所述第一输出信号。

在本文中，需要第一输入信号存在时，才可以生成第二输出信号，第一输入信号相当于高压侧的状态标识，在第一输入信号为高电平时，高压侧可以正常工作，因此需要将第一输入信号的发送至低压侧，且第一输入信号与第一输出信号要保持对应。

在本文中，第二解码模块通过检测第一传输信号和第二传输信号是否出现高电平信号解码得到第一输出信号OUT1。当第一传输信号和第二传输信号为高电平时，第十七PMOS管117开启，第四电容304上的电压被拉高，达到第六施密特触发器406翻转阈值时，第一输出信号OUT1为高电平信号。当第一传输信号和第二传输信号的信号为低电平时，第十七PMOS管117关断，第十六NMOS管216开启给第四电容304放电，第十六NMOS管216通过I5放电且满足：

I₂*t7＝C₄*ΔU₂ (7)

其中I5的计算方法可以采用上述的电流镜的方式计算，本文不做限定。

当连续一段时间内(例如t7＝5us)没有脉冲信号出现时，第四电容304上的电压无法达到第六施密特触发器406的翻转阈值，从而使第一输出信号OUT1为低电平信号。其中EN使能信号，通常为低压侧的欠压闭锁状态监测信号，当EN为低电平时，第二解码模块不工作。

还应理解，在本文实施例中，术语“和/或”仅仅是一种描述关联对象的关联关系，表示可以存在三种关系。例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。另外，本文中字符“/”，一般表示前后关联对象是一种“或”的关系。

本领域普通技术人员可以意识到，结合本文中所公开的实施例描述的各示例的单元及算法步骤，能够以电子硬件、计算机软件或者二者的结合来实现，为了清楚地说明硬件和软件的可互换性，在上述说明中已经按照功能一般性地描述了各示例的组成及步骤。这些功能究竟以硬件还是软件方式来执行，取决于技术方案的特定应用和设计约束条件。专业技术人员可以对每个特定的应用来使用不同方法来实现所描述的功能，但是这种实现不应认为超出本文的范围。

所属领域的技术人员可以清楚地了解到，为了描述的方便和简洁，上述描述的***、装置和单元的具体工作过程，可以参考前述方法实施例中的对应过程，在此不再赘述。

在本文所提供的几个实施例中，应该理解到，所揭露的***、装置和方法，可以通过其它的方式实现。例如，以上所描述的装置实施例仅仅是示意性的，例如，所述单元的划分，仅仅为一种逻辑功能划分，实际实现时可以有另外的划分方式，例如多个单元或组件可以结合或者可以集成到另一个***，或一些特征可以忽略，或不执行。另外，所显示或讨论的相互之间的耦合或直接耦合或通信连接可以是通过一些接口、装置或单元的间接耦合或通信连接，也可以是电的，机械的或其它的形式连接。

所述作为分离部件说明的单元可以是或者也可以不是物理上分开的，作为单元显示的部件可以是或者也可以不是物理单元，即可以位于一个地方，或者也可以分布到多个网络单元上。可以根据实际的需要选择其中的部分或者全部单元来实现本文实施例方案的目的。

另外，在本文各个实施例中的各功能单元可以集成在一个处理单元中，也可以是各个单元单独物理存在，也可以是两个或两个以上单元集成在一个单元中。上述集成的单元既可以采用硬件的形式实现，也可以采用软件功能单元的形式实现。

所述集成的单元如果以软件功能单元的形式实现并作为独立的产品销售或使用时，可以存储在一个计算机可读取存储介质中。基于这样的理解，本文的技术方案本质上或者说对现有技术做出贡献的部分，或者该技术方案的全部或部分可以以软件产品的形式体现出来，该计算机软件产品存储在一个存储介质中，包括若干指令用以使得一台计算机设备(可以是个人计算机，服务器，或者网络设备等)执行本文各个实施例所述方法的全部或部分步骤。而前述的存储介质包括：U盘、移动硬盘、只读存储器(ROM，Read-ONMOS管lyMemory)、随机存取存储器(RAM，RaNMOS管dom Access Memory)、磁碟或者光盘等各种可以存储程序代码的介质。

本文中应用了具体实施例对本文的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本文的方法及其核心思想；同时，对于本领域的一般技术人员，依据本文的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本文的限制。

Claims (10)

1.一种应用于栅极驱动器的多输入编解码电路，其特征在于，包括：

高压侧，包括编码模块；

所述编码模块用于接收第一输入信号，当第一时间脉冲信号为低电平时，储存并使用所述高压侧的第一基准电压，生成当前周期的第一传输信号的高电平部分；当所述第一时间脉冲信号由低电平切换为高电平时，释放并使用储存的所述第一基准电压，生成当前周期的所述第一传输信号的低电平部分；

所述编码模块还用于当接收延迟处理后的第二输入信号时，迟滞释放储存的所述第一基准电压，改变所述第一传输信号的高电平部分以及低电平部分之间的脉宽比例，得到第二传输信号；

隔离传输通道，用于将所述第一传输信号和所述第二传输信号传输至低压侧；

所述低压侧，用于接收所述第一传输信号和所述第二传输信号，生成第二输出信号和第一输出信号。

2.根据权利要求1所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述编码模块包括：第一PMOS管、第二PMOS管、第三PMOS管、第四PMOS管、第五PMOS管、第一NMOS管、第二NMOS管、第三NMOS管、第四NMOS管、第五NMOS管、第六NMOS管、第七NMOS管、第一电容、第一与门、第一反相器和触发反相单元；

第一基准电流源分别与所述第一PMOS管的栅极、所述第一PMOS管的源极、所述第二PMOS管的源极以及所述第三PMOS管的栅极相连；

第一基准电压源分别与所述第一PMOS管的漏极、所述第二PMOS管的漏极、所述第三PMOS管的漏极以及所述第四NMOS管的漏极相连；

所述第二PMOS管的栅极与所述第一输入信号相连；

所述第四PMOS管的栅极与所述第一时间脉冲信号相连，所述第四PMOS管的源极与所述第五PMOS管的漏极相连；

所述第五PMOS管的源极分别与所述第一NMOS管的漏极和所述第二NMOS管的漏极相连；

所述第二NMOS管的栅极与所述第一输入信号的相反信号相连，所述第二NMOS管的源极接地；

所述第一电容的一端分别与所述第二NMOS管的漏极以及所述触发反相单元的输入端相连，所述第一电容的另一端接地；

第一跟随信号和所述第一输入信号均与所述第一与门的输入端口相连；

所述第一与门的输出端口与所述第一反相器的输入端口相连；

所述第一反相器的输出端口分别与所述第五PMOS管的栅极以及所述第一NMOS管的栅极相连；

所述第一NMOS管的源极分别与所述第五NMOS管的漏极以及所述第六NMOS管的漏极相连；

所述第五NMOS管的源极接地，所述第五NMOS管的栅极分别与所述第三NMOS管的栅极、第四NMOS管的漏极以及所述第七NMOS管的栅极相连；

所述第六NMOS管的源极与所述第七NMOS管的漏极相连，所述第六NMOS管的栅极与延迟处理后所述的第二输入信号的相反信号相连；

所述第七NMOS管的源极接地；

所述第三NMOS管的漏极与所述第三PMOS管的源极相连，所述第三NMOS管的源极接地；

所述第四NMOS管的栅极与所述第一输入信号的相反信号相连，所述第四NMOS管的源极接地；

所述触发反相单元一路输出第一跟随信号，另一路输出所述第一传输信号和所述第二传输信号。

3.根据权利要求2所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述触发反相单元，包括：第一施密特触发器、第二施密特触发器、第二反相器、第三反相器、第四反相器、第五反相器、第六反相器；

所述第一施密特触发器的输入端与所述第一电容的一端相连，所述第一施密特触发器输出端与所述第二反相器的输入端相连；

所述第二反相器的输出端分别与所述第二施密特触发器的输入端和所述第五反相器的输入端相连；

所述第二施密特触发器的输出端与所述第三反相器的输入端相连；

所述第三反相器的输出端与所述第四反相器的输入端相连；

所述第四反相器的输出端输出所述第一跟随信号；

所述第五反相器的输出端与所述第六反相器的输入端相连；

所述第六反相器的输出端输出所述第一传输信号和所述第二传输信号。

4.根据权利要求2所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述高压侧还包括：

第一时间模块，用于接收当前周期的第二跟随信号和所述第一输入信号，生成当前周期的第一时间脉冲信号和次级第二跟随信号，并将所述次级第二跟随信号反馈为下一周期的第二跟随信号。

5.根据权利要求4所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述第一时间模块包括：第六PMOS管、第七PMOS管、第八PMOS管、第八NMOS管、第九NMOS管、第二电容、第二与门、第七反相器、第八反相器、第九反相器、第十反相器、第十一反相器、第三施密特触发器、第四施密特触发器；

所述第一基准电流源，分别与所述第六PMOS管的源极、所述第六PMOS管的栅极、第七PMOS管的源极和第八PMOS管的栅极相连；

所述第一基准电压源，分别与所述第六PMOS管的漏极、第七PMOS管的漏极和第八PMOS管的漏极相连；

所述第七PMOS管的栅极与所述第一输入信号相连；

所述第八PMOS管的源极分别与所述第八NMOS管的漏极、所述第二电容的一端以及所述第九NMOS管的漏极相连；

所述第二跟随信号与所述第一输入信号均与所述第二与门的输入端相连，所述第二与门的输出端与所述第七反相器的输入端相连，所述第七反相器的输出端与所述第八NMOS管的栅极相连；

所述第八NMOS管的源极接地；

所述第二电容的另一端接地；

所述第九NMOS管的栅极与所述第一输入信号的相反信号相连，所述第九NMOS管的源极接地；

所述第三施密特触发器的输入端与所述第九NMOS管的漏极相连，所述第三施密特触发器的输出端与所述第八反相器的输入端相连；

所述第八反相器的输出端分别与所述第十一反相器的输入端以及所述第四施密特触发器的输入端相连；

所述第四施密特触发器的输出端与所述第九反相器的输入端相连；

所述第九反相器的输出端与所述第十反相器的输入端相连；

所述第十反相器的输出端输出所述第二跟随信号；

所述第十一反相器输出所述第一时间脉冲信号。

6.根据权利要求1所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述低压侧包括：

第一解码模块，用于储存所述低压侧的第二基准电压源，在接收到所述第一传输信号和所述第二传输信号的上升沿时，释放储存的所述第二基准电压源至低于第一翻转阈值，生成一个时钟周期内第二时钟信号的下降沿；用于储存所述第二基准电压源至高于所述第一翻转阈值，生成一个时钟周期内所述第二时钟信号的上升沿；还用于使用所述第二时钟信号的上升沿采样所述第一传输信号和所述第二传输信号，得到所述第二输出信号；

第二解码模块，用于在接收所述第一传输信号和所述第二传输信号时，储存所述第二基准电压源至高于第二翻转阈值，生成所述第一输出信号的上升沿；还用于在未接收所述第一传输信号和所述第二传输信号至掉电时间后，生成所述第一输出信号的下降沿。

7.根据权利要求6所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述第一解码模块包括第九PMOS管、第十PMOS管、第十一PMOS管、第十二PMOS管、第十三PMOS管、第十NMOS管、第十一NMOS管、第十二NMOS管、第十三NMOS管、第三电容、第一D触发器、第二D触发器、第五施密特触发器、第十二反相器、第十三反相器、第十四反相器；

第二基准电流源分别与所述第九PMOS管的源极、所述第九PMOS管的栅极、所述第十PMOS管的栅极、所述第十一PMOS管的源极和所述第十二PMOS管的栅极相连；

第二基准电压源分别与所述第九PMOS管的漏极、所述第十PMOS管的漏极、所述第十一PMOS管的漏极和所述第十二PMOS管的漏极相连；

所述第十二PMOS管的源极分别与所述第十三NMOS管的漏极、所述第十三PMOS管的源极和所述第三电容的一端相连；

所述第十三PMOS管的栅极与所述低压侧的使能信号相连，所述第十三PMOS管的漏极与所述第二基准电压源相连；

所述第三电容的另一端接地；

所述第十三NMOS管的源极与所述第十二NMOS管的漏极相连，所述第十二NMOS管的源极接地；

所述第二基准电压源与所述第一D触发器的D输入端相连，所述第一传输信号和所述第二传输信号与所述第一D触发器的CP输入端相连，所述第一D触发器的输出端与所述第十三NMOS管的栅极相连；

所述第十二NMOS管的栅极分别与所述第十一NMOS管的漏极和第十NMOS管的栅极相连；

所述第十NMOS管的漏极与栅极相连，所述第十NMOS管的漏极与所述第十PMOS管的源极相连；

所述第十NMOS管的源极接地，所述第十一NMOS管的源极接地，所述第十一NMOS管的栅极与所述使能信号的相反信号相连；

所述第五施密特触发器的输入端与所述第三电容的一端相连，所述第五施密特触发器的输出端与所述第十二反相器的输入端相连；

所述第十二反相器的输出端与所述第十三反相器的输入端相连；

所述第十三反相器的输出端与所述第十四反相器的输入端相连；

所述第十四反相器的输入端与所述第二D触发器的CP输入端相连，所述第一传输信号和所述第二传输信号与所述第二D触发器的D输入端相连，所述第二D触发器的输出端输出所述第二输出信号。

8.根据权利要求7所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述第二解码模块包括第十四PMOS管、第十五PMOS管、第十六PMOS管、第十七PMOS管、第十四NMOS管、第十五NMOS管、第十六NMOS管、第十七NMOS管、第四电容、第三与门、第十五反相器、第十六反相器、第六施密特触发器；

第三基准电流源分别与所述第十四PMOS管的栅极、所述第十四PMOS管的源极、所述第十五PMOS管的源极、所述第十六PMOS管的栅极相连；

所述第二基准电压源分别与所述第十四PMOS管的漏极、所述第十五PMOS管的漏极、所述第十六PMOS管的漏极和所述第十七PMOS管的漏极；

所述第十七PMOS管的源极分别与所述第十七NMOS管的漏极、所述第四电容的一端和所述第十六NMOS管的漏极相连；

所述使能信号以及所述第一传输信号和所述第二传输信号与所述第三与门的输入端相连，所述第三与门的输出端与所述第十五反相器的输入端相连，所述第十五反相器的输出端与所述第十七PMOS管的栅极相连；

所述第十七NMOS管的栅极与所述使能信号的相反信号相连，所述第十七NMOS管的源极接地；

所述第四电容的另一端接地；

所述第十六NMOS管的栅极分别与所述第十五NMOS管的漏极、所述第十四NMOS管的栅极相连；

所述第十五NMOS管的栅极与所述使能信号的相反信号相连，所述第十五NMOS管的源极接地；

所述第十四NMOS管的漏极与所述第十六PMOS管的源极相连，所述第十四NMOS管的漏极与所述第十四NMOS管的栅极相连，所述第十四NMOS管的源极接地；

所述第六施密特触发器的输入端与所述第四电容的一端相连，所述第六施密特触发器的输出端与所述第十六反相器的输入端相连；

所述第十六反相器的输出端输出所述第一输出信号。

9.根据权利要求1所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述高压侧还包括：

延时模块，用于在接收到第二输入信号的上升沿时，储存所述高压侧的第一基准电压，当储存的第一基准电压高于第三翻转阈值时，通过所述第一时间脉冲信号的下降沿触发储存的第一基准电压，生成所述延迟处理后的第一输入信号的上升沿；

还用于在接收到该第二输入信号的下降沿时，释放所述储存的第一基准电压，当储存的第一基准电压低于所述第三翻转阈值时，通过所述第一时间脉冲信号的下降沿触发储存的第一基准电压，生成所述延迟处理后的第一输入信号的上升沿。

10.根据权利要求9所述的应用于栅极驱动器的多输入编解码电路，其特征在于，所述延时模块包括：第十八PMOS管、第十九PMOS管、第二十PMOS管、第十八NMOS管、第十九NMOS管、第二十NMOS管、第五电容、第六电容、第七施密特触发器、第十七反相器、第十八反相器、第三D触发器；

第四基准电流源分别与所述第十八PMOS管的源极、所述第十八PMOS管的栅极和所述第十九PMOS管的栅极相连；

所述第一基准电压源分别与所述第十八PMOS管的漏极、所述第十九PMOS管的漏极和所述第二十PMOS管的漏极相连；

所述第二十PMOS管的源极与所述第十八NMOS管的漏极、所述第五电容的一端和所述第六电容的一端相连；

所述第五电容和所述第六电容的另一端均接地；

所述第二输入信号与所述第十七反相器的输入端相连，所述第十七反相器的输出端与所述第十八NMOS管的栅极相连；

所述第十八NMOS管的栅极与所述第二十PMOS管的栅极相连，所述第十八NMOS管的源极与所述第二十NMOS管的漏极相连；

所述第二十NMOS管的栅极与所述第十九NMOS管的栅极相连，所述第二十NMOS管的源极接地；

所述第十九NMOS管的栅极与漏极相连，所述第十九NMOS管的漏极与所述第十九PMOS管的源极相连，所述第十九NMOS管的源极接地；

所述第七施密特触发器的输入端与所述第六电容的一端相连，所述第七施密特触发器的输出端与所述第三D触发器的D输入端相连；

所述第一时间脉冲信号与所述第十八反相器的输入端相连，所述第十八反相器的输出端与所述第三D触发器的CP输入端相连；

所述第三D触发器的输出端输出所述延迟处理后的第二输入信号。

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