CN116185117B - 一种具有基极补偿和高阶补偿的低温漂带隙基准电路 - Google Patents
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Abstract
本发明公开了一种具有基极补偿和高阶补偿的低温漂带隙基准电路，该低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接；该CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路；该高阶补偿电路，包括高阶修调电路，连接于PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重；该基极电流补偿电路，连接每个三极管，用于拷贝三极管基极电流补偿每个三极管的基极电流引入的非线性；该PTAT电流产生电路，用于产生包含高阶分量的PTAT电流；该带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。
Description
技术领域
本发明涉及半导体领域，尤其涉及一种具有基极补偿和高阶补偿的低温漂带隙基准电路。
背景技术
带隙基准电路通常作为模拟或混合集成电路中的一个模块，用于提供稳定的基准电压，该基准电压可以避免受三极管加工工艺、电源电压和温度变化的影响。
传统带隙基准电路采用一个与温度成正相关的电压和一个与温度成负相关的电压之和，使二者温度系数相互抵消，从而得到与温度无关的基准电压。然而，由于三极管中基极发射极电压VBE的温度曲率和基极发射极电流IBE的存在，使得传统带隙基准电路的两个电压不能完全相互抵消，即传统带隙基准电路往往表现出有限的温度特性，从而导致传统带隙基准电路存在温漂较高、精度较低、稳定性较差的问题。
发明内容
本发明实施例提供一种具有基极补偿和高阶补偿的低温漂带隙基准电路，以解决传统带隙基准电路存在温漂较高、精度较低、稳定性较差的问题。
为了解决上述技术问题，本发明实施例是这样实现的：
本发明实施例提供了一种具有基极补偿和高阶补偿的低温漂带隙基准电路，该低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接。该CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路。该高阶补偿电路，包括高阶修调电路，连接于PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重。该基极电流补偿电路，连接第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5用于拷贝三极管基极电流补偿第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5的基极电流引入的非线性。该PTAT电流产生电路，用于产生包含高阶分量的PTAT电流。该带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。
可选的，高阶补偿电路包括：PNP型第一三极管Q1、PNP型第二三极管Q2，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3，以及高阶修调电路；高阶修调电路包括：高阶修调电路的IL端、高阶修调电路的IR端、高阶修调电路的GND端三个端口。第一三极管Q1的发射极与第三三极管Q3的基极、第一PMOS管MP1的漏极、第二PMOS管MP2的漏极、高阶修调电路的IL端相连；第二三极管Q2的发射极与第四三极管Q4的基极、第三PMOS管MP3的漏极、高阶修调电路的IR端相连。第一三极管Q1的基极和集电极、第二三极管Q2的基极和集电极与GND相连；第一PMOS管MP1的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第二PMOS管MP2、第三PMOS管MP3的栅极互连，并与第十二PMOS管MP12的栅极相连；第一PMOS管MP1的源极、第二PMOS管MP2的源极和第三PMOS管MP3的源极与电源端VDD相连；高阶修调电路的GND端与GND相连。
可选的，基极电流补偿电路包括：PNP型第六三极管Q6、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第三NMOS管MN3、第四NMOS管MN4。第六三极管Q6的发射极与第十三PMOS管MP13的漏极、第十四PMOS管MP14的漏极相连；第六三极管Q6的集电极与GND相连；第三NMOS管MN3的栅极和漏极互连，并且与第四NMOS管MN4的栅极、第六三极管Q6的基极相连；第十三PMOS管MP13的栅极与第五PMOS管MP5、第六PMOS管MP6的栅极相连；第十五PMOS管MP15的栅极与漏极互连，并与第四PMOS管MP4的栅极、第七PMOS管MP7的栅极、第十四PMOS管MP14的栅极、第四NMOS管MN4的漏极相连；第十三PMOS管MP13的源极、第十四PMOS管MP14的源极、第十五PMOS管MP15的源极与电源端VDD相连；第三NMOS管MN3、第四NMOS管MN4的源极与GND相连。
可选的，PTAT电流产生电路包括：PNP型第三三极管Q3、PNP型第四三极管Q4、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一电阻R1，以及运算放大器A1；运算放大器A1包括：运算放大器A1的正输入端、运算放大器A1的负输入端和运算放大器A1的输出端。第三三极管Q3的发射极与第四PMOS管MP4的漏极、第五PMOS管MP5的漏极、运算放大器A1的负输入端相连；第三三极管Q3的基极与第一三极管Q1的发射极相连；第四三极管Q4的发射极与第一电阻R1的一端相连；第四三极管Q4的基极与第二三极管Q2的发射极相连；第三三极管Q3的集电极、第四三极管Q4的集电极均与GND相连。第四PMOS管MP4的栅极和第七PMOS管MP7的栅极互连，并与第十五PMOS管MP15的栅极相连；第五PMOS管MP5的栅极、第六PMOS管MP6的栅极和运算放大器A1的输出端互连，并与第一PMOS管MP1的栅极、第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第十一PMOS管MP11的栅极、第十三PMOS管MP13的栅极相连；第六PMOS管MP6的漏极与运算放大器A1的正输入端、第一电阻R1的另一端相连；第七PMOS管MP7的漏极与第一电阻R1的一端相连；第三三极管Q3的集电极、第四三极管Q4的集电极与GND相连。第四PMOS管MP4的源极、第五PMOS管MP5的源极、第六PMOS管MP6的源极、第七PMOS管MP7的源极与电源端VDD相连。
可选的，CTAT电流产生电路包括：第十一PMOS管MP11、第十二PMOS管MP12，第一NMOS管MN1、第二NMOS管MN2，第三电阻R3。第一NMOS管MN1的栅极与漏极互连，并且与第二NMOS管MN2的栅极、第十一PMOS管MP11的漏极相连；第一NMOS管MN1的源极与第五三极管Q5的发射极、第十PMOS管MP10的漏极相连；第十二PMOS管MP12的栅极与漏极互连，并且与第二NMOS管MN2的漏极相连；第二NMOS管MN2的源极与第三电阻R3的一端相连，第三电阻R3的另一端与GND相连；第十一PMOS管MP11的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第十一PMOS管MP11的源极、第十二PMOS管MP12的源极与VDD相连。
可选的，带隙基准核心电路包括：PNP型第五三极管Q5、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第二电阻R2、一阶修调电路；一阶修调电路包括：一阶修调电路的IR端、一阶修调电路的IL端和一阶修调电路的IBP端三个端口。第五三极管Q5的发射极与第十PMOS管MP10的漏极、第一NMOS管MN1的源极、第二电阻R2的一端相连；第五三极管Q5的基极和集电极与GND相连；第二电阻R2的另一端与第九PMOS管MP9的漏极、一阶修调电路的IR端相连；一阶修调电路的IL端与GND相连，一阶修调电路的IBP端与第八PMOS管MP8的漏极相连。第八PMOS管MP8的栅极、第九PMOS管MP9的栅极互连，并与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第十PMOS管MP10的栅极与第十五PMOS管MP15的栅极相连；第八PMOS管MP8的源极、第九PMOS管MP9的源极、第十PMOS管MP10的源极与VDD相连。
可选的，第一三极管Q1、第三三极管Q3、第五三极管Q5、第六三极管Q6的尺寸均相同；第五PMOS管MP5和第六PMOS管MP6的尺寸相同；第一PMOS管MP1与第五PMOS管MP5的尺寸比为1:5。
本发明的有益效果：
本发明实例提供的一种具有基极补偿和高阶补偿的低温漂带隙基准电路，包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路五个部分。一方面，该高阶补偿电路中的高阶修调电路通过4bit校准码修调PTAT电流中高阶分量的权重，从而提高整个电路的精度。另一方面，该带隙基准核心电路中的一阶修调电路通过8bit校准码在高低温下修调，对输出的带隙基准电压进行一阶曲率校正，从而实现较低的温漂和较高的精度。再一方面，该基极电流补偿电路，连接第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5)，其通过拷贝三极管Q6的基极电流，然后输入到各三极管中补偿因三极管放大倍数有限引入的非线性，从而进一步提高了电路的精度和稳定性。
综上，本发明实例提供的电路通过集合高阶补偿电路、带隙基准核心电路和基极电流补偿电路的优点，***性地解决了传统带隙基准电路存在温漂较高、精度较低、稳定性较差的问题。
附图说明
图1为一种具有基极补偿和高阶补偿的低温漂带隙基准电路。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本文中术语“和/或”，是一种描述关联对象的关联关系，表示可以存在三种关系，例如，A和/或B，可以表示：单独存在A，同时存在A和B，单独存在B这三种情况。本文中符号“/”表示关联对象是或者的关系，例如A/B表示A或者B。
本发明的说明书和权利要求书中的术语“第一”和“第二”等是用于区别不同的对象，而不是用于描述对象的特定顺序。例如，第一三极管和第二三极管等是用于区别不同的阈值，而不是用于描述阈值的特定顺序。
在本发明实施例中，“示例性的”或者“例如”等词用于表示作例子、例证或说明。本发明实施例中被描述为“示例性的”或者“例如”的任何实施例或设计方案不应被解释为比其它实施例或设计方案更优选或更具优势。确切而言，使用“示例性的”或者“例如”等词旨在以具体方式呈现相关概念。
在本发明实施例的描述中，除非另有说明，“多个”的含义是指两个或者两个以上，例如，多个电阻是指两个或者两个以上的电阻元件等。
如图1所示，本发明实施例提供一种具有基极补偿和高阶补偿的低温漂带隙基准电路，该低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接。该CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路。该高阶补偿电路，包括高阶修调电路，连接于PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重。该基极电流补偿电路，连接第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5用于拷贝三极管基极电流补偿第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5的基极电流引入的非线性。该PTAT电流产生电路，用于产生包含高阶分量的PTAT电流。该带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。
其中，上述PTAT(proportional to absolute temperature，PTAT)电流产生电路是指与绝对温度成正比的电流产生电路，CTAT(complementary to absolutetemperature，CTAT)电流产生电路是指与绝对温度成反比的电流产生电路。
可选的，第一三极管Q1、第三三极管Q3、第五三极管Q5、第六三极管Q6的尺寸均相同；第五PMOS管MP5和第六PMOS管MP6的尺寸相同；第一PMOS管MP1与第五PMOS管MP5的尺寸比为1:5。
可选的，如图1所示，高阶补偿电路包括：PNP型第一三极管Q1、PNP型第二三极管Q2，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3，以及高阶修调电路；高阶修调电路包括：高阶修调电路的IL端、高阶修调电路的IR端、高阶修调电路的GND端三个端口。第一三极管Q1的发射极与第三三极管Q3的基极、第一PMOS管MP1的漏极、第二PMOS管MP2的漏极、高阶修调电路的IL端相连；第二三极管Q2的发射极与第四三极管Q4的基极、第三PMOS管MP3漏极、高阶修调电路的IR端相连。第一三极管Q1的基极和集电极、第二三极管Q2的基极和集电极与GND相连；第一PMOS管MP1的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第二PMOS管MP2、第三PMOS管MP3的栅极互连，并与第十二PMOS管MP12的栅极相连；第一PMOS管MP1的源极、第二PMOS管MP2的源极和第三PMOS管MP3的源极与电源端VDD相连；高阶修调电路的GND端与GND相连。
可选的，如图1所示，基极电流补偿电路包括：PNP型第六三极管Q6、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第三NMOS管MN3、第四NMOS管MN4。第六三极管Q6的发射极与第十三PMOS管MP13的漏极、第十四PMOS管MP14的漏极相连；第六三极管Q6的集电极与GND相连；第三NMOS管MN3的栅极和漏极互连，并且与第四NMOS管MN4的栅极、第六三极管Q6的基极相连；第十三PMOS管MP13的栅极与第五PMOS管MP5、第六PMOS管MP6的栅极相连；第十五PMOS管MP15的栅极与漏极互连，并与第四PMOS管MP4的栅极、第七PMOS管MP7的栅极、第十四PMOS管MP14的栅极、第四NMOS管MN4的漏极相连；第十三PMOS管MP13的源极、第十四PMOS管MP14的源极、第十五PMOS管MP15的源极与电源端VDD相连；第三NMOS管MN3、第四NMOS管MN4的源极与GND相连。
可选的，如图1所示，PTAT电流产生电路包括：PNP型第三三极管Q3、PNP型第四三极管Q4、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一电阻R1，以及运算放大器A1；运算放大器A1包括：运算放大器A1的正输入端、运算放大器A1的负输入端和运算放大器A1的输出端。第三三极管Q3的发射极与第四PMOS管MP4的漏极、第五PMOS管MP5的漏极、运算放大器A1的负输入端相连；第三三极管Q3的基极与第一三极管Q1的发射极相连；第四三极管Q4的发射极与第一电阻R1的一端相连；第四三极管Q4的基极与第二三极管Q2的发射极相连；第三三极管Q3的集电极、第四三极管Q4的集电极均与GND相连。第四PMOS管MP4的栅极和第七PMOS管MP7的栅极互连，并与第十五PMOS管MP15的栅极相连；第五PMOS管MP5的栅极、第六PMOS管MP6的栅极和运算放大器A1的输出端互连，并与第一PMOS管MP1的栅极、第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第十一PMOS管MP11的栅极、第十三PMOS管MP13的栅极相连；第六PMOS管MP6的漏极与运算放大器A1的正输入端、第一电阻R1的另一端相连；第七PMOS管MP7的漏极与第一电阻R1的一端相连；第三三极管Q3的集电极、第四三极管Q4的集电极与GND相连。第四PMOS管MP4的源极、第五PMOS管MP5的源极、第六PMOS管MP6的源极、第七PMOS管MP7的源极与电源端VDD相连。
可选的，如图1所示，CTAT电流产生电路包括：第十一PMOS管MP11、第十二PMOS管MP12，第一NMOS管MN1、第二NMOS管MN2，第三电阻R3。第一NMOS管MN1的栅极与漏极互连，并且与第二NMOS管MN2的栅极、第十一PMOS管MP11的漏极相连；第一NMOS管MN1的源极与第五三极管Q5的发射极、第十PMOS管MP10的漏极相连；第十二PMOS管MP12的栅极与漏极互连，并且与第二NMOS管MN2的漏极相连；第二NMOS管MN2的源极与第三电阻R3的一端相连，第三电阻R3的另一端与GND相连；第十一PMOS管MP11的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第十一PMOS管MP11的源极、第十二PMOS管MP12的源极与VDD相连。
可选的，如图1所示，带隙基准核心电路包括：PNP型第五三极管Q5、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第二点租电阻R2、一阶修调电路；一阶修调电路包括：一阶修调电路的IR端、一阶修调电路的IL端和一阶修调电路的IBP端三个端口。第五三极管Q5的发射极与第十PMOS管MP10的漏极、第一NMOS管MN1的源极、第二电阻R2的一端相连；第五三极管Q5的基极和集电极与GND相连；第二电阻R2的另一端与第九PMOS管MP9的漏极、一阶修调电路的IR端相连；一阶修调电路的IL端与GND相连，一阶修调电路的IBP端与第八PMOS管MP8的漏极相连。第八PMOS管MP8的栅极、第九PMOS管MP9的栅极互连，并与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；第十PMOS管MP10的栅极与第十五PMOS管MP15的栅极相连；第八PMOS管MP8的源极、第九PMOS管MP9的源极、第十PMOS管MP10的源极与VDD相连。
需要说明的是，由于成品三极管会引入非线性的特性，即每个三极管(如，第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5)的放大倍数β有限且不一致，非线性是放大倍数β也不一致。用公式表示三极管的电流关系如下：
IE＝IC+IB (1)
IC＝β·IB (2)
其中，IE为三极管发射极电流，IB为三极管基极电流，IC为三极管集电极电流，β为该三极管放大倍数。
如图1所示，在本实施例中，上述第三三极管Q3的发射极电流和第四三极管Q4的发射极电流相同，根据上述公式(1)和公式(2)可以得到：
其中，IC3为第三三极管Q3的集电极电流，IC4为第四三极管Q4的集电极电流，β3为第三三极管Q3的放大倍数，β4为第四三极管Q4的放大倍数；ΔVBE3,4为第三三极管Q3和第四三极管Q4的基极发射极电压之差，IS3为第三三极管Q3的饱和电流，IS4为第四三极管Q4的饱和电流(饱和电流与流经三极管的面积成正相关)，R1为第一电阻，VT为热电压，热电压VT的计算公式为：VT＝kT/q，k为波尔茨曼常数，T为热力学温度，q为电子电荷量。
理想情况下，当β足够大时，IC3≈IE3，IC4≈IE4,此时根据上述公式(4)可知ΔVBE3,4的温度特性只与热电压VT有关。而根据上述热电压VT的定义公式可知，其与绝对温度成正比，因此，理想情况下ΔVBE3,4表现出非常线性的正温度特性。也就是说，针对三极管有限的β值在第三三极管Q3、第四三极管Q4的集电极电流中引入随温度变化的分量，进而在ΔVBE3,4的温度特性中引入与温度相关的非线性。
如图1所示，本发明提供一种具有基极补偿和高阶补偿的低温漂带隙基准电路可改善这一非线性。图1中第六三极管Q6的尺寸与第一三极管Q1、第三三极管Q3、第五三极管Q5相同；第三NMOS管MN3、第四NMOS管MN4、第十五PMOS管MP15将该第六三极管Q6的基极电流IBE拷贝出来，并输入给第三三极管Q3、第四三极管Q4、第五三极管Q5。其中，IBE＝αIB，IB为基极电流拷贝值，α为基极电流拷贝值与原值的比例系数，约为1。
将IBE的拷贝输入到第三三极管Q3、第四三极管Q4两个三极管中，其电流关系如下：
其中，IC3为第三三极管Q3的集电极电流，IC4为第四三极管Q4的集电极电流，β3为第三三极管Q3的放大倍数，β4为第四三极管Q4的放大倍数；α3为流过第三三极管Q3的基极电流拷贝值与原值IBE的比例系数，α4为流过第四三极管Q3的基极电流拷贝值与原值IBE的比例系数，α3和α4均约等于1。
比较公式(5)与公式(3)，引入的基极电流使得第三三极管Q3、第四三极管Q4的集电极电流之比基本相等，并且基本不随温度的变化。也就是说，本发明图1所提供的电路极大地改善了三极管有限的放大倍数β引入的与温度相关的非线性。
在实施例中，如图1所示，本发明使用高阶补偿电路可消除带隙基准核心电路中第五三极管Q5的基极发射极电压VBE5引入的高阶分量。
已知三极管基极发射极电压公式：
其中，Vg0是三极管中的硅在零K温度下的带隙电压；η是工艺相关的常量；T为任意温度；Tr是一个给定的常数温度；IC是三极管的集电极电流；IS是三极管的饱和电流；m是三极管集电极电流IC与温度的关系系数；当IC为PTAT电流时，m＝1；当IC与温度无关时，m＝0。
由公式(6)可知，VBE存在与温度相关的高阶项VTlnT(即，其中η，m，Tr均为常量，可简化为VTlnT)。
传统一阶温度补偿无法消除其带来的影响，从而表现出有限的温度特性。本发明的高阶补偿电路可通过高阶补偿电路在PTAT电流中引入高阶分量，可以补偿VBE中的高阶项。具体工作原理如下：
参照图1，高阶补偿电路控制流过第一三极管Q1、第二三极管Q2的发射极的电流，向三极管第三三极管Q3、第四三极管Q4的基极对应输出VBE1、VBE2。
可知，第三三极管Q3、第四三极管Q4的发射极电压如下：
VE3＝VBE1+VBE3 (7)
VE4＝VBE2+VBE4 (8)
其中，VE3为第三三极管Q3的发射极电压，VE4为第四三极管Q4的发射极电压；VBE1为第一三极管Q1的基极发射极电压，VBE2为第二三极管Q2的基极发射极电压，VBE3为第三三极管Q3的基极发射极电压，VBE4为第四三极管Q4的基极发射极电压。
参照图1，运算放大器A1将正负输入端钳位，正负输入端的电压相等，即VP＝VN。那么流过第一电阻R1、第六PMOS管MP6的电流IPTAT可以表示为：
在本实施例中，已知第三三极管Q3、第四三极管Q4的尺寸比为1：N，N为正整数常量；第五PMOS管MP5、第六PMOS管MP6的尺寸相同，因此第三三极管Q3、第四三极管Q4的集电极电流相同，饱和电流不同。根据公式(6)，可以得出：
其中，IPTAT1为IPTAT中与第三三极管Q3、第四三极管Q4有关的分量。
由公式(10)可知，IPTAT1是一个与温度成正相关的PTAT电流，不包含高阶项。
在本实施例中，已知第一三极管Q1、第二三极管Q2的尺寸比为1：M，M为正整数常量；第二PMOS管MP2、第三PMOS管MP3的尺寸相同，流过第二PMOS管MP2、第三PMOS管MP3的电流为ICT；第一PMOS管MP1的尺寸分别与第五PMOS管MP5、第六PMOS管MP6的尺寸比为1：5，经过电流镜复制流过第一PMOS管MP1的电流为IPT；流过高阶修调电路两端的电流分别为IL和IR，两电流之和为IPT。所以第一三极管Q1、第二三极管Q2的集电极电流和饱和电流均不同，因此可以得出：
其中，IPTAT2为IPTAT中与第一三极管Q1、第二三极管Q2有关的分量；IC1、IC2分别为第一三极管Q1、第二三极管Q2的集电极电流；IS1、IS2分别为第一三极管Q1、第二三极管Q2的饱和电流。
参考图1，在实施例中的高阶补偿电流两端的电流关系如下：
IC1＝IPT+ICT-IL (12)
IC2＝ICT-IR (13)
IL+IR＝IPT (14)
将公式(12)、(13)、(14)代入公式(11)中，则得到：
已知本发明中存在高阶修调电路，内部为电流镜电路用来拷贝IPT(即内部包含4位的二进制电流阵列，流过两端的总电流为IPT，其中，经过电流镜复制流过第一PMOS管MP1的电流为IPT)，并且可通过4bit校准码调整左右两端IL、IR的电流大小，IL的范围为0～IPT。
当IL为IPT时，IPTAT2和IPTAT1同为不含高阶项的PTAT电流，则IPTAT也是不含高阶项的典型PTAT电流，此时本发明呈现一阶带隙基准的温度特性。
当IL小于IPT时，IPTAT2在PTAT电流的基础上引入与温度相关的高阶分量，则IPTAT也是包含高阶项的PTAT电流，可用来补偿第五三极管Q5的VBE5中与温度相关的高阶项引入的非线性。
本发明在传统PTAT电路基础上，通过高阶补偿电路中的4bit校准码调节流过第一三极管Q1、第二三极管Q2的PTAT和CTAT电流分量权重，引入了与温度相关的高阶分量，可用来补偿VBE5中与温度相关的高阶项。
如图1所示，在实施例中，已知第八PMOS管MP8、第九PMOS管MP9、第六PMOS管MP6的尺寸比例为0.8:2:1，流过第八PMOS管MP6的电流为IPTAT，因此流过第九PMOS管MP9的电流IMP9为2IPTAT，流过一阶修调电路的电流为0.8IPTAT。本发明带隙基准核心电路中包括一阶修调电路，该一阶修调电路内部包含8位的二进制电流镜阵列，从两端输出的电流分别为IL2和IR2，电流之和为0.8IPTAT。一阶修调电路可以通过8bit校准码调节流过第二电阻R2的电流IR2，IR2的范围为0～0.8IPTAT，分辨率为IPTAT/320。本发明的带隙基准核心电路可以输出低温漂的带隙基准电压VBG。设计的带隙基准计算如下：
VBG＝VBE5+VR2 (16)
VR2＝IMP9+IR2*R2＝n*IPTAT*R2 (17)
VBG＝VBE5+n*IPTAT*R2 (18)
其中，VBE5为第五三极管Q5的基极发射极电压，n为比例系数，可通过一阶修调电路中的八位校准码进行调节，n的范围为2～2.8，分辨率为1/320。
根据上述公式(18)可知，本发明中的带隙基准电路可以通过八位校准码进行一阶温度修调并输出带隙基准电压VBG。
本发明实例提供的一种具有基极补偿和高阶补偿的低温漂带隙基准电路，具有两部分校准电路，即高阶修调电路和一阶修调电路。其中，高阶修调电路是为了调节IPTAT中的高阶分量来对VBE5中的高阶非线性进行补偿。一阶修调电路是在高低温下对输出的带隙基准电压VBG进行一阶曲率校正，从而在要求的温度范围区间实现较低的温漂和较高的精度。本发明还存在基极电流补偿电路，可以补偿三极管有限的放大倍数β引入的非线性，进一步提高了电路的精度和稳定性。
也就是说，本发明实例提供的一种具有基极补偿和高阶补偿的低温漂带隙基准电路，一方面，该高阶补偿电路中的高阶修调电路通过4bit校准码修调PTAT电流中高阶分量的权重，从而提高整个电路的精度。另一方面，该带隙基准核心电路中的一阶修调电路通过8bit校准码在高低温下修调，对输出的带隙基准电压进行一阶曲率校正，从而实现较低的温漂和较高的精度。再一方面，该基极电流补偿电路，连接第一三极管Q1、第二三极管Q2、第三三极管Q3、第四三极管Q4和第五三极管Q5，其通过拷贝三极管Q6的基极电流，然后输入到各三极管中补偿因三极管放大倍数有限引入的非线性，从而进一步提高了电路的精度和稳定性。
此外，本发明实施例还提供一种带隙基准电路的校准顺序，适用于本发明图1示出的带隙基准电路的校准。具体校准步骤如下：
步骤1：电路中的高阶修调电路默认设置为不校准，此时IPT为未补偿的PTAT电流。
步骤2：调节一阶修调电路中的8bit校准码，对带隙基准电压VBG进行一阶曲率校准，评估此工艺下带隙基准电压VBE的高阶非线性。
步骤3：在高阶修调电路中选取适合的4bit校准码进行高阶补偿，与一阶修调电路配合得到温度系数较好的带隙基准。
步骤4：针对同一批工艺使用同一个校准码，使用一阶修调电路批量完成对这一批芯片的校准。
以上给出的实施例是实现本发明较优的例子，本发明不限于上述实施例。本领域的技术人员根据本发明技术方案的技术特征所做出的任何非本质的添加、替换，均属于本发明的保护范围。
Claims (7)
1.一种具有基极补偿和高阶补偿的低温漂带隙基准电路，其特征在于，所述低温漂带隙基准电路包括：高阶补偿电路、基极电流补偿电路、PTAT电流产生电路、CTAT电流产生电路和带隙基准核心电路，任意两个电路均相互连接；
所述高阶补偿电路包括：PNP型第一三极管Q1、PNP型第二三极管Q2，第一PMOS管MP1、第二PMOS管MP2、第三PMOS管MP3，以及高阶修调电路；所述高阶修调电路包括：高阶修调电路的IL端、高阶修调电路的IR端、高阶修调电路的GND端三个端口；
所述基极电流补偿电路包括：PNP型第六三极管Q6、第十三PMOS管MP13、第十四PMOS管MP14、第十五PMOS管MP15、第三NMOS管MN3、第四NMOS管MN4；
所述PTAT电流产生电路包括：PNP型第三三极管Q3、PNP型第四三极管Q4、第四PMOS管MP4、第五PMOS管MP5、第六PMOS管MP6、第七PMOS管MP7、第一电阻R1，以及运算放大器A1；所述运算放大器A1包括：运算放大器A1的正输入端、运算放大器A1的负输入端和运算放大器A1的输出端；
所述CTAT电流产生电路包括：第十一PMOS管MP11、第十二PMOS管MP12，第一NMOS管MN1、第二NMOS管MN2，第三电阻R3；
所述带隙基准核心电路包括：PNP型第五三极管Q5、第八PMOS管MP8、第九PMOS管MP9、第十PMOS管MP10、第二电阻R2、一阶修调电路；所述一阶修调电路包括：一阶修调电路的IR2端、一阶修调电路的IL2端和一阶修调电路的IBP端三个端口；
所述CTAT电流产生电路，连接于所述高阶补偿电路，用于产生CTAT电流供给所述高阶补偿电路；
所述高阶补偿电路，包括高阶修调电路，连接于所述PTAT电流产生电路，可通过4bit校准码修调PTAT电流中高阶分量的权重；
所述基极电流补偿电路，连接所述第一三极管Q1、所述第二三极管Q2、所述第三三极管Q3、所述第四三极管Q4和所述第五三极管Q5，用于拷贝三极管基极电流补偿所述第一三极管Q1、所述第二三极管Q2、所述第三三极管Q3、所述第四三极管Q4和所述第五三极管Q5的基极电流引入的非线性；
所述PTAT电流产生电路，用于产生包含高阶分量的PTAT电流；
所述带隙基准核心电路，包括一阶修调电路，可通过8bit校准码在高低温下修调产生较低温漂的带隙基准电压。
2.根据权利要求1所述的低温漂带隙基准电路，其特征在于，
所述第一三极管Q1的发射极与第三三极管Q3的基极、所述第一PMOS管MP1的漏极、所述第二PMOS管MP2的漏极、所述高阶修调电路的IL端相连；所述第二三极管Q2的发射极与第四三极管Q4的基极、所述第三PMOS管MP3的漏极、所述高阶修调电路的IR端相连；
所述第一三极管Q1的基极和集电极、所述第二三极管Q2的基极和集电极与GND相连；所述第一PMOS管MP1的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；所述第二PMOS管MP2、所述第三PMOS管MP3的栅极互连，并与第十二PMOS管MP12的栅极相连；所述第一PMOS管MP1的源极、所述第二PMOS管MP2的源极和所述第三PMOS管MP3的源极与电源端VDD相连；所述高阶修调电路的GND端与GND相连。
3.根据权利要求1所述的低温漂带隙基准电路，其特征在于，
所述第六三极管Q6的发射极与所述第十三PMOS管MP13的漏极、所述第十四PMOS管MP14的漏极相连；所述第六三极管Q6的集电极与GND相连；所述第三NMOS管MN3的栅极和漏极互连，并且与所述第四NMOS管MN4的栅极、所述第六三极管Q6的基极相连；所述第十三PMOS管MP13的栅极与第五PMOS管MP5、第六PMOS管MP6的栅极相连；所述第十五PMOS管MP15的栅极与漏极互连，并与第四PMOS管MP4的栅极、第七PMOS管MP7的栅极、所述第十四PMOS管MP14的栅极、所述第四NMOS管MN4的漏极相连；所述第十三PMOS管MP13的源极、所述第十四PMOS管MP14的源极、所述第十五PMOS管MP15的源极与电源端VDD相连；所述第三NMOS管MN3、所述第四NMOS管MN4的源极与GND相连。
4.根据权利要求1所述的低温漂带隙基准电路，其特征在于，
所述第三三极管Q3的发射极与所述第四PMOS管MP4的漏极、所述第五PMOS管MP5的漏极、所述运算放大器A1的负输入端相连；所述第三三极管Q3的基极与第一三极管Q1的发射极相连；所述第四三极管Q4的发射极与所述第一电阻R1的一端相连；所述第四三极管Q4的基极与第二三极管Q2的发射极相连；所述第三三极管Q3的集电极、所述第四三极管Q4的集电极均与GND相连；
所述第四PMOS管MP4的栅极和所述第七PMOS管MP7的栅极互连，并与第十五PMOS管MP15的栅极相连；所述第五PMOS管MP5的栅极、所述第六PMOS管MP6的栅极和所述运算放大器A1的输出端互连，并与第一PMOS管MP1的栅极、第八PMOS管MP8的栅极、第九PMOS管MP9的栅极、第十一PMOS管MP11的栅极、第十三PMOS管MP13的栅极相连；所述第六PMOS管MP6的漏极与所述运算放大器A1的正输入端、所述第一电阻R1的另一端相连；所述第七PMOS管MP7的漏极与所述第一电阻R1的一端相连，所述第三三极管Q3的集电极、所述第四三极管Q4的集电极与所述GND相连；
所述第四PMOS管MP4的源极、所述第五PMOS管MP5的源极、所述第六PMOS管MP6的源极、所述第七PMOS管MP7的源极与电源端VDD相连。
5.根据权利要求1所述的低温漂带隙基准电路，其特征在于，
所述第一NMOS管MN1的栅极与漏极互连，并且与所述第二NMOS管MN2的栅极、所述第十一PMOS管MP11的漏极相连；所述第一NMOS管MN1的源极与第五三极管Q5的发射极、第十PMOS管MP10的漏极相连；所述第十二PMOS管MP12的栅极与漏极互连，并且与所述第二NMOS管MN2的漏极相连；所述第二NMOS管MN2的源极与所述第三电阻R3的一端相连，所述第三电阻R3的另一端与GND相连；所述第十一PMOS管MP11的栅极与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；所述第十一PMOS管MP11的源极、所述第十二PMOS管MP12的源极与VDD相连。
6.根据权利要求1所述的低温漂带隙基准电路，其特征在于，
所述第五三极管Q5的发射极与所述第十PMOS管MP10的漏极、第一NMOS管MN1的源极、所述第二电阻R2的一端相连；所述第五三极管Q5的基极和集电极与GND相连；所述第二电阻R2的另一端与所述第九PMOS管MP9的漏极、所述一阶修调电路的IR2端相连；所述一阶修调电路的IL2端与GND相连，所述一阶修调电路的IBP端与所述第八PMOS管MP8的漏极相连；
所述第八PMOS管MP8的栅极、所述第九PMOS管MP9的栅极互连，并与第五PMOS管MP5的栅极、第六PMOS管MP6的栅极相连；所述第十PMOS管MP10的栅极与第十五PMOS管MP15的栅极相连；所述第八PMOS管MP8的源极、所述第九PMOS管MP9的源极、所述第十PMOS管MP10的源极与VDD相连。
7.根据权利要求1所述的低温漂带隙基准电路，其特征在于，
第一三极管Q1、第三三极管Q3、第五三极管Q5、第六三极管Q6的尺寸均相同；
第五PMOS管MP5和第六PMOS管MP6的尺寸相同；
第一PMOS管MP1与所述第五PMOS管MP5的尺寸比为1:5。
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