CN116795164B

CN116795164B - 一种基于折线补偿的带隙基准电路

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Publication number: CN116795164B
Application number: CN202310174706.9A
Authority: CN
Inventors: 庄浩宇; 刘明宇; 黄良辰; ***
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2023-02-28
Filing date: 2023-02-28
Publication date: 2024-03-08
Anticipated expiration: 2043-02-28
Also published as: CN116795164A

Abstract

本发明公开了一种基于折线补偿的带隙基准电路包括产生与温度成正比的PTAT电流的I_PTAT产生器，利用PTAT电流生成与温度成反比的CTAT电流的I_CTAT产生器，利用PTAT电流生成用于补偿的BASE基电流的I_BASE产生器，利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的I_FOLD产生器，以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的V_BG产生器。本发明的带隙电压基准电路通过I_FOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流I_FOLD，去对原输出电压在温度小于设定温度的部分进行补偿，从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题，获得了随温度变化更加稳定的带隙基准电压。

Description

一种基于折线补偿的带隙基准电路

技术领域

本发明属于模拟集成电路，具体地说，是涉及一种基于折线补偿的带隙基准电路。

背景技术

带隙基准(Bandgap Reference，BGR)的作用是产生基准电压。因为其基准电压与硅的带隙电压差不多，因而被称为带隙基准。带隙基准技术主要用于产生芯片中的电压基准，可以为***提供稳定的工作点，在电子***中有着不可替代的地位。

带隙基准的工作原理是：先产生正温度系数的电压以及负温度系数的电压，然后把两者相加，从而实现零温度系数的电压。在bulk CMOS工艺中，BJT(Bipolar JunctionTransistor)经常被用于BGR电路的设计，只要保证两个BJT管的电流密度固定成比例，其中任意一个BJT的基极-发射极电压就拥有负温度系数，两个BJT管的基极-发射极压降之差就拥有正温度系数，将两者电压相加，就能实现零温度系数的电压。

在设计高精度BGR电路时，BJT管本身的基极-发射极电压特性会影响BGR电路的精确性，需要将高阶非线性项的影响减少到最小。通常采用补偿电流的方法，尽可能逼近非线性项，从而获得线性的基极-发射级电压差。

BJT的基极-发射极电压之差为：

可以看到，公式含有一个线性项以及一个高阶非线性项当要求低温度漂移系数时，高阶项不能忽略。

现有技术对此的解决方案如图1、2所示，在图2中，通过MOS电流镜的钳位保证结点C和D上的电压近似相等，从而使R₈上的电压等于Q₀和Q₁上的基极-发射极电压差之差。由于BJT管Q₀和Q₁的发射极面积之比为2∶1，因此Q₀和Q₁上的基极-发射极电压差之差为正温度系数电压，通过R₈产生正温度系数电流I₁为：

其中V_T是热电压。

而R₉上的压降对应BJT管Q₂上的电压，为负温度系数电压，产生负温度系数电流I₂为

在图1中，由KVL定理可知，ΔV_GS＝ΔV_BE，其中ΔV_GS代表M1，M2的栅极-源极电压差之差，ΔV_BE代表Q₅，Q₃的基极-发射极电压差之差。因为Q₅，Q₃发射极面积相等，所以

其中，I_COMP为图1电路输出的电流，用来补偿输出基准电压的高阶非线性项。

由KCL定理可得

由于Q₅，Q₄，Q₃都工作在恒流区，且M₁，M₂有相同的开启电压，所以

其中μ(T)为载流子迁移率随温度变化的函数，一般来说β(T)为共发射极电流增益随温度变化的函数，一般有/>其中β_∞是BJT的最大共发射极电流增益，ΔE_g为发射极禁带宽度。

由于Q₅的基极电流远小于/>故将其忽略。代入I₁，I₂可以解得补偿电流：

通过调整相关系数，I_COMP可以用以拟合曲线从而减少高阶项的影响。I_COMP的仿真结果如图3所示。

通过图3可以得知现有技术的方案的缺点是当温度较小时，补偿电流与非线性项之间拟合效果较差，最终产生的V_BG的精确性下降。

发明内容

本发明的目的在于提供一种基于折线补偿的带隙基准电路，主要解决现有带隙基准电路在温度较小时输出电压温度系数较大的问题。

为实现上述目的，本发明采用的技术方案如下：

一种基于折线补偿的带隙基准电路，包括产生与温度成正比的PTAT电流的I_PTAT产生器，利用PTAT电流生成与温度成反比的CTAT电流的I_CTAT产生器，利用PTAT电流生成用于补偿的BASE基电流的I_BASE产生器，利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的I_FOLD产生器，以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的V_BG产生器。

进一步地，在本发明中，所述I_PTAT产生器包括18个MOS管M₁～M₁₈、5个晶体管Q₁～Q₅和电阻R₁、电阻R₂；其中，MOS管M₁的栅极和源极与MOS管M₂栅极、源极对应相连，MOS管M₃的源极与MOS管M₁的漏极相连，MOS管M₄的源极与MOS管M₂的漏极相连，MOS管M₃的栅极与MOS管M₄的栅极相连，MOS管M₄的漏极与MOS管M₂的栅极相连，MOS管M₅的栅极与MOS管M₆的栅极相连，MOS管M₅的漏极与MOS管M₃的漏极相连，MOS管M₅的栅极与MOS管M₅的漏极相连，MOS管M₆的漏极与MOS管M₄的漏极相连，晶体管Q₁的基极与集电极相连后与MOS管M₅的源极相连，晶体管Q₂的集电极与MOS管M₆的源极相连，晶体管Q₅的基极与集电极相连后与晶体管Q₁的发射极相连，电阻R₁连接于晶体管Q₁的发射极与晶体管Q₅的发射极之间，电阻R₂连接于晶体管Q₂的发射极与晶体管Q₅的集电极之间，MOS管M₇的栅极和源极与MOS管M₈栅极、源极对应相连，MOS管M₉的源极与MOS管M₇的漏极相连，MOS管M₁₀的源极与MOS管M₈的漏极相连，MOS管M₉的栅极与MOS管M₁₀的栅极相连，MOS管M₁₁的栅极与MOS管M₁₂的栅极相连，MOS管M₁₁的漏极与MOS管M₉的漏极相连，MOS管M₁₂的漏极与MOS管M₁₀的漏极相连，晶体管Q₃的集电极与MOS管M₁₁的源极相连，晶体管Q₄的集电极与MOS管M₁₂的源极相连，MOS管M₁₃的栅极与MOS管M₉的漏极相连，MOS管M₁₃的源极与晶体管Q₃的基极相连后与晶体管Q₂的基极相连，晶体管Q₃的发射极与晶体管Q₄的发射极相连后与晶体管Q₅的集电极相连，MOS管M₁₅的栅极和源极与MOS管M₁₆栅极、源极对应相连，MOS管M₁₅的栅极与MOS管M₁₅的漏极相连，MOS管M₁₄的漏极与MOS管M₁₅的漏极相连，MOS管M₁₄的源极与晶体管Q₄的基极相连，MOS管M₁₄的栅极与MOS管M₁₂的漏极相连，MOS管M₁₇的栅极、漏极相连后与MOS管M₁₆的漏极相连，MOS管M₁₈的栅极和源极与MOS管M₁₇栅极、源极对应相连，MOS管M₁₈的漏极与晶体管Q₂的发射极相连，MOS管M₁₈的源极与晶体管Q₅的发射极相连后接地；其中，MOS管M₁的源极、MOS管M₂的源极、MOS管M₇的源极、MOS管M₈的源极、MOS管M₁₅的源极、MOS管M₁₆的源极和MOS管M₁₃的漏极均接电源V_DD。

进一步地，在本发明中，所述I_CTAT产生器包括14个MOS管M₁₉～M₃₁、M₂₀₀、3个晶体管Q₆～Q₈和电阻R₃、电阻R₄；MOS管M₁₉的栅极与MOS管M₁的栅极相连，MOS管M₂₀的栅极与MOS管M₃的栅极相连；MOS管M₁₉的漏极与MOS管M₂₀的源极相连，MOS管M₂₂的栅极和源极与MOS管M₂₃的栅极、源极对应相连，MOS管M₂₀的漏极与MOS管M₂₁的栅极相连，MOS管M₂₁的漏极与MOS管M₂₂的漏极相连，晶体管Q₆的集电极与MOS管M₂₁的栅极相连，晶体管Q₆的基极与MOS管M₂₁的源极相连，MOS管M₂₄的栅极与MOS管M₂₂的栅极和漏极均相连，电阻R₃连接于MOS管M₂₃的漏极和晶体管Q₆的发射极之间，电阻R₄连接于MOS管M₂₄的漏极和晶体管Q₆的发射极之间，MOS管M₂₇的栅极和源极与MOS管M₂₈的栅极、源极对应相连，MOS管M₂₉的栅极与MOS管M₃₀的栅极相连后与MOS管M₂₀的栅极相连，MOS管M₂₉的源极与MOS管M₂₇的漏极相连，MOS管M₃₀的源极与MOS管M₂₈的漏极相连，晶体管Q₇的集电极与MOS管M₂₅的栅极相连后与MOS管M₂₉的漏极相连，MOS管M₂₀₀的漏极与栅极相连后与MOS管M₂₅的漏极相连，晶体管Q₇的基极与MOS管M₂₅的源极相连后与MOS管M₂₄的漏极相连，晶体管Q₈的集电极与MOS管M₂₆的栅极相连后与MOS管M₃₀的漏极相连，晶体管Q₈的基极与MOS管M₂₆的源极相连后与MOS管M₂₃的漏极相连，晶体管Q₇的发射极和晶体管Q₈的发射极相连后与和晶体管Q₆的发射极相连并接地，MOS管M₃₁的漏极、栅极相连后与MOS管M₂₆的漏极相连；其中，MOS管M₁₉的源极、MOS管M₂₂的源极、MOS管M₂₃的源极、MOS管M₂₄的源极、MOS管M₂₇的源极、MOS管M₂₈的源极、MOS管M₃₁和MOS管M₂₀₀的源极均接电源V_DD；MOS管M₃₁的漏极与栅极相连后与I_FOLD产生器相连。

进一步地，在本发明中，所述I_BASE产生器包括由6个MOS管M₃₂～M₃₇和一个晶体管Q₉组成，MOS管M₃₂的栅极与MOS管M₁的栅极相连，MOS管M₃₃的栅极与MOS管M₃的栅极相连，MOS管M₃₂的漏极与MOS管M₃₃的源极相连，MOS管M₃₇的栅极与MOS管M₃₃的漏极相连后与晶体管Q₉的集电极相连，MOS管M₃₇的源极与晶体管Q₉的基极相连，MOS管M₃₆的源极与晶体管Q₉的发射极相连后接地，MOS管M₃₆的栅极与漏极相连后与MOS管M₃₅的漏极相连，MOS管M₃₅的栅极与MOS管M₃₄的栅极相连后与I_FOLD产生器相连，MOS管M₃₄的栅极与漏极相连后与MOS管M₃₇的漏极相连；其中，MOS管M₃₂的源极、MOS管M₃₄的源极和MOS管M₃₅的源极均接电源V_DD。

进一步地，在本发明中，所述I_FOLD产生器由23个MOS管M₃₈～M₆₀和6个电阻R₅～R₁₀组成，所述MOS管M₆₀的栅极与MOS管M₂₀₀的栅极相连，MOS管M₆₀的漏极与电阻R₅的一端相连，MOS管M₃₈的漏极与电阻R₅的另一端相连，MOS管M₃₈的栅极与MOS管M₆₀的漏极相连，MOS管M₃₈的源极与MOS管M₃₉的漏极相连，MOS管M₃₉的栅极与MOS管M₃₈的漏极相连，MOS管M₄₀、MOS管M₄₁、MOS管M₄₂和MOS管M₄₃的漏极均与MOS管M₃₈的栅极相连，MOS管M₄₄的漏极与MOS管M₄₀的源极相连，MOS管M₄₅的漏极与MOS管M₄₁的源极相连，MOS管M₄₆的漏极与MOS管M₄₂的源极相连，MOS管M₄₇的漏极与MOS管M₄₃的源极相连，MOS管M₄₈的栅极与MOS管M₄₀的源极相连，MOS管M₄₉的栅极与MOS管M₄₁的源极相连，MOS管M₅₀的栅极与MOS管M₄₂的源极相连，MOS管M₅₁的栅极与MOS管M₄₃的源极相连，MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的栅极均与MOS管M₃₉的栅极相连，MOS管M₄₈、MOS管M₄₉、MOS管M₅₀和MOS管M₅₁的源极与MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的漏极对应相连，MOS管M₃₉、MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的源极与电阻R₆～R₁₀的一端对应相连，电阻R₆～R₁₀的另一端及MOS管M₄₄、MOS管M₄₅、MOS管M₄₆和MOS管M₄₇的源极相连后接地，MOS管M₅₇的漏极与MOS管M₅₁的漏极相连，MOS管M₅₆的漏极与MOS管M₅₇的源极相连，MOS管M₅₉的漏极和栅极相连后与MOS管M₅₁的漏极相连，MOS管M₅₈的漏极和栅极相连后与MOS管M₅₉的源极相连，MOS管M₅₆的栅极与MOS管M₁的栅极相连，MOS管M₅₇的栅极与MOS管M₃的栅极相连，MOS管M₆₀的源极、MOS管M₅₆的源极和MOS管M₅₈的源极均接电源V_DD，MOS管M₅₈的漏极与栅极相连后与V_BG产生器相连。

进一步地，在本发明中，所述V_BG产生器包括3个电路结构相同并串联连接的曲率补偿模块和一个与最后一级曲率补偿模块相连的折线补偿模块。

进一步地，在本发明中，所述曲率补偿模块由9个MOS管M₆₁～M₆₉和2个晶体管Q₁₀、Q₁₁组成；所述MOS管M₆₁的栅极与MOS管M₆₂的栅极相连，MOS管M₆₁的栅极与漏极相连后与MOS管M₆₃的漏极相连，MOS管M₆₃的栅极与MOS管M₆₅的漏极相连后与晶体管Q₁₀的集电极相连，MOS管M₆₅的源极与MOS管M₆₄的漏极相连，MOS管M₆₂的漏极与晶体管Q₁₀的基极相连后与晶体管Q₁₁的基极相连，MOS管M₆₇的漏极与MOS管M₆₉的漏极相连后与晶体管Q₁₁的集电极相连，MOS管M₆₆的漏极与MOS管M₆₇的源极相连，MOS管M₆₈的漏极与晶体管Q₁₁的发射极相连后连接到下一级的与该级MOS管M₆₃位置相同的MOS管的源极，MOS管M₆₈的栅极与晶体管Q₁₁的集电极相连，MOS管M₆₃的源极、晶体管Q₁₀的发射极和MOS管M₆₈的源极相连后接地，MOS管M₆₁的源极、MOS管M₆₂的源极、MOS管M₆₆的源极和MOS管M₆₉的源极均接电源V_DD，MOS管M₆₄的栅极和MOS管M₆₆的栅极相连后与MOS管M₁的栅极相连，MOS管M₆₅的栅极和MOS管M₆₇的栅极相连后与MOS管M₃的栅极相连。

进一步地，在本发明中，所述折线补偿模块由14个MOS管M₈₈～M₁₀₁、2个晶体管Q₁₆、Q₁₇和3个电阻R₁₁～R₁₃组成；MOS管M₈₈的漏极与MOS管M₈₉的源极相连，MOS管M₈₉的漏极与最后一级的曲率补偿模块中的同第一级曲率补偿模块中MOS管M₆₈位置相同的MOS管的漏极相连，电阻R₁₁的一端与MOS管M₈₉的漏极相连，电阻R₁₁的另一端与晶体管Q₁₆的发射极相连，MOS管M₉₃的漏极和MOS管M₉₄的栅极相连后与晶体管Q₁₆的集电极相连，MOS管M₉₃的源极和MOS管M₉₂的漏极相连，MOS管M₉₀栅极和漏极相连后与MOS管M₉₄的漏极相连，MOS管M₉₀的栅极和MOS管M₉₁的栅极相连，MOS管M₉₁的漏极和晶体管Q₁₆的基极相连后与晶体管Q₁₇的基极相连，MOS管M₉₉的漏极与MOS管M₁₀₀的漏极相连后与晶体管Q₁₇的集电极相连，MOS管M₉₈的漏极与MOS管M₉₉的源极相连，MOS管M₉₉的漏极与MOS管M₁₀₁的源极相连，MOS管M₉₅的源极与MOS管M₉₆的源极相连后与晶体管Q₁₆的发射极相连，MOS管M₉₇的漏极与晶体管Q₁₇的发射极相连，电阻R₁₃的一端与MOS管M₉₇的漏极相连，电阻R₁₃的另一端与电阻R₁₂的一端相连，电阻R₁₂的另一端与晶体管Q₁₇的基极相连，MOS管M₉₄的源极、MOS管M₉₅的漏极、MOS管M₉₆的漏极、MOS管M₁₀₁的漏极和MOS管M₉₇的源极均接地，MOS管M₉₀的源极、MOS管M₉₁的源极、MOS管M₉₈的源极和MOS管M₁₀₀的源极均接电源V_DD，MOS管M₉₂的栅极和MOS管M₉₈的栅极相连后与MOS管M₁的栅极相连，MOS管M₉₃的栅极和MOS管M₉₉的栅极相连后与MOS管M₃的栅极相连，MOS管M₁₀₀的栅极与MOS管M₃₁的栅极相连，MOS管M₁₀₁的栅极与MOS管M₅₈的栅极相连，电阻R₁₃与电阻R₁₂相连的公共端产生带隙基准电压VBG。

进一步地，在本发明中，还包括利用PTAT电流和CTAT电流产生用于弥补生产过程中不可避免误差的Trim电流的I_TRIM产生器。

与现有技术相比，本发明具有以下有益效果：

本发明的带隙电压基准电路通过I_FOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流I_FOLD，去对原输出电压在温度小于设定温度的部分进行补偿，从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题，获得了随温度变化更加稳定的带隙基准电压。同时，这种补偿是对特定温度区间的精准补偿，也就是说只需要对I_FOLD进行调节，就可以满足不同客户对于输出基准电压的温度系数的需求，因此具有较广的适用范围。

附图说明

图1为现有技术中的高阶补偿电路的结构示意图。

图2为现有技术中的偏置电流产生电路的结构示意图。

图3为现有技术中归一化补偿电流仿真曲线。

图4为本发明实施例的整体原理框图。

图5为本发明实施例中I_PTAT产生器的电路结构示意图。

图6为本发明实施例中I_CTAT产生器的电路结构示意图。

图7为本发明实施例中I_BASE产生器的电路结构示意图。

图8为本发明实施例中I_FOLD产生器的电路结构示意图。

图9为本发明实施例中V_BG产生器的电路结构示意图。

图10为本发明实施例中I_TRIM产生器的电路结构示意图。

图11为本发明实施例中I_PTAT和I_CTAT的仿真曲线图。

图12为本发明实施例中I_FOLD的仿真曲线图。

图13为本发明实施例中未经过折线补偿的仿真图。

图14为本发明实施例中经过折线补偿的仿真图。

具体实施方式

下面结合附图说明和实施例对本发明作进一步说明，本发明的方式包括但不仅限于以下实施例。

实施例

如图4所示，本发明公开的一种基于折线补偿的带隙基准电路，包括产生与温度成正比的PTAT电流的I_PTAT产生器，利用PTAT电流生成与温度成反比的CTAT电流的I_CTAT产生器，利用PTAT电流生成用于补偿的BASE基电流的I_BASE产生器，利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的I_FOLD产生器，以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的V_BG产生器。该电路主要通过I_FOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流I_FOLD，去对原输出电压在温度小于设定温度的部分进行补偿，从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题，获得了随温度变化更加稳定的带隙基准电压。

在本实施例中，如图5所示，所述I_PTAT产生器包括18个MOS管M₁～M₁₈、5个晶体管Q₁～Q₅和电阻R₁、电阻R₂；其中，MOS管M₁的栅极和源极与MOS管M₂栅极、源极对应相连，MOS管M₃的源极与MOS管M₁的漏极相连，MOS管M₄的源极与MOS管M₂的漏极相连，MOS管M₃的栅极与MOS管M₄的栅极相连，MOS管M₄的漏极与MOS管M₂的栅极相连，MOS管M₅的栅极与MOS管M₆的栅极相连，MOS管M₅的漏极与MOS管M₃的漏极相连，MOS管M₅的栅极与MOS管M₅的漏极相连，MOS管M₆的漏极与MOS管M₄的漏极相连，晶体管Q₁的基极与集电极相连后与MOS管M₅的源极相连，晶体管Q₂的集电极与MOS管M₆的源极相连，晶体管Q₅的基极与集电极相连后与晶体管Q₁的发射极相连，电阻R₁连接于晶体管Q₁的发射极与晶体管Q₅的发射极之间，电阻R₂连接于晶体管Q₂的发射极与晶体管Q₅的集电极之间，MOS管M₇的栅极和源极与MOS管M₈栅极、源极对应相连，MOS管M₉的源极与MOS管M₇的漏极相连，MOS管M₁₀的源极与MOS管M₈的漏极相连，MOS管M₉的栅极与MOS管M₁₀的栅极相连，MOS管M₁₁的栅极与MOS管M₁₂的栅极相连，MOS管M₁₁的漏极与MOS管M₉的漏极相连，MOS管M₁₂的漏极与MOS管M₁₀的漏极相连，晶体管Q₃的集电极与MOS管M₁₁的源极相连，晶体管Q₄的集电极与MOS管M₁₂的源极相连，MOS管M₁₃的栅极与MOS管M₉的漏极相连，MOS管M₁₃的源极与晶体管Q₃的基极相连后与晶体管Q₂的基极相连，晶体管Q₃的发射极与晶体管Q₄的发射极相连后与晶体管Q₅的集电极相连，MOS管M₁₅的栅极和源极与MOS管M₁₆栅极、源极对应相连，MOS管M₁₅的栅极与MOS管M₁₅的漏极相连，MOS管M₁₄的漏极与MOS管M₁₅的漏极相连，MOS管M₁₄的源极与晶体管Q₄的基极相连，MOS管M₁₄的栅极与MOS管M₁₂的漏极相连，MOS管M₁₇的栅极、漏极相连后与MOS管M₁₆的漏极相连，MOS管M₁₈的栅极和源极与MOS管M₁₇栅极、源极对应相连，MOS管M₁₈的漏极与晶体管Q₂的发射极相连，MOS管M₁₈的源极与晶体管Q₅的发射极相连后接地；其中，MOS管M₁的源极、MOS管M₂的源极、MOS管M₇的源极、MOS管M₈的源极、MOS管M₁₅的源极、MOS管M₁₆的源极和MOS管M₁₃的漏极均接电源V_DD。

在I_PTAT产生器中，晶体管Q₂、Q₃的发射极电压差ΔV_BE＝V_Tln(N)，其中V_T为热电压，N为Q₂和Q₃的面积比例。可以看出，ΔV_BE为PTAT电压，因此流过电阻R₂的电流也为PTAT电流，设为I_PTAT。由于MOS管M₂和M₈，M₄和M₁₀，M₆和M₁₂，栅极电压相同，分别为VP₁，VP₂和VN₁，因此流过晶体管Q₂、Q₄集电极的电流相同。同时又因晶体管Q₂、Q₄的面积相同，因此它们的基极电流也相同，为I_BASE。而Q₄的基极电流又通过电流镜被拷贝到MOS管M₁₈的漏极上，因此若对BJT管Q₂利用KCL可以得到流过MOS管M₆电流I_M6＝I_PTAT+I_BASE-I_BASE＝I_PTAT。而I_M6可以通过电流镜被其他模块利用。

在本实施例中，如图6所示，所述I_CTAT产生器包括14个MOS管M₁₉～M₃₁、M₂₀₀、3个晶体管Q₆～Q₈和电阻R₃、电阻R₄；MOS管M₁₉的栅极与MOS管M₁的栅极相连，MOS管M₂₀的栅极与MOS管M₃的栅极相连；MOS管M₁₉的漏极与MOS管M₂₀的源极相连，MOS管M₂₂的栅极和源极与MOS管M₂₃的栅极、源极对应相连，MOS管M₂₀的漏极与MOS管M₂₁的栅极相连，MOS管M₂₁的漏极与MOS管M₂₂的漏极相连，晶体管Q₆的集电极与MOS管M₂₁的栅极相连，晶体管Q₆的基极与MOS管M₂₁的源极相连，MOS管M₂₄的栅极与MOS管M₂₂的栅极和漏极均相连，电阻R₃连接于MOS管M₂₃的漏极和晶体管Q₆的发射极之间，电阻R₄连接于MOS管M₂₄的漏极和晶体管Q₆的发射极之间，MOS管M₂₇的栅极和源极与MOS管M₂₈的栅极、源极对应相连，MOS管M₂₉的栅极与MOS管M₃₀的栅极相连后与MOS管M₂₀的栅极相连，MOS管M₂₉的源极与MOS管M₂₇的漏极相连，MOS管M₃₀的源极与MOS管M₂₈的漏极相连，晶体管Q₇的集电极与MOS管M₂₅的栅极相连后与MOS管M₂₉的漏极相连，MOS管M₂₀₀的漏极与栅极相连后与MOS管M₂₅的漏极相连，晶体管Q₇的基极与MOS管M₂₅的源极相连后与MOS管M₂₄的漏极相连，晶体管Q₈的集电极与MOS管M₂₆的栅极相连后与MOS管M₃₀的漏极相连，晶体管Q₈的基极与MOS管M₂₆的源极相连后与MOS管M₂₃的漏极相连，晶体管Q₇的发射极和晶体管Q₈的发射极相连后与和晶体管Q₆的发射极相连并接地，MOS管M₃₁的漏极、栅极相连后与MOS管M₂₆的漏极相连；其中，MOS管M₁₉的源极、MOS管M₂₂的源极、MOS管M₂₃的源极、MOS管M₂₄的源极、MOS管M₂₇的源极、MOS管M₂₈的源极、MOS管M₃₁和MOS管M₂₀₀的源极均接电源V_DD；MOS管M₃₁的漏极与栅极相连后与I_FOLD产生器相连。

在图6中，VP3*＝VP3(因为I_PTAT产生器是由两个相同的PTAT产生器组成的)。

在I_CTAT产生器中，由于MOS管M₂₇和M₂₉的栅电压为VP₁和VP₂，所以流过晶体管Q₇集电极的电流为I_PTAT。因此Q₇的基极-发射极电压差V_BE拥有负的温度系数，为CTAT电压。那么流过电阻R₄的电流就为CTAT电流。但是如果仅仅这样的话，流过MOS管M₂₅极的电流I_M25＝I_CTAT+I_BASE，其中I_BASE为晶体管Q₇的基极电流。显然这不是我们所想要的CTAT电流，因此需要一个基极电流补偿电路来抵消Q₇的基极电流I_BASE。

MOS管M₁₉和M₂₀的栅极电压为VP₁，VP₂，因此同样可以得到流过晶体管Q₆集电极的电流为I_PTAT。由于Q₆和Q₇具有相同的面积，因此Q₇的基极电流也为I_BASE。利用电流镜将I_BASE拷贝到MOS管M₂₄的源极上，此时若用KCL定理就可以得到I_M25＝I_CTAT+I_BASE-I_BASE＝I_CTAT。从而得到了我们想要的CTAT电流。

用相同的方法也可以得到流过MOS管M₃₁的电流I_M31＝I_CTAT。

在本实施例中，如图7所示，所述I_BASE产生器包括由6个MOS管M₃₂～M₃₇和一个晶体管Q₉组成，MOS管M₃₂的栅极与MOS管M₁的栅极相连，MOS管M₃₃的栅极与MOS管M₃的栅极相连，MOS管M₃₂的漏极与MOS管M₃₃的源极相连，MOS管M₃₇的栅极与MOS管M₃₃的漏极相连后与晶体管Q₉的集电极相连，MOS管M₃₇的源极与晶体管Q₉的基极相连，MOS管M₃₆的源极与晶体管Q₉的发射极相连后接地，MOS管M₃₆的栅极与漏极相连后与MOS管M₃₅的漏极相连，MOS管M₃₅的栅极与MOS管M₃₄的栅极相连后与I_FOLD产生器相连，MOS管M₃₄的栅极与漏极相连后与MOS管M₃₇的漏极相连；其中，MOS管M₃₂的源极、MOS管M₃₄的源极和MOS管M₃₅的源极均接电源V_DD。

I_BASE产生器的目的是为了产生补偿后面V_BG产生器中多余基极电流的电流，其电路如图7所示。通过将I_PTAT注入到晶体管Q₉的集电极得到基极电流，再通过电流镜将基极电流拷贝到MOS管M₃₆上，即得到I_BASE。

在本实施例中，所述I_FOLD产生器由23个MOS管M₃₈～M₆₀和6个电阻R₅～R₁₀组成，所述MOS管M₆₀的栅极与MOS管M₂₀₀的栅极相连，MOS管M₆₀的漏极与电阻R₅的一端相连，MOS管M₃₈的漏极与电阻R₅的另一端相连，MOS管M₃₈的栅极与MOS管M₆₀的漏极相连，MOS管M₃₈的源极与MOS管M₃₉的漏极相连，MOS管M₃₉的栅极与MOS管M₃₈的漏极相连，MOS管M₄₀、MOS管M₄₁、MOS管M₄₂和MOS管M₄₃的漏极均与MOS管M₃₈的栅极相连，MOS管M₄₄的漏极与MOS管M₄₀的源极相连，MOS管M₄₅的漏极与MOS管M₄₁的源极相连，MOS管M₄₆的漏极与MOS管M₄₂的源极相连，MOS管M₄₇的漏极与MOS管M₄₃的源极相连，MOS管M₄₈的栅极与MOS管M₄₀的源极相连，MOS管M₄₉的栅极与MOS管M₄₁的源极相连，MOS管M₅₀的栅极与MOS管M₄₂的源极相连，MOS管M₅₁的栅极与MOS管M₄₃的源极相连，MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的栅极均与MOS管M₃₉的栅极相连，MOS管M₄₈、MOS管M₄₉、MOS管M₅₀和MOS管M₅₁的源极与MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的漏极对应相连，MOS管M₃₉、MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的源极与电阻R₆～R₁₀的一端对应相连，电阻R₆～R₁₀的另一端及MOS管M₄₄、MOS管M₄₅、MOS管M₄₆和MOS管M₄₇的源极相连后接地，MOS管M₅₇的漏极与MOS管M₅₁的漏极相连，MOS管M₅₆的漏极与MOS管M₅₇的源极相连，MOS管M₅₉的漏极和栅极相连后与MOS管M₅₁的漏极相连，MOS管M₅₈的漏极和栅极相连后与MOS管M₅₉的源极相连，MOS管M₅₆的栅极与MOS管M₁的栅极相连，MOS管M₅₇的栅极与MOS管M₃的栅极相连，MOS管M₆₀的源极、MOS管M₅₆的源极和MOS管M₅₈的源极均接电源V_DD，MOS管M₅₈的漏极与栅极相连后与V_BG产生器相连。

产生折叠电流的电路图如图8所示。其产生的I_FOLD必须满足：1.只在温度小于特定温度时电流值才不为0；2.电流大小必须能够补偿带隙基准电压在温度较小时产生的偏差。

为了满足这两个要求，本实施例考虑利用之前产生的I_PTAT和I_CTAT来得到想要的I_FOLD。如图8所示，开关Trim<0>～Trim<3>，Trim<0>B～Trim<3>B由编程方式控制，用来控制MOS管M₅₂～M₅₅所在的四个电流镜的通断，从而控制I_CTAT的大小。经过调节后的I_CTAT电流在减去I_PTAT后流到MOS管M₅₉的源极上。MOS管M₅₂的作用是进行截断，只有当I_CTAT-I_PTAT大于零时MOS管才导通，其他时候MOS管关断。通过仿真得到的图11、图12可以看到，当I_CTAT＞I_PTAT时I_FOLD电流值与温度成反比，而当I_CTAT<I_PTAT时I_FOLD电流值为零。也就是说折叠电流I_FOLD可以表示为：

这样的话便得到了满足本实施例需求的I_FOLD。

在本实施例中，所述V_BG产生器包括3个电路结构相同并串联连接的曲率补偿模块和一个与最后一级曲率补偿模块相连的折线补偿模块。其中，所述曲率补偿模块由9个MOS管M₆₁～M₆₉和2个晶体管Q₁₀、Q₁₁组成；所述MOS管M₆₁的栅极与MOS管M₆₂的栅极相连，MOS管M₆₁的栅极与漏极相连后与MOS管M₆₃的漏极相连，MOS管M₆₃的栅极与MOS管M₆₅的漏极相连后与晶体管Q₁₀的集电极相连，MOS管M₆₅的源极与MOS管M₆₄的漏极相连，MOS管M₆₂的漏极与晶体管Q₁₀的基极相连后与晶体管Q₁₁的基极相连，MOS管M₆₇的漏极与MOS管M₆₉的漏极相连后与晶体管Q₁₁的集电极相连，MOS管M₆₆的漏极与MOS管M₆₇的源极相连，MOS管M₆₈的漏极与晶体管Q₁₁的发射极相连后连接到下一级的与该级MOS管M₆₃位置相同的MOS管的源极，MOS管M₆₈的栅极与晶体管Q₁₁的集电极相连，MOS管M₆₃的源极、晶体管Q₁₀的发射极和MOS管M₆₈的源极相连后接地，MOS管M₆₁的源极、MOS管M₆₂的源极、MOS管M₆₆的源极和MOS管M₆₉的源极均接电源V_DD，MOS管M₆₄的栅极和MOS管M₆₆的栅极相连后与MOS管M₁的栅极相连，MOS管M₆₅的栅极和MOS管M₆₇的栅极相连后与MOS管M₃的栅极相连。

在本实施例中，所述折线补偿模块由14个MOS管M₈₈～M₁₀₁、2个晶体管Q₁₆、Q₁₇和3个电阻R₁₁～R₁₃组成；MOS管M₈₈的漏极与MOS管M₈₉的源极相连，MOS管M₈₉的漏极与最后一级的曲率补偿模块中的同第一级曲率补偿模块中MOS管M₆₈位置相同的MOS管的漏极相连，电阻R₁₁的一端与MOS管M₈₉的漏极相连，电阻R₁₁的另一端与晶体管Q₁₆的发射极相连，MOS管M₉₃的漏极和MOS管M₉₄的栅极相连后与晶体管Q₁₆的集电极相连，MOS管M₉₃的源极和MOS管M₉₂的漏极相连，MOS管M₉₀栅极和漏极相连后与MOS管M₉₄的漏极相连，MOS管M₉₀的栅极和MOS管M₉₁的栅极相连，MOS管M₉₁的漏极和晶体管Q₁₆的基极相连后与晶体管Q₁₇的基极相连，MOS管M₉₉的漏极与MOS管M₁₀₀的漏极相连后与晶体管Q₁₇的集电极相连，MOS管M₉₈的漏极与MOS管M₉₉的源极相连，MOS管M₉₉的漏极与MOS管M₁₀₁的源极相连，MOS管M₉₅的源极与MOS管M₉₆的源极相连后与晶体管Q₁₆的发射极相连，MOS管M₉₇的漏极与晶体管Q₁₇的发射极相连，电阻R₁₃的一端与MOS管M₉₇的漏极相连，电阻R₁₃的另一端与电阻R₁₂的一端相连，电阻R₁₂的另一端与晶体管Q₁₇的基极相连，MOS管M₉₄的源极、MOS管M₉₅的漏极、MOS管M₉₆的漏极、MOS管M₁₀₁的漏极和MOS管M₉₇的源极均接地，MOS管M₉₀的源极、MOS管M₉₁的源极、MOS管M₉₈的源极和MOS管M₁₀₀的源极均接电源V_DD，MOS管M₉₂的栅极和MOS管M₉₈的栅极相连后与MOS管M₁的栅极相连，MOS管M₉₃的栅极和MOS管M₉₉的栅极相连后与MOS管M₃的栅极相连，MOS管M₁₀₀的栅极与MOS管M₃₁的栅极相连，MOS管M₁₀₁的栅极与MOS管M₅₈的栅极相连，电阻R₁₃与电阻R₁₂相连的公共端产生带隙基准电压VBG。

作为进行折线补偿的关键模块之一，如9图所示V_BG产生器分为两个主要部分，分别为曲率补偿模块和折线补偿模块，其中曲率补偿模块是由1号，2号，3号三个相同的子模块组成，如图10所示。其中省略号部分为2号曲率补偿子模块。

由于晶体管基极-发射极之间的电压差为：

其中V_g0是推知的0K时的带隙电压；T_r是参考温度，通常选择接近室温；是温度为Tr时的基极-发射极电压；η是一个与工艺有关的正常数，一般为3～4；θ是集电极电流的温度指数；V_T是热电压。可以发现，V_BE的表达式中存在一个高阶项/>而正是这个高阶项导致了最后带隙电压基准的非线性。因此我们通过曲率补偿和折线补偿来抵消这个高阶项。

曲率补偿主要由曲率补偿模块进行。由于晶体管Q₁₀的集电极电流为PTAT电流，晶体管Q₁₁的集电极电流为恒定电流(电流温度系数为0)，所以晶体管Q₁₀的基极-发射极电压差为：

晶体管Q₁₁的基极-发射极电压差为：

因此晶体管Q₁₀和晶体管Q₁₁的ΔV_BE为：

如果将多个ΔV_BE进行叠加，就可以部分抵消V_BE表达式中高阶项的影响。本发明将4个ΔV_BE进行叠加(三个ΔV_BE由曲率补偿模块提供，一个ΔV_BE由折线补偿模块提供)，得到的仿真图为图13。

可以看到，最后输出的基准电压产生了和现有技术一样的问题，在温度较小时产生了温度系数骤增的情况。因此，本实施例提出了折线补偿这一方案。

折线补偿由折线补偿模块进行。如图9所示，流过晶体管Q₁₆集电极的电流为I_PTAT，流过晶体管Q₁₇集电极的电流为I_PTAT+I_CTAT-I_FOLD。多余的电流I_FOLD会导致晶体管Q₁₇的基极与发射极之间产生一个额外的电压V_FOLD，而这个V_FOLD正是折线补偿的关键所在。此时晶体管Q₁₆和晶体管Q₁₇的发射极电压差为：

输出的V_BG还受电流I_TRIM和电阻R₁₂和电阻R₁₃的影响。由KCL定理可以得到流过电阻R₁₁的电流为I_TRIM-I_PTAT，因此在电阻R₁₁上产生的压降V₁＝R₁₁I_TRIM-R₁₁I_PTAT。将所有电压进行叠加后再经过电阻R₁₂和电阻R₁₃的分压，最终得到的带隙基准电压为：

其仿真图为图14，可以看到，由于V_FOLD的作用，现有技术中带隙基准电压在温度较小时发生较大波动的问题已经被很好的解决，最终V_BG的温度系数为2.3ppm/℃。

在另一种实施方式中，所述带隙基准电路还设置了利用PTAT电流和CTAT电流产生用于弥补生产过程中不可避免误差的Trim电流的I_TRIM产生器。Triming是一种进行电流/电压调节的常用手段。该实施方式产生Trim电流是为了调节最后带隙基准电压的斜率和绝对值，以抵消加工中产生的不可避免的误差。为了方便调节，Trim电流必须满足以下三点：1.在室温下大小为0；2.最好与温度成线性关系；3.具有较强的可调节性。因为I_PTAT和I_CTAT已经满足条件2，因此考虑利用I_PTAT和I_CTAT来产生I_TRIM。其电路图如图10所示。

Trim开关由编程方式控制，其中开关Trim<0>～Trim<6>，Trim<9>～Trim<14>控制I_CTAT和I_PTAT的大小，而开关Trim<8>，Trim<8>B控制I_CTAT和I_PTAT的方向。通过调节Trim开关最终得到在室温下电流值为零的电流I_TRIM。

通过上述设计，本发明的带隙电压基准电路通过I_FOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流I_FOLD，去对原输出电压在温度小于设定温度的部分进行补偿，从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题，获得了随温度变化更加稳定的带隙基准电压。

上述实施例仅为本发明的优选实施方式之一，不应当用于限制本发明的保护范围，但凡在本发明的主体设计思想和精神上做出的毫无实质意义的改动或润色，其所解决的技术问题仍然与本发明一致的，均应当包含在本发明的保护范围之内。

Claims

1.一种基于折线补偿的带隙基准电路，其特征在于，包括产生与温度成正比的PTAT电流的I_PTAT产生器，利用PTAT电流生成与温度成反比的CTAT电流的I_CTAT产生器，利用PTAT电流生成用于补偿的BASE基电流的I_BASE产生器，利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的I_FOLD产生器，以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的V_BG产生器；

所述I_FOLD产生器由23个MOS管M₃₈～M₆₀和6个电阻R₅～R₁₀组成，所述MOS管M₆₀的栅极与I_CTAT产生器中的MOS管M₂₀₀的栅极相连，MOS管M₆₀的漏极与电阻R₅的一端相连，MOS管M₃₈的漏极与电阻R₅的另一端相连，MOS管M₃₈的栅极与MOS管M₆₀的漏极相连，MOS管M₃₈的源极与MOS管M₃₉的漏极相连，MOS管M₃₉的栅极与MOS管M₃₈的漏极相连，MOS管M₄₀、MOS管M₄₁、MOS管M₄₂和MOS管M₄₃的漏极均与MOS管M₃₈的栅极相连，MOS管M₄₄的漏极与MOS管M₄₀的源极相连，MOS管M₄₅的漏极与MOS管M₄₁的源极相连，MOS管M₄₆的漏极与MOS管M₄₂的源极相连，MOS管M₄₇的漏极与MOS管M₄₃的源极相连，MOS管M₄₈的栅极与MOS管M₄₀的源极相连，MOS管M₄₉的栅极与MOS管M₄₁的源极相连，MOS管M₅₀的栅极与MOS管M₄₂的源极相连，MOS管M₅₁的栅极与MOS管M₄₃的源极相连，MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的栅极均与MOS管M₃₉的栅极相连，MOS管M₄₈、MOS管M₄₉、MOS管M₅₀和MOS管M₅₁的源极与MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的漏极对应相连，MOS管M₃₉、MOS管M₅₂、MOS管M₅₃、MOS管M₅₄和MOS管M₅₅的源极与电阻R₆～R₁₀的一端对应相连，电阻R₆～R₁₀的另一端及MOS管M₄₄、MOS管M₄₅、MOS管M₄₆和MOS管M₄₇的源极相连后接地，MOS管M₅₇的漏极与MOS管M₅₁的漏极相连，MOS管M₅₆的漏极与MOS管M₅₇的源极相连，MOS管M₅₉的漏极和栅极相连后与MOS管M₅₁的漏极相连，MOS管M₅₈的漏极和栅极相连后与MOS管M₅₉的源极相连，MOS管M₅₆的栅极与I_PTAT产生器中的MOS管M₁的栅极相连，MOS管M₅₇的栅极与I_PTAT产生器中的MOS管M₃的栅极相连，MOS管M₆₀的源极、MOS管M₅₆的源极和MOS管M₅₈的源极均接电源V_DD，MOS管M₅₈的漏极与栅极相连后与V_BG产生器相连。

2.根据权利要求1所述的一种基于折线补偿的带隙基准电路，其特征在于，所述I_PTAT产生器包括18个MOS管M₁～M₁₈、5个晶体管Q₁～Q₅和电阻R₁、电阻R₂；其中，MOS管M₁的栅极和源极与MOS管M₂栅极、源极对应相连，MOS管M₃的源极与MOS管M₁的漏极相连，MOS管M₄的源极与MOS管M₂的漏极相连，MOS管M₃的栅极与MOS管M₄的栅极相连，MOS管M₄的漏极与MOS管M₂的栅极相连，MOS管M₅的栅极与MOS管M₆的栅极相连，MOS管M₅的漏极与MOS管M₃的漏极相连，MOS管M₅的栅极与MOS管M₅的漏极相连，MOS管M₆的漏极与MOS管M₄的漏极相连，晶体管Q₁的基极与集电极相连后与MOS管M₅的源极相连，晶体管Q₂的集电极与MOS管M₆的源极相连，晶体管Q₅的基极与集电极相连后与晶体管Q₁的发射极相连，电阻R₁连接于晶体管Q₁的发射极与晶体管Q₅的发射极之间，电阻R₂连接于晶体管Q₂的发射极与晶体管Q₅的集电极之间，MOS管M₇的栅极和源极与MOS管M₈栅极、源极对应相连，MOS管M₉的源极与MOS管M₇的漏极相连，MOS管M₁₀的源极与MOS管M₈的漏极相连，MOS管M₉的栅极与MOS管M₁₀的栅极相连，MOS管M₁₁的栅极与MOS管M₁₂的栅极相连，MOS管M₁₁的漏极与MOS管M₉的漏极相连，MOS管M₁₂的漏极与MOS管M₁₀的漏极相连，晶体管Q₃的集电极与MOS管M₁₁的源极相连，晶体管Q₄的集电极与MOS管M₁₂的源极相连，MOS管M₁₃的栅极与MOS管M₉的漏极相连，MOS管M₁₃的源极与晶体管Q₃的基极相连后与晶体管Q₂的基极相连，晶体管Q₃的发射极与晶体管Q₄的发射极相连后与晶体管Q₅的集电极相连，MOS管M₁₅的栅极和源极与MOS管M₁₆栅极、源极对应相连，MOS管M₁₅的栅极与MOS管M₁₅的漏极相连，MOS管M₁₄的漏极与MOS管M₁₅的漏极相连，MOS管M₁₄的源极与晶体管Q₄的基极相连，MOS管M₁₄的栅极与MOS管M₁₂的漏极相连，MOS管M₁₇的栅极、漏极相连后与MOS管M₁₆的漏极相连，MOS管M₁₈的栅极和源极与MOS管M₁₇栅极、源极对应相连，MOS管M₁₈的漏极与晶体管Q₂的发射极相连，MOS管M₁₈的源极与晶体管Q₅的发射极相连后接地；其中，MOS管M₁的源极、MOS管M₂的源极、MOS管M₇的源极、MOS管M₈的源极、MOS管M₁₅的源极、MOS管M₁₆的源极和MOS管M₁₃的漏极均接电源V_DD。

3.根据权利要求2所述的一种基于折线补偿的带隙基准电路，其特征在于，所述I_CTAT产生器包括14个MOS管M₁₉～M₃₁、M₂₀₀、3个晶体管Q₆～Q₈和电阻R₃、电阻R₄；MOS管M₁₉的栅极与MOS管M₁的栅极相连，MOS管M₂₀的栅极与MOS管M₃的栅极相连；MOS管M₁₉的漏极与MOS管M₂₀的源极相连，MOS管M₂₂的栅极和源极与MOS管M₂₃的栅极、源极对应相连，MOS管M₂₀的漏极与MOS管M₂₁的栅极相连，MOS管M₂₁的漏极与MOS管M₂₂的漏极相连，晶体管Q₆的集电极与MOS管M₂₁的栅极相连，晶体管Q₆的基极与MOS管M₂₁的源极相连，MOS管M₂₄的栅极与MOS管M₂₂的栅极和漏极均相连，电阻R₃连接于MOS管M₂₃的漏极和晶体管Q₆的发射极之间，电阻R₄连接于MOS管M₂₄的漏极和晶体管Q₆的发射极之间，MOS管M₂₇的栅极和源极与MOS管M₂₈的栅极、源极对应相连，MOS管M₂₉的栅极与MOS管M₃₀的栅极相连后与MOS管M₂₀的栅极相连，MOS管M₂₉的源极与MOS管M₂₇的漏极相连，MOS管M₃₀的源极与MOS管M₂₈的漏极相连，晶体管Q₇的集电极与MOS管M₂₅的栅极相连后与MOS管M₂₉的漏极相连，MOS管M₂₀₀的漏极与栅极相连后与MOS管M₂₅的漏极相连，晶体管Q₇的基极与MOS管M₂₅的源极相连后与MOS管M₂₄的漏极相连，晶体管Q₈的集电极与MOS管M₂₆的栅极相连后与MOS管M₃₀的漏极相连，晶体管Q₈的基极与MOS管M₂₆的源极相连后与MOS管M₂₃的漏极相连，晶体管Q₇的发射极和晶体管Q₈的发射极相连后与和晶体管Q₆的发射极相连并接地，MOS管M₃₁的漏极、栅极相连后与MOS管M₂₆的漏极相连；其中，MOS管M₁₉的源极、MOS管M₂₂的源极、MOS管M₂₃的源极、MOS管M₂₄的源极、MOS管M₂₇的源极、MOS管M₂₈的源极、MOS管M₃₁和MOS管M₂₀₀的源极均接电源V_DD；MOS管M₃₁的漏极与栅极相连后与I_FOLD产生器相连。

4.根据权利要求3所述的一种基于折线补偿的带隙基准电路，其特征在于，所述I_BASE产生器包括由6个MOS管M₃₂～M₃₇和一个晶体管Q₉组成，MOS管M₃₂的栅极与MOS管M₁的栅极相连，MOS管M₃₃的栅极与MOS管M₃的栅极相连，MOS管M₃₂的漏极与MOS管M₃₃的源极相连，MOS管M₃₇的栅极与MOS管M₃₃的漏极相连后与晶体管Q₉的集电极相连，MOS管M₃₇的源极与晶体管Q₉的基极相连，MOS管M₃₆的源极与晶体管Q₉的发射极相连后接地，MOS管M₃₆的栅极与漏极相连后与MOS管M₃₅的漏极相连，MOS管M₃₅的栅极与MOS管M₃₄的栅极相连后与I_FOLD产生器相连，MOS管M₃₄的栅极与漏极相连后与MOS管M₃₇的漏极相连；其中，MOS管M₃₂的源极、MOS管M₃₄的源极和MOS管M₃₅的源极均接电源V_DD。

5.根据权利要求4所述的一种基于折线补偿的带隙基准电路，其特征在于，所述V_BG产生器包括3个电路结构相同并串联连接的曲率补偿模块和一个与最后一级曲率补偿模块相连的折线补偿模块。

6.根据权利要求5所述的一种基于折线补偿的带隙基准电路，其特征在于，所述曲率补偿模块由9个MOS管M₆₁～M₆₉和2个晶体管Q₁₀、Q₁₁组成；所述MOS管M₆₁的栅极与MOS管M₆₂的栅极相连，MOS管M₆₁的栅极与漏极相连后与MOS管M₆₃的漏极相连，MOS管M₆₃的栅极与MOS管M₆₅的漏极相连后与晶体管Q₁₀的集电极相连，MOS管M₆₅的源极与MOS管M₆₄的漏极相连，MOS管M₆₂的漏极与晶体管Q₁₀的基极相连后与晶体管Q₁₁的基极相连，MOS管M₆₇的漏极与MOS管M₆₉的漏极相连后与晶体管Q₁₁的集电极相连，MOS管M₆₆的漏极与MOS管M₆₇的源极相连，MOS管M₆₈的漏极与晶体管Q₁₁的发射极相连后连接到下一级的与该级MOS管M₆₃位置相同的MOS管的源极，MOS管M₆₈的栅极与晶体管Q₁₁的集电极相连，MOS管M₆₃的源极、晶体管Q₁₀的发射极和MOS管M₆₈的源极相连后接地，MOS管M₆₁的源极、MOS管M₆₂的源极、MOS管M₆₆的源极和MOS管M₆₉的源极均接电源V_DD，MOS管M₆₄的栅极和MOS管M₆₆的栅极相连后与MOS管M₁的栅极相连，MOS管M₆₅的栅极和MOS管M₆₇的栅极相连后与MOS管M₃的栅极相连。

7.根据权利要求6所述的一种基于折线补偿的带隙基准电路，其特征在于，所述折线补偿模块由14个MOS管M₈₈～M₁₀₁、2个晶体管Q₁₆、Q₁₇和3个电阻R₁₁～R₁₃组成；MOS管M₈₈的漏极与MOS管M₈₉的源极相连，MOS管M₈₉的漏极与最后一级的曲率补偿模块中的同第一级曲率补偿模块中MOS管M₆₈位置相同的MOS管的漏极相连，电阻R₁₁的一端与MOS管M₈₉的漏极相连，电阻R₁₁的另一端与晶体管Q₁₆的发射极相连，MOS管M₉₃的漏极和MOS管M₉₄的栅极相连后与晶体管Q₁₆的集电极相连，MOS管M₉₃的源极和MOS管M₉₂的漏极相连，MOS管M₉₀栅极和漏极相连后与MOS管M₉₄的漏极相连，MOS管M₉₀的栅极和MOS管M₉₁的栅极相连，MOS管M₉₁的漏极和晶体管Q₁₆的基极相连后与晶体管Q₁₇的基极相连，MOS管M₉₉的漏极与MOS管M₁₀₀的漏极相连后与晶体管Q₁₇的集电极相连，MOS管M₉₈的漏极与MOS管M₉₉的源极相连，MOS管M₉₉的漏极与MOS管M₁₀₁的源极相连，MOS管M₉₅的源极与MOS管M₉₆的源极相连后与晶体管Q₁₆的发射极相连，MOS管M₉₇的漏极与晶体管Q₁₇的发射极相连，电阻R₁₃的一端与MOS管M₉₇的漏极相连，电阻R₁₃的另一端与电阻R₁₂的一端相连，电阻R₁₂的另一端与晶体管Q₁₇的基极相连，MOS管M₉₄的源极、MOS管M₉₅的漏极、MOS管M₉₆的漏极、MOS管M₁₀₁的漏极和MOS管M₉₇的源极均接地，MOS管M₉₀的源极、MOS管M₉₁的源极、MOS管M₉₈的源极和MOS管M₁₀₀的源极均接电源V_DD，MOS管M₉₂的栅极和MOS管M₉₈的栅极相连后与MOS管M₁的栅极相连，MOS管M₉₃的栅极和MOS管M₉₉的栅极相连后与MOS管M₃的栅极相连，MOS管M₁₀₀的栅极与MOS管M₃₁的栅极相连，MOS管M₁₀₁的栅极与MOS管M₅₈的栅极相连，电阻R₁₃与电阻R₁₂相连的公共端产生带隙基准电压VBG。

8.根据权利要求1所述的一种基于折线补偿的带隙基准电路，其特征在于，还包括利用PTAT电流和CTAT电流产生用于弥补生产过程中不可避免误差的Trim电流的I_TRIM产生器。