CN116795164B - 一种基于折线补偿的带隙基准电路 - Google Patents
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Abstract
本发明公开了一种基于折线补偿的带隙基准电路包括产生与温度成正比的PTAT电流的IPTAT产生器,利用PTAT电流生成与温度成反比的CTAT电流的ICTAT产生器,利用PTAT电流生成用于补偿的BASE基电流的IBASE产生器,利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的IFOLD产生器,以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的VBG产生器。本发明的带隙电压基准电路通过IFOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流IFOLD,去对原输出电压在温度小于设定温度的部分进行补偿,从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题,获得了随温度变化更加稳定的带隙基准电压。
Description
技术领域
本发明属于模拟集成电路,具体地说,是涉及一种基于折线补偿的带隙基准电路。
背景技术
带隙基准(Bandgap Reference,BGR)的作用是产生基准电压。因为其基准电压与硅的带隙电压差不多,因而被称为带隙基准。带隙基准技术主要用于产生芯片中的电压基准,可以为***提供稳定的工作点,在电子***中有着不可替代的地位。
带隙基准的工作原理是:先产生正温度系数的电压以及负温度系数的电压,然后把两者相加,从而实现零温度系数的电压。在bulk CMOS工艺中,BJT(Bipolar JunctionTransistor)经常被用于BGR电路的设计,只要保证两个BJT管的电流密度固定成比例,其中任意一个BJT的基极-发射极电压就拥有负温度系数,两个BJT管的基极-发射极压降之差就拥有正温度系数,将两者电压相加,就能实现零温度系数的电压。
在设计高精度BGR电路时,BJT管本身的基极-发射极电压特性会影响BGR电路的精确性,需要将高阶非线性项的影响减少到最小。通常采用补偿电流的方法,尽可能逼近非线性项,从而获得线性的基极-发射级电压差。
BJT的基极-发射极电压之差为:
可以看到,公式含有一个线性项以及一个高阶非线性项当要求低温度漂移系数时,高阶项不能忽略。
现有技术对此的解决方案如图1、2所示,在图2中,通过MOS电流镜的钳位保证结点C和D上的电压近似相等,从而使R8上的电压等于Q0和Q1上的基极-发射极电压差之差。由于BJT管Q0和Q1的发射极面积之比为2∶1,因此Q0和Q1上的基极-发射极电压差之差为正温度系数电压,通过R8产生正温度系数电流I1为:
其中VT是热电压。
而R9上的压降对应BJT管Q2上的电压,为负温度系数电压,产生负温度系数电流I2为
在图1中,由KVL定理可知,ΔVGS=ΔVBE,其中ΔVGS代表M1,M2的栅极-源极电压差之差,ΔVBE代表Q5,Q3的基极-发射极电压差之差。因为Q5,Q3发射极面积相等,所以
其中,ICOMP为图1电路输出的电流,用来补偿输出基准电压的高阶非线性项。
由KCL定理可得
由于Q5,Q4,Q3都工作在恒流区,且M1,M2有相同的开启电压,所以
其中μ(T)为载流子迁移率随温度变化的函数,一般来说β(T)为共发射极电流增益随温度变化的函数,一般有/>其中β∞是BJT的最大共发射极电流增益,ΔEg为发射极禁带宽度。
由于Q5的基极电流远小于/>故将其忽略。代入I1,I2可以解得补偿电流:
通过调整相关系数,ICOMP可以用以拟合曲线从而减少高阶项的影响。ICOMP的仿真结果如图3所示。
通过图3可以得知现有技术的方案的缺点是当温度较小时,补偿电流与非线性项之间拟合效果较差,最终产生的VBG的精确性下降。
发明内容
本发明的目的在于提供一种基于折线补偿的带隙基准电路,主要解决现有带隙基准电路在温度较小时输出电压温度系数较大的问题。
为实现上述目的,本发明采用的技术方案如下:
一种基于折线补偿的带隙基准电路,包括产生与温度成正比的PTAT电流的IPTAT产生器,利用PTAT电流生成与温度成反比的CTAT电流的ICTAT产生器,利用PTAT电流生成用于补偿的BASE基电流的IBASE产生器,利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的IFOLD产生器,以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的VBG产生器。
进一步地,在本发明中,所述IPTAT产生器包括18个MOS管M1~M18、5个晶体管Q1~Q5和电阻R1、电阻R2;其中,MOS管M1的栅极和源极与MOS管M2栅极、源极对应相连,MOS管M3的源极与MOS管M1的漏极相连,MOS管M4的源极与MOS管M2的漏极相连,MOS管M3的栅极与MOS管M4的栅极相连,MOS管M4的漏极与MOS管M2的栅极相连,MOS管M5的栅极与MOS管M6的栅极相连,MOS管M5的漏极与MOS管M3的漏极相连,MOS管M5的栅极与MOS管M5的漏极相连,MOS管M6的漏极与MOS管M4的漏极相连,晶体管Q1的基极与集电极相连后与MOS管M5的源极相连,晶体管Q2的集电极与MOS管M6的源极相连,晶体管Q5的基极与集电极相连后与晶体管Q1的发射极相连,电阻R1连接于晶体管Q1的发射极与晶体管Q5的发射极之间,电阻R2连接于晶体管Q2的发射极与晶体管Q5的集电极之间,MOS管M7的栅极和源极与MOS管M8栅极、源极对应相连,MOS管M9的源极与MOS管M7的漏极相连,MOS管M10的源极与MOS管M8的漏极相连,MOS管M9的栅极与MOS管M10的栅极相连,MOS管M11的栅极与MOS管M12的栅极相连,MOS管M11的漏极与MOS管M9的漏极相连,MOS管M12的漏极与MOS管M10的漏极相连,晶体管Q3的集电极与MOS管M11的源极相连,晶体管Q4的集电极与MOS管M12的源极相连,MOS管M13的栅极与MOS管M9的漏极相连,MOS管M13的源极与晶体管Q3的基极相连后与晶体管Q2的基极相连,晶体管Q3的发射极与晶体管Q4的发射极相连后与晶体管Q5的集电极相连,MOS管M15的栅极和源极与MOS管M16栅极、源极对应相连,MOS管M15的栅极与MOS管M15的漏极相连,MOS管M14的漏极与MOS管M15的漏极相连,MOS管M14的源极与晶体管Q4的基极相连,MOS管M14的栅极与MOS管M12的漏极相连,MOS管M17的栅极、漏极相连后与MOS管M16的漏极相连,MOS管M18的栅极和源极与MOS管M17栅极、源极对应相连,MOS管M18的漏极与晶体管Q2的发射极相连,MOS管M18的源极与晶体管Q5的发射极相连后接地;其中,MOS管M1的源极、MOS管M2的源极、MOS管M7的源极、MOS管M8的源极、MOS管M15的源极、MOS管M16的源极和MOS管M13的漏极均接电源VDD。
进一步地,在本发明中,所述ICTAT产生器包括14个MOS管M19~M31、M200、3个晶体管Q6~Q8和电阻R3、电阻R4;MOS管M19的栅极与MOS管M1的栅极相连,MOS管M20的栅极与MOS管M3的栅极相连;MOS管M19的漏极与MOS管M20的源极相连,MOS管M22的栅极和源极与MOS管M23的栅极、源极对应相连,MOS管M20的漏极与MOS管M21的栅极相连,MOS管M21的漏极与MOS管M22的漏极相连,晶体管Q6的集电极与MOS管M21的栅极相连,晶体管Q6的基极与MOS管M21的源极相连,MOS管M24的栅极与MOS管M22的栅极和漏极均相连,电阻R3连接于MOS管M23的漏极和晶体管Q6的发射极之间,电阻R4连接于MOS管M24的漏极和晶体管Q6的发射极之间,MOS管M27的栅极和源极与MOS管M28的栅极、源极对应相连,MOS管M29的栅极与MOS管M30的栅极相连后与MOS管M20的栅极相连,MOS管M29的源极与MOS管M27的漏极相连,MOS管M30的源极与MOS管M28的漏极相连,晶体管Q7的集电极与MOS管M25的栅极相连后与MOS管M29的漏极相连,MOS管M200的漏极与栅极相连后与MOS管M25的漏极相连,晶体管Q7的基极与MOS管M25的源极相连后与MOS管M24的漏极相连,晶体管Q8的集电极与MOS管M26的栅极相连后与MOS管M30的漏极相连,晶体管Q8的基极与MOS管M26的源极相连后与MOS管M23的漏极相连,晶体管Q7的发射极和晶体管Q8的发射极相连后与和晶体管Q6的发射极相连并接地,MOS管M31的漏极、栅极相连后与MOS管M26的漏极相连;其中,MOS管M19的源极、MOS管M22的源极、MOS管M23的源极、MOS管M24的源极、MOS管M27的源极、MOS管M28的源极、MOS管M31和MOS管M200的源极均接电源VDD;MOS管M31的漏极与栅极相连后与IFOLD产生器相连。
进一步地,在本发明中,所述IBASE产生器包括由6个MOS管M32~M37和一个晶体管Q9组成,MOS管M32的栅极与MOS管M1的栅极相连,MOS管M33的栅极与MOS管M3的栅极相连,MOS管M32的漏极与MOS管M33的源极相连,MOS管M37的栅极与MOS管M33的漏极相连后与晶体管Q9的集电极相连,MOS管M37的源极与晶体管Q9的基极相连,MOS管M36的源极与晶体管Q9的发射极相连后接地,MOS管M36的栅极与漏极相连后与MOS管M35的漏极相连,MOS管M35的栅极与MOS管M34的栅极相连后与IFOLD产生器相连,MOS管M34的栅极与漏极相连后与MOS管M37的漏极相连;其中,MOS管M32的源极、MOS管M34的源极和MOS管M35的源极均接电源VDD。
进一步地,在本发明中,所述IFOLD产生器由23个MOS管M38~M60和6个电阻R5~R10组成,所述MOS管M60的栅极与MOS管M200的栅极相连,MOS管M60的漏极与电阻R5的一端相连,MOS管M38的漏极与电阻R5的另一端相连,MOS管M38的栅极与MOS管M60的漏极相连,MOS管M38的源极与MOS管M39的漏极相连,MOS管M39的栅极与MOS管M38的漏极相连,MOS管M40、MOS管M41、MOS管M42和MOS管M43的漏极均与MOS管M38的栅极相连,MOS管M44的漏极与MOS管M40的源极相连,MOS管M45的漏极与MOS管M41的源极相连,MOS管M46的漏极与MOS管M42的源极相连,MOS管M47的漏极与MOS管M43的源极相连,MOS管M48的栅极与MOS管M40的源极相连,MOS管M49的栅极与MOS管M41的源极相连,MOS管M50的栅极与MOS管M42的源极相连,MOS管M51的栅极与MOS管M43的源极相连,MOS管M52、MOS管M53、MOS管M54和MOS管M55的栅极均与MOS管M39的栅极相连,MOS管M48、MOS管M49、MOS管M50和MOS管M51的源极与MOS管M52、MOS管M53、MOS管M54和MOS管M55的漏极对应相连,MOS管M39、MOS管M52、MOS管M53、MOS管M54和MOS管M55的源极与电阻R6~R10的一端对应相连,电阻R6~R10的另一端及MOS管M44、MOS管M45、MOS管M46和MOS管M47的源极相连后接地,MOS管M57的漏极与MOS管M51的漏极相连,MOS管M56的漏极与MOS管M57的源极相连,MOS管M59的漏极和栅极相连后与MOS管M51的漏极相连,MOS管M58的漏极和栅极相连后与MOS管M59的源极相连,MOS管M56的栅极与MOS管M1的栅极相连,MOS管M57的栅极与MOS管M3的栅极相连,MOS管M60的源极、MOS管M56的源极和MOS管M58的源极均接电源VDD,MOS管M58的漏极与栅极相连后与VBG产生器相连。
进一步地,在本发明中,所述VBG产生器包括3个电路结构相同并串联连接的曲率补偿模块和一个与最后一级曲率补偿模块相连的折线补偿模块。
进一步地,在本发明中,所述曲率补偿模块由9个MOS管M61~M69和2个晶体管Q10、Q11组成;所述MOS管M61的栅极与MOS管M62的栅极相连,MOS管M61的栅极与漏极相连后与MOS管M63的漏极相连,MOS管M63的栅极与MOS管M65的漏极相连后与晶体管Q10的集电极相连,MOS管M65的源极与MOS管M64的漏极相连,MOS管M62的漏极与晶体管Q10的基极相连后与晶体管Q11的基极相连,MOS管M67的漏极与MOS管M69的漏极相连后与晶体管Q11的集电极相连,MOS管M66的漏极与MOS管M67的源极相连,MOS管M68的漏极与晶体管Q11的发射极相连后连接到下一级的与该级MOS管M63位置相同的MOS管的源极,MOS管M68的栅极与晶体管Q11的集电极相连,MOS管M63的源极、晶体管Q10的发射极和MOS管M68的源极相连后接地,MOS管M61的源极、MOS管M62的源极、MOS管M66的源极和MOS管M69的源极均接电源VDD,MOS管M64的栅极和MOS管M66的栅极相连后与MOS管M1的栅极相连,MOS管M65的栅极和MOS管M67的栅极相连后与MOS管M3的栅极相连。
进一步地,在本发明中,所述折线补偿模块由14个MOS管M88~M101、2个晶体管Q16、Q17和3个电阻R11~R13组成;MOS管M88的漏极与MOS管M89的源极相连,MOS管M89的漏极与最后一级的曲率补偿模块中的同第一级曲率补偿模块中MOS管M68位置相同的MOS管的漏极相连,电阻R11的一端与MOS管M89的漏极相连,电阻R11的另一端与晶体管Q16的发射极相连,MOS管M93的漏极和MOS管M94的栅极相连后与晶体管Q16的集电极相连,MOS管M93的源极和MOS管M92的漏极相连,MOS管M90栅极和漏极相连后与MOS管M94的漏极相连,MOS管M90的栅极和MOS管M91的栅极相连,MOS管M91的漏极和晶体管Q16的基极相连后与晶体管Q17的基极相连,MOS管M99的漏极与MOS管M100的漏极相连后与晶体管Q17的集电极相连,MOS管M98的漏极与MOS管M99的源极相连,MOS管M99的漏极与MOS管M101的源极相连,MOS管M95的源极与MOS管M96的源极相连后与晶体管Q16的发射极相连,MOS管M97的漏极与晶体管Q17的发射极相连,电阻R13的一端与MOS管M97的漏极相连,电阻R13的另一端与电阻R12的一端相连,电阻R12的另一端与晶体管Q17的基极相连,MOS管M94的源极、MOS管M95的漏极、MOS管M96的漏极、MOS管M101的漏极和MOS管M97的源极均接地,MOS管M90的源极、MOS管M91的源极、MOS管M98的源极和MOS管M100的源极均接电源VDD,MOS管M92的栅极和MOS管M98的栅极相连后与MOS管M1的栅极相连,MOS管M93的栅极和MOS管M99的栅极相连后与MOS管M3的栅极相连,MOS管M100的栅极与MOS管M31的栅极相连,MOS管M101的栅极与MOS管M58的栅极相连,电阻R13与电阻R12相连的公共端产生带隙基准电压VBG。
进一步地,在本发明中,还包括利用PTAT电流和CTAT电流产生用于弥补生产过程中不可避免误差的Trim电流的ITRIM产生器。
与现有技术相比,本发明具有以下有益效果:
本发明的带隙电压基准电路通过IFOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流IFOLD,去对原输出电压在温度小于设定温度的部分进行补偿,从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题,获得了随温度变化更加稳定的带隙基准电压。同时,这种补偿是对特定温度区间的精准补偿,也就是说只需要对IFOLD进行调节,就可以满足不同客户对于输出基准电压的温度系数的需求,因此具有较广的适用范围。
附图说明
图1为现有技术中的高阶补偿电路的结构示意图。
图2为现有技术中的偏置电流产生电路的结构示意图。
图3为现有技术中归一化补偿电流仿真曲线。
图4为本发明实施例的整体原理框图。
图5为本发明实施例中IPTAT产生器的电路结构示意图。
图6为本发明实施例中ICTAT产生器的电路结构示意图。
图7为本发明实施例中IBASE产生器的电路结构示意图。
图8为本发明实施例中IFOLD产生器的电路结构示意图。
图9为本发明实施例中VBG产生器的电路结构示意图。
图10为本发明实施例中ITRIM产生器的电路结构示意图。
图11为本发明实施例中IPTAT和ICTAT的仿真曲线图。
图12为本发明实施例中IFOLD的仿真曲线图。
图13为本发明实施例中未经过折线补偿的仿真图。
图14为本发明实施例中经过折线补偿的仿真图。
具体实施方式
下面结合附图说明和实施例对本发明作进一步说明,本发明的方式包括但不仅限于以下实施例。
实施例
如图4所示,本发明公开的一种基于折线补偿的带隙基准电路,包括产生与温度成正比的PTAT电流的IPTAT产生器,利用PTAT电流生成与温度成反比的CTAT电流的ICTAT产生器,利用PTAT电流生成用于补偿的BASE基电流的IBASE产生器,利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的IFOLD产生器,以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的VBG产生器。该电路主要通过IFOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流IFOLD,去对原输出电压在温度小于设定温度的部分进行补偿,从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题,获得了随温度变化更加稳定的带隙基准电压。
在本实施例中,如图5所示,所述IPTAT产生器包括18个MOS管M1~M18、5个晶体管Q1~Q5和电阻R1、电阻R2;其中,MOS管M1的栅极和源极与MOS管M2栅极、源极对应相连,MOS管M3的源极与MOS管M1的漏极相连,MOS管M4的源极与MOS管M2的漏极相连,MOS管M3的栅极与MOS管M4的栅极相连,MOS管M4的漏极与MOS管M2的栅极相连,MOS管M5的栅极与MOS管M6的栅极相连,MOS管M5的漏极与MOS管M3的漏极相连,MOS管M5的栅极与MOS管M5的漏极相连,MOS管M6的漏极与MOS管M4的漏极相连,晶体管Q1的基极与集电极相连后与MOS管M5的源极相连,晶体管Q2的集电极与MOS管M6的源极相连,晶体管Q5的基极与集电极相连后与晶体管Q1的发射极相连,电阻R1连接于晶体管Q1的发射极与晶体管Q5的发射极之间,电阻R2连接于晶体管Q2的发射极与晶体管Q5的集电极之间,MOS管M7的栅极和源极与MOS管M8栅极、源极对应相连,MOS管M9的源极与MOS管M7的漏极相连,MOS管M10的源极与MOS管M8的漏极相连,MOS管M9的栅极与MOS管M10的栅极相连,MOS管M11的栅极与MOS管M12的栅极相连,MOS管M11的漏极与MOS管M9的漏极相连,MOS管M12的漏极与MOS管M10的漏极相连,晶体管Q3的集电极与MOS管M11的源极相连,晶体管Q4的集电极与MOS管M12的源极相连,MOS管M13的栅极与MOS管M9的漏极相连,MOS管M13的源极与晶体管Q3的基极相连后与晶体管Q2的基极相连,晶体管Q3的发射极与晶体管Q4的发射极相连后与晶体管Q5的集电极相连,MOS管M15的栅极和源极与MOS管M16栅极、源极对应相连,MOS管M15的栅极与MOS管M15的漏极相连,MOS管M14的漏极与MOS管M15的漏极相连,MOS管M14的源极与晶体管Q4的基极相连,MOS管M14的栅极与MOS管M12的漏极相连,MOS管M17的栅极、漏极相连后与MOS管M16的漏极相连,MOS管M18的栅极和源极与MOS管M17栅极、源极对应相连,MOS管M18的漏极与晶体管Q2的发射极相连,MOS管M18的源极与晶体管Q5的发射极相连后接地;其中,MOS管M1的源极、MOS管M2的源极、MOS管M7的源极、MOS管M8的源极、MOS管M15的源极、MOS管M16的源极和MOS管M13的漏极均接电源VDD。
在IPTAT产生器中,晶体管Q2、Q3的发射极电压差ΔVBE=VTln(N),其中VT为热电压,N为Q2和Q3的面积比例。可以看出,ΔVBE为PTAT电压,因此流过电阻R2的电流也为PTAT电流,设为IPTAT。由于MOS管M2和M8,M4和M10,M6和M12,栅极电压相同,分别为VP1,VP2和VN1,因此流过晶体管Q2、Q4集电极的电流相同。同时又因晶体管Q2、Q4的面积相同,因此它们的基极电流也相同,为IBASE。而Q4的基极电流又通过电流镜被拷贝到MOS管M18的漏极上,因此若对BJT管Q2利用KCL可以得到流过MOS管M6电流IM6=IPTAT+IBASE-IBASE=IPTAT。而IM6可以通过电流镜被其他模块利用。
在本实施例中,如图6所示,所述ICTAT产生器包括14个MOS管M19~M31、M200、3个晶体管Q6~Q8和电阻R3、电阻R4;MOS管M19的栅极与MOS管M1的栅极相连,MOS管M20的栅极与MOS管M3的栅极相连;MOS管M19的漏极与MOS管M20的源极相连,MOS管M22的栅极和源极与MOS管M23的栅极、源极对应相连,MOS管M20的漏极与MOS管M21的栅极相连,MOS管M21的漏极与MOS管M22的漏极相连,晶体管Q6的集电极与MOS管M21的栅极相连,晶体管Q6的基极与MOS管M21的源极相连,MOS管M24的栅极与MOS管M22的栅极和漏极均相连,电阻R3连接于MOS管M23的漏极和晶体管Q6的发射极之间,电阻R4连接于MOS管M24的漏极和晶体管Q6的发射极之间,MOS管M27的栅极和源极与MOS管M28的栅极、源极对应相连,MOS管M29的栅极与MOS管M30的栅极相连后与MOS管M20的栅极相连,MOS管M29的源极与MOS管M27的漏极相连,MOS管M30的源极与MOS管M28的漏极相连,晶体管Q7的集电极与MOS管M25的栅极相连后与MOS管M29的漏极相连,MOS管M200的漏极与栅极相连后与MOS管M25的漏极相连,晶体管Q7的基极与MOS管M25的源极相连后与MOS管M24的漏极相连,晶体管Q8的集电极与MOS管M26的栅极相连后与MOS管M30的漏极相连,晶体管Q8的基极与MOS管M26的源极相连后与MOS管M23的漏极相连,晶体管Q7的发射极和晶体管Q8的发射极相连后与和晶体管Q6的发射极相连并接地,MOS管M31的漏极、栅极相连后与MOS管M26的漏极相连;其中,MOS管M19的源极、MOS管M22的源极、MOS管M23的源极、MOS管M24的源极、MOS管M27的源极、MOS管M28的源极、MOS管M31和MOS管M200的源极均接电源VDD;MOS管M31的漏极与栅极相连后与IFOLD产生器相连。
在图6中,VP3*=VP3(因为IPTAT产生器是由两个相同的PTAT产生器组成的)。
在ICTAT产生器中,由于MOS管M27和M29的栅电压为VP1和VP2,所以流过晶体管Q7集电极的电流为IPTAT。因此Q7的基极-发射极电压差VBE拥有负的温度系数,为CTAT电压。那么流过电阻R4的电流就为CTAT电流。但是如果仅仅这样的话,流过MOS管M25极的电流IM25=ICTAT+IBASE,其中IBASE为晶体管Q7的基极电流。显然这不是我们所想要的CTAT电流,因此需要一个基极电流补偿电路来抵消Q7的基极电流IBASE。
MOS管M19和M20的栅极电压为VP1,VP2,因此同样可以得到流过晶体管Q6集电极的电流为IPTAT。由于Q6和Q7具有相同的面积,因此Q7的基极电流也为IBASE。利用电流镜将IBASE拷贝到MOS管M24的源极上,此时若用KCL定理就可以得到IM25=ICTAT+IBASE-IBASE=ICTAT。从而得到了我们想要的CTAT电流。
用相同的方法也可以得到流过MOS管M31的电流IM31=ICTAT。
在本实施例中,如图7所示,所述IBASE产生器包括由6个MOS管M32~M37和一个晶体管Q9组成,MOS管M32的栅极与MOS管M1的栅极相连,MOS管M33的栅极与MOS管M3的栅极相连,MOS管M32的漏极与MOS管M33的源极相连,MOS管M37的栅极与MOS管M33的漏极相连后与晶体管Q9的集电极相连,MOS管M37的源极与晶体管Q9的基极相连,MOS管M36的源极与晶体管Q9的发射极相连后接地,MOS管M36的栅极与漏极相连后与MOS管M35的漏极相连,MOS管M35的栅极与MOS管M34的栅极相连后与IFOLD产生器相连,MOS管M34的栅极与漏极相连后与MOS管M37的漏极相连;其中,MOS管M32的源极、MOS管M34的源极和MOS管M35的源极均接电源VDD。
IBASE产生器的目的是为了产生补偿后面VBG产生器中多余基极电流的电流,其电路如图7所示。通过将IPTAT注入到晶体管Q9的集电极得到基极电流,再通过电流镜将基极电流拷贝到MOS管M36上,即得到IBASE。
在本实施例中,所述IFOLD产生器由23个MOS管M38~M60和6个电阻R5~R10组成,所述MOS管M60的栅极与MOS管M200的栅极相连,MOS管M60的漏极与电阻R5的一端相连,MOS管M38的漏极与电阻R5的另一端相连,MOS管M38的栅极与MOS管M60的漏极相连,MOS管M38的源极与MOS管M39的漏极相连,MOS管M39的栅极与MOS管M38的漏极相连,MOS管M40、MOS管M41、MOS管M42和MOS管M43的漏极均与MOS管M38的栅极相连,MOS管M44的漏极与MOS管M40的源极相连,MOS管M45的漏极与MOS管M41的源极相连,MOS管M46的漏极与MOS管M42的源极相连,MOS管M47的漏极与MOS管M43的源极相连,MOS管M48的栅极与MOS管M40的源极相连,MOS管M49的栅极与MOS管M41的源极相连,MOS管M50的栅极与MOS管M42的源极相连,MOS管M51的栅极与MOS管M43的源极相连,MOS管M52、MOS管M53、MOS管M54和MOS管M55的栅极均与MOS管M39的栅极相连,MOS管M48、MOS管M49、MOS管M50和MOS管M51的源极与MOS管M52、MOS管M53、MOS管M54和MOS管M55的漏极对应相连,MOS管M39、MOS管M52、MOS管M53、MOS管M54和MOS管M55的源极与电阻R6~R10的一端对应相连,电阻R6~R10的另一端及MOS管M44、MOS管M45、MOS管M46和MOS管M47的源极相连后接地,MOS管M57的漏极与MOS管M51的漏极相连,MOS管M56的漏极与MOS管M57的源极相连,MOS管M59的漏极和栅极相连后与MOS管M51的漏极相连,MOS管M58的漏极和栅极相连后与MOS管M59的源极相连,MOS管M56的栅极与MOS管M1的栅极相连,MOS管M57的栅极与MOS管M3的栅极相连,MOS管M60的源极、MOS管M56的源极和MOS管M58的源极均接电源VDD,MOS管M58的漏极与栅极相连后与VBG产生器相连。
产生折叠电流的电路图如图8所示。其产生的IFOLD必须满足:1.只在温度小于特定温度时电流值才不为0;2.电流大小必须能够补偿带隙基准电压在温度较小时产生的偏差。
为了满足这两个要求,本实施例考虑利用之前产生的IPTAT和ICTAT来得到想要的IFOLD。如图8所示,开关Trim<0>~Trim<3>,Trim<0>B~Trim<3>B由编程方式控制,用来控制MOS管M52~M55所在的四个电流镜的通断,从而控制ICTAT的大小。经过调节后的ICTAT电流在减去IPTAT后流到MOS管M59的源极上。MOS管M52的作用是进行截断,只有当ICTAT-IPTAT大于零时MOS管才导通,其他时候MOS管关断。通过仿真得到的图11、图12可以看到,当ICTAT>IPTAT时IFOLD电流值与温度成反比,而当ICTAT<IPTAT时IFOLD电流值为零。也就是说折叠电流IFOLD可以表示为:
这样的话便得到了满足本实施例需求的IFOLD。
在本实施例中,所述VBG产生器包括3个电路结构相同并串联连接的曲率补偿模块和一个与最后一级曲率补偿模块相连的折线补偿模块。其中,所述曲率补偿模块由9个MOS管M61~M69和2个晶体管Q10、Q11组成;所述MOS管M61的栅极与MOS管M62的栅极相连,MOS管M61的栅极与漏极相连后与MOS管M63的漏极相连,MOS管M63的栅极与MOS管M65的漏极相连后与晶体管Q10的集电极相连,MOS管M65的源极与MOS管M64的漏极相连,MOS管M62的漏极与晶体管Q10的基极相连后与晶体管Q11的基极相连,MOS管M67的漏极与MOS管M69的漏极相连后与晶体管Q11的集电极相连,MOS管M66的漏极与MOS管M67的源极相连,MOS管M68的漏极与晶体管Q11的发射极相连后连接到下一级的与该级MOS管M63位置相同的MOS管的源极,MOS管M68的栅极与晶体管Q11的集电极相连,MOS管M63的源极、晶体管Q10的发射极和MOS管M68的源极相连后接地,MOS管M61的源极、MOS管M62的源极、MOS管M66的源极和MOS管M69的源极均接电源VDD,MOS管M64的栅极和MOS管M66的栅极相连后与MOS管M1的栅极相连,MOS管M65的栅极和MOS管M67的栅极相连后与MOS管M3的栅极相连。
在本实施例中,所述折线补偿模块由14个MOS管M88~M101、2个晶体管Q16、Q17和3个电阻R11~R13组成;MOS管M88的漏极与MOS管M89的源极相连,MOS管M89的漏极与最后一级的曲率补偿模块中的同第一级曲率补偿模块中MOS管M68位置相同的MOS管的漏极相连,电阻R11的一端与MOS管M89的漏极相连,电阻R11的另一端与晶体管Q16的发射极相连,MOS管M93的漏极和MOS管M94的栅极相连后与晶体管Q16的集电极相连,MOS管M93的源极和MOS管M92的漏极相连,MOS管M90栅极和漏极相连后与MOS管M94的漏极相连,MOS管M90的栅极和MOS管M91的栅极相连,MOS管M91的漏极和晶体管Q16的基极相连后与晶体管Q17的基极相连,MOS管M99的漏极与MOS管M100的漏极相连后与晶体管Q17的集电极相连,MOS管M98的漏极与MOS管M99的源极相连,MOS管M99的漏极与MOS管M101的源极相连,MOS管M95的源极与MOS管M96的源极相连后与晶体管Q16的发射极相连,MOS管M97的漏极与晶体管Q17的发射极相连,电阻R13的一端与MOS管M97的漏极相连,电阻R13的另一端与电阻R12的一端相连,电阻R12的另一端与晶体管Q17的基极相连,MOS管M94的源极、MOS管M95的漏极、MOS管M96的漏极、MOS管M101的漏极和MOS管M97的源极均接地,MOS管M90的源极、MOS管M91的源极、MOS管M98的源极和MOS管M100的源极均接电源VDD,MOS管M92的栅极和MOS管M98的栅极相连后与MOS管M1的栅极相连,MOS管M93的栅极和MOS管M99的栅极相连后与MOS管M3的栅极相连,MOS管M100的栅极与MOS管M31的栅极相连,MOS管M101的栅极与MOS管M58的栅极相连,电阻R13与电阻R12相连的公共端产生带隙基准电压VBG。
作为进行折线补偿的关键模块之一,如9图所示VBG产生器分为两个主要部分,分别为曲率补偿模块和折线补偿模块,其中曲率补偿模块是由1号,2号,3号三个相同的子模块组成,如图10所示。其中省略号部分为2号曲率补偿子模块。
由于晶体管基极-发射极之间的电压差为:
其中Vg0是推知的0K时的带隙电压;Tr是参考温度,通常选择接近室温;是温度为Tr时的基极-发射极电压;η是一个与工艺有关的正常数,一般为3~4;θ是集电极电流的温度指数;VT是热电压。可以发现,VBE的表达式中存在一个高阶项/>而正是这个高阶项导致了最后带隙电压基准的非线性。因此我们通过曲率补偿和折线补偿来抵消这个高阶项。
曲率补偿主要由曲率补偿模块进行。由于晶体管Q10的集电极电流为PTAT电流,晶体管Q11的集电极电流为恒定电流(电流温度系数为0),所以晶体管Q10的基极-发射极电压差为:
晶体管Q11的基极-发射极电压差为:
因此晶体管Q10和晶体管Q11的ΔVBE为:
如果将多个ΔVBE进行叠加,就可以部分抵消VBE表达式中高阶项的影响。本发明将4个ΔVBE进行叠加(三个ΔVBE由曲率补偿模块提供,一个ΔVBE由折线补偿模块提供),得到的仿真图为图13。
可以看到,最后输出的基准电压产生了和现有技术一样的问题,在温度较小时产生了温度系数骤增的情况。因此,本实施例提出了折线补偿这一方案。
折线补偿由折线补偿模块进行。如图9所示,流过晶体管Q16集电极的电流为IPTAT,流过晶体管Q17集电极的电流为IPTAT+ICTAT-IFOLD。多余的电流IFOLD会导致晶体管Q17的基极与发射极之间产生一个额外的电压VFOLD,而这个VFOLD正是折线补偿的关键所在。此时晶体管Q16和晶体管Q17的发射极电压差为:
输出的VBG还受电流ITRIM和电阻R12和电阻R13的影响。由KCL定理可以得到流过电阻R11的电流为ITRIM-IPTAT,因此在电阻R11上产生的压降V1=R11ITRIM-R11IPTAT。将所有电压进行叠加后再经过电阻R12和电阻R13的分压,最终得到的带隙基准电压为:
其仿真图为图14,可以看到,由于VFOLD的作用,现有技术中带隙基准电压在温度较小时发生较大波动的问题已经被很好的解决,最终VBG的温度系数为2.3ppm/℃。
在另一种实施方式中,所述带隙基准电路还设置了利用PTAT电流和CTAT电流产生用于弥补生产过程中不可避免误差的Trim电流的ITRIM产生器。Triming是一种进行电流/电压调节的常用手段。该实施方式产生Trim电流是为了调节最后带隙基准电压的斜率和绝对值,以抵消加工中产生的不可避免的误差。为了方便调节,Trim电流必须满足以下三点:1.在室温下大小为0;2.最好与温度成线性关系;3.具有较强的可调节性。因为IPTAT和ICTAT已经满足条件2,因此考虑利用IPTAT和ICTAT来产生ITRIM。其电路图如图10所示。
Trim开关由编程方式控制,其中开关Trim<0>~Trim<6>,Trim<9>~Trim<14>控制ICTAT和IPTAT的大小,而开关Trim<8>,Trim<8>B控制ICTAT和IPTAT的方向。通过调节Trim开关最终得到在室温下电流值为零的电流ITRIM。
通过上述设计,本发明的带隙电压基准电路通过IFOLD产生器产生一个仅在小于设定温度时电流值不为0的折叠电流IFOLD,去对原输出电压在温度小于设定温度的部分进行补偿,从而得到了一个较为理想的温度系数。这种设计解决了现有技术在温度较小时输出电压温度系数较大的问题,获得了随温度变化更加稳定的带隙基准电压。
上述实施例仅为本发明的优选实施方式之一,不应当用于限制本发明的保护范围,但凡在本发明的主体设计思想和精神上做出的毫无实质意义的改动或润色,其所解决的技术问题仍然与本发明一致的,均应当包含在本发明的保护范围之内。
Claims (8)
1.一种基于折线补偿的带隙基准电路,其特征在于,包括产生与温度成正比的PTAT电流的IPTAT产生器,利用PTAT电流生成与温度成反比的CTAT电流的ICTAT产生器,利用PTAT电流生成用于补偿的BASE基电流的IBASE产生器,利用PTAT电流和CTAT电流产生用于折线补偿的FOLD电流的IFOLD产生器,以及利用PTAT电流、CTAT电流和BASE基电流生成基准电压VBG并利用FOLD电流进行折线补偿的VBG产生器;
所述IFOLD产生器由23个MOS管M38~M60和6个电阻R5~R10组成,所述MOS管M60的栅极与ICTAT产生器中的MOS管M200的栅极相连,MOS管M60的漏极与电阻R5的一端相连,MOS管M38的漏极与电阻R5的另一端相连,MOS管M38的栅极与MOS管M60的漏极相连,MOS管M38的源极与MOS管M39的漏极相连,MOS管M39的栅极与MOS管M38的漏极相连,MOS管M40、MOS管M41、MOS管M42和MOS管M43的漏极均与MOS管M38的栅极相连,MOS管M44的漏极与MOS管M40的源极相连,MOS管M45的漏极与MOS管M41的源极相连,MOS管M46的漏极与MOS管M42的源极相连,MOS管M47的漏极与MOS管M43的源极相连,MOS管M48的栅极与MOS管M40的源极相连,MOS管M49的栅极与MOS管M41的源极相连,MOS管M50的栅极与MOS管M42的源极相连,MOS管M51的栅极与MOS管M43的源极相连,MOS管M52、MOS管M53、MOS管M54和MOS管M55的栅极均与MOS管M39的栅极相连,MOS管M48、MOS管M49、MOS管M50和MOS管M51的源极与MOS管M52、MOS管M53、MOS管M54和MOS管M55的漏极对应相连,MOS管M39、MOS管M52、MOS管M53、MOS管M54和MOS管M55的源极与电阻R6~R10的一端对应相连,电阻R6~R10的另一端及MOS管M44、MOS管M45、MOS管M46和MOS管M47的源极相连后接地,MOS管M57的漏极与MOS管M51的漏极相连,MOS管M56的漏极与MOS管M57的源极相连,MOS管M59的漏极和栅极相连后与MOS管M51的漏极相连,MOS管M58的漏极和栅极相连后与MOS管M59的源极相连,MOS管M56的栅极与IPTAT产生器中的MOS管M1的栅极相连,MOS管M57的栅极与IPTAT产生器中的MOS管M3的栅极相连,MOS管M60的源极、MOS管M56的源极和MOS管M58的源极均接电源VDD,MOS管M58的漏极与栅极相连后与VBG产生器相连。
2.根据权利要求1所述的一种基于折线补偿的带隙基准电路,其特征在于,所述IPTAT产生器包括18个MOS管M1~M18、5个晶体管Q1~Q5和电阻R1、电阻R2;其中,MOS管M1的栅极和源极与MOS管M2栅极、源极对应相连,MOS管M3的源极与MOS管M1的漏极相连,MOS管M4的源极与MOS管M2的漏极相连,MOS管M3的栅极与MOS管M4的栅极相连,MOS管M4的漏极与MOS管M2的栅极相连,MOS管M5的栅极与MOS管M6的栅极相连,MOS管M5的漏极与MOS管M3的漏极相连,MOS管M5的栅极与MOS管M5的漏极相连,MOS管M6的漏极与MOS管M4的漏极相连,晶体管Q1的基极与集电极相连后与MOS管M5的源极相连,晶体管Q2的集电极与MOS管M6的源极相连,晶体管Q5的基极与集电极相连后与晶体管Q1的发射极相连,电阻R1连接于晶体管Q1的发射极与晶体管Q5的发射极之间,电阻R2连接于晶体管Q2的发射极与晶体管Q5的集电极之间,MOS管M7的栅极和源极与MOS管M8栅极、源极对应相连,MOS管M9的源极与MOS管M7的漏极相连,MOS管M10的源极与MOS管M8的漏极相连,MOS管M9的栅极与MOS管M10的栅极相连,MOS管M11的栅极与MOS管M12的栅极相连,MOS管M11的漏极与MOS管M9的漏极相连,MOS管M12的漏极与MOS管M10的漏极相连,晶体管Q3的集电极与MOS管M11的源极相连,晶体管Q4的集电极与MOS管M12的源极相连,MOS管M13的栅极与MOS管M9的漏极相连,MOS管M13的源极与晶体管Q3的基极相连后与晶体管Q2的基极相连,晶体管Q3的发射极与晶体管Q4的发射极相连后与晶体管Q5的集电极相连,MOS管M15的栅极和源极与MOS管M16栅极、源极对应相连,MOS管M15的栅极与MOS管M15的漏极相连,MOS管M14的漏极与MOS管M15的漏极相连,MOS管M14的源极与晶体管Q4的基极相连,MOS管M14的栅极与MOS管M12的漏极相连,MOS管M17的栅极、漏极相连后与MOS管M16的漏极相连,MOS管M18的栅极和源极与MOS管M17栅极、源极对应相连,MOS管M18的漏极与晶体管Q2的发射极相连,MOS管M18的源极与晶体管Q5的发射极相连后接地;其中,MOS管M1的源极、MOS管M2的源极、MOS管M7的源极、MOS管M8的源极、MOS管M15的源极、MOS管M16的源极和MOS管M13的漏极均接电源VDD。
3.根据权利要求2所述的一种基于折线补偿的带隙基准电路,其特征在于,所述ICTAT产生器包括14个MOS管M19~M31、M200、3个晶体管Q6~Q8和电阻R3、电阻R4;MOS管M19的栅极与MOS管M1的栅极相连,MOS管M20的栅极与MOS管M3的栅极相连;MOS管M19的漏极与MOS管M20的源极相连,MOS管M22的栅极和源极与MOS管M23的栅极、源极对应相连,MOS管M20的漏极与MOS管M21的栅极相连,MOS管M21的漏极与MOS管M22的漏极相连,晶体管Q6的集电极与MOS管M21的栅极相连,晶体管Q6的基极与MOS管M21的源极相连,MOS管M24的栅极与MOS管M22的栅极和漏极均相连,电阻R3连接于MOS管M23的漏极和晶体管Q6的发射极之间,电阻R4连接于MOS管M24的漏极和晶体管Q6的发射极之间,MOS管M27的栅极和源极与MOS管M28的栅极、源极对应相连,MOS管M29的栅极与MOS管M30的栅极相连后与MOS管M20的栅极相连,MOS管M29的源极与MOS管M27的漏极相连,MOS管M30的源极与MOS管M28的漏极相连,晶体管Q7的集电极与MOS管M25的栅极相连后与MOS管M29的漏极相连,MOS管M200的漏极与栅极相连后与MOS管M25的漏极相连,晶体管Q7的基极与MOS管M25的源极相连后与MOS管M24的漏极相连,晶体管Q8的集电极与MOS管M26的栅极相连后与MOS管M30的漏极相连,晶体管Q8的基极与MOS管M26的源极相连后与MOS管M23的漏极相连,晶体管Q7的发射极和晶体管Q8的发射极相连后与和晶体管Q6的发射极相连并接地,MOS管M31的漏极、栅极相连后与MOS管M26的漏极相连;其中,MOS管M19的源极、MOS管M22的源极、MOS管M23的源极、MOS管M24的源极、MOS管M27的源极、MOS管M28的源极、MOS管M31和MOS管M200的源极均接电源VDD;MOS管M31的漏极与栅极相连后与IFOLD产生器相连。
4.根据权利要求3所述的一种基于折线补偿的带隙基准电路,其特征在于,所述IBASE产生器包括由6个MOS管M32~M37和一个晶体管Q9组成,MOS管M32的栅极与MOS管M1的栅极相连,MOS管M33的栅极与MOS管M3的栅极相连,MOS管M32的漏极与MOS管M33的源极相连,MOS管M37的栅极与MOS管M33的漏极相连后与晶体管Q9的集电极相连,MOS管M37的源极与晶体管Q9的基极相连,MOS管M36的源极与晶体管Q9的发射极相连后接地,MOS管M36的栅极与漏极相连后与MOS管M35的漏极相连,MOS管M35的栅极与MOS管M34的栅极相连后与IFOLD产生器相连,MOS管M34的栅极与漏极相连后与MOS管M37的漏极相连;其中,MOS管M32的源极、MOS管M34的源极和MOS管M35的源极均接电源VDD。
5.根据权利要求4所述的一种基于折线补偿的带隙基准电路,其特征在于,所述VBG产生器包括3个电路结构相同并串联连接的曲率补偿模块和一个与最后一级曲率补偿模块相连的折线补偿模块。
6.根据权利要求5所述的一种基于折线补偿的带隙基准电路,其特征在于,所述曲率补偿模块由9个MOS管M61~M69和2个晶体管Q10、Q11组成;所述MOS管M61的栅极与MOS管M62的栅极相连,MOS管M61的栅极与漏极相连后与MOS管M63的漏极相连,MOS管M63的栅极与MOS管M65的漏极相连后与晶体管Q10的集电极相连,MOS管M65的源极与MOS管M64的漏极相连,MOS管M62的漏极与晶体管Q10的基极相连后与晶体管Q11的基极相连,MOS管M67的漏极与MOS管M69的漏极相连后与晶体管Q11的集电极相连,MOS管M66的漏极与MOS管M67的源极相连,MOS管M68的漏极与晶体管Q11的发射极相连后连接到下一级的与该级MOS管M63位置相同的MOS管的源极,MOS管M68的栅极与晶体管Q11的集电极相连,MOS管M63的源极、晶体管Q10的发射极和MOS管M68的源极相连后接地,MOS管M61的源极、MOS管M62的源极、MOS管M66的源极和MOS管M69的源极均接电源VDD,MOS管M64的栅极和MOS管M66的栅极相连后与MOS管M1的栅极相连,MOS管M65的栅极和MOS管M67的栅极相连后与MOS管M3的栅极相连。
7.根据权利要求6所述的一种基于折线补偿的带隙基准电路,其特征在于,所述折线补偿模块由14个MOS管M88~M101、2个晶体管Q16、Q17和3个电阻R11~R13组成;MOS管M88的漏极与MOS管M89的源极相连,MOS管M89的漏极与最后一级的曲率补偿模块中的同第一级曲率补偿模块中MOS管M68位置相同的MOS管的漏极相连,电阻R11的一端与MOS管M89的漏极相连,电阻R11的另一端与晶体管Q16的发射极相连,MOS管M93的漏极和MOS管M94的栅极相连后与晶体管Q16的集电极相连,MOS管M93的源极和MOS管M92的漏极相连,MOS管M90栅极和漏极相连后与MOS管M94的漏极相连,MOS管M90的栅极和MOS管M91的栅极相连,MOS管M91的漏极和晶体管Q16的基极相连后与晶体管Q17的基极相连,MOS管M99的漏极与MOS管M100的漏极相连后与晶体管Q17的集电极相连,MOS管M98的漏极与MOS管M99的源极相连,MOS管M99的漏极与MOS管M101的源极相连,MOS管M95的源极与MOS管M96的源极相连后与晶体管Q16的发射极相连,MOS管M97的漏极与晶体管Q17的发射极相连,电阻R13的一端与MOS管M97的漏极相连,电阻R13的另一端与电阻R12的一端相连,电阻R12的另一端与晶体管Q17的基极相连,MOS管M94的源极、MOS管M95的漏极、MOS管M96的漏极、MOS管M101的漏极和MOS管M97的源极均接地,MOS管M90的源极、MOS管M91的源极、MOS管M98的源极和MOS管M100的源极均接电源VDD,MOS管M92的栅极和MOS管M98的栅极相连后与MOS管M1的栅极相连,MOS管M93的栅极和MOS管M99的栅极相连后与MOS管M3的栅极相连,MOS管M100的栅极与MOS管M31的栅极相连,MOS管M101的栅极与MOS管M58的栅极相连,电阻R13与电阻R12相连的公共端产生带隙基准电压VBG。
8.根据权利要求1所述的一种基于折线补偿的带隙基准电路,其特征在于,还包括利用PTAT电流和CTAT电流产生用于弥补生产过程中不可避免误差的Trim电流的ITRIM产生器。
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