CN117055681A - 一种带有高阶温度补偿的带隙基准电路 - Google Patents

一种带有高阶温度补偿的带隙基准电路 Download PDF

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CN117055681A CN202311182066.2A CN202311182066A CN117055681A CN 117055681 A CN117055681 A CN 117055681A CN 202311182066 A CN202311182066 A CN 202311182066A CN 117055681 A CN117055681 A CN 117055681A
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刘术彬
党一臣
唐元昊
王晓晖
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Chongqing Institute Of Integrated Circuit Innovation Xi'an University Of Electronic Science And Technology
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Chongqing Institute Of Integrated Circuit Innovation Xi'an University Of Electronic Science And Technology
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    • G05—CONTROLLING; REGULATING
    • G05F—SYSTEMS FOR REGULATING ELECTRIC OR MAGNETIC VARIABLES
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    • G05F1/10—Regulating voltage or current
    • G05F1/46—Regulating voltage or current wherein the variable actually regulated by the final control device is dc
    • G05F1/56—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices
    • G05F1/565—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor
    • G05F1/567—Regulating voltage or current wherein the variable actually regulated by the final control device is dc using semiconductor devices in series with the load as final control devices sensing a condition of the system or its load in addition to means responsive to deviations in the output of the system, e.g. current, voltage, power factor for temperature compensation

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Abstract

本发明提供的一种带有高阶温度补偿的带隙基准电路，由高阶曲率补偿电路4产生亚阈值漏电流，在亚阈值漏电流的作用下使产生与温度成正比例关系电流的电路1中两个晶体管源端的电压相等，来抑制Vref的变化，除此之外，通过电流镜将偏置电流拷贝到高阶曲率补偿电路4的电阻上，利用高阶曲率补偿电路4输出晶体管栅极电压随温度升高而线性增加的特性，调整高阶曲率补偿电路4自身电阻的阻值，使带有高阶温度补偿的带隙基准电路正常工作时高阶曲率补偿电路4输出晶体管始终处于亚阈值区，改善带有高阶温度补偿的带隙基准电路的温度系数。

Description

一种带有高阶温度补偿的带隙基准电路
技术领域
本发明属于电源电路技术领域，具体涉及一种带有高阶温度补偿的带隙基准电路。
背景技术
随着集成电路技术的飞速发展，带隙基准电路已成为几乎所有模拟及数模混合电路***中不可缺少的基本，电路模块。在集成电路尤其是模拟电路设计领域，大部分电路都要求有合适的稳定的偏置，使电路能够稳定地工作在期望的状态，其性能特性直接影响模拟及数模混合电路***的性能特性，这就要求带隙基准对电源电压、工艺温度及工艺误差的变化不敏感。
图1给出了一种传统的一阶带隙基准，PNP型三极管Q2的发射极面积是PNP型三极管Q1的发射极面积的N倍，PNP型三极管Q3的发射极-基极电压VEB3随着温度增加而降低。该带隙利用M1～M4晶体管组成的电流镜电路使A、B节点的电压相等，产生流过电阻R1大小为的PTAT电流，其中k是玻耳兹曼常数，T是绝对温度，q是电子电荷。再通过电流镜M5输出基准电路VREF，式中，VEB3具有负温度系数，具有正温度系数，因而合理调整N、R1及R2的大小，在一定温度范围内可以得到零温度系数的带隙基准参考电压VREF。
然而，节点A、B的电压并不能完全相等，并且电流镜M1、M2、M5之间存在着失配，且由于PNP型三极管发射极-基极电压VEB的温度非线性，这使得一阶带隙基准参考电压具有较高的温度系数，从而制约了一阶带隙基准电路在高精度***等场景中的应用。
发明内容
为了解决现有技术中所存在的上述问题，本发明提供了一种带有高阶温度补偿的带隙基准电路。
本发明要解决的技术问题通过以下技术方案实现：
本发明提供一种带有高阶温度补偿的带隙基准电路，包括：产生与温度成正比例关系电流的电路1、产生与温度成负比例关系电流的电路2、基准电压产生电路3、高阶曲率补偿电路4和提高电源抑制比的辅助电路5；
所述产生与温度成正比例关系电流的电路1用于产生与绝对温度成正比的第一比例电流；
所述产生与温度成负比例关系电流的电路2用于产生与绝对温度成反比的第二比例电流；
所述基准电压产生电路3用于按预设比例，将所述第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低所述带有高阶温度补偿的带隙基准电路的温度系数；
高阶曲率补偿电路4用于产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路1的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；
电路图所述提高电源抑制比的辅助电路5采用共源共栅结构增大增益的方式，提高所述带有高阶温度补偿的带隙基准电路的电源抑制比。
可选地，所述带有高阶温度补偿的带隙基准电路还包括：启动电路6；
所述启动电路6用于上电时启动所述产生与温度成正比例关系电流的电路1和产生与温度成负比例关系电流的电路2。
可选地，所述产生与温度成正比例关系电流的电路1与所述启动电路6以及所述高阶曲率补偿电路4相连；所述提高电源抑制比的辅助电路5与所述高阶曲率补偿电路4、所述基准电压产生电路3相连；所述产生与温度成负比例关系电流的电路2与所述基准电压产生电路3、以及所述提高电源抑制比的辅助电路5相连；所述基准电压产生电路3与所述产生与温度成负比例关系电流的电路2相连。
可选地，所述启动电路6包括：第一PMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第二十一PMOS晶体管M21、第二十三NMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25、以及第二十六NMOS晶体管M26；
其中，第一PMOS晶体管M1的源极、第二NMOS晶体管M2的栅极、第三NMOS晶体管M3的栅极、第四NMOS晶体管M4的栅极、第五NMOS晶体管M5的栅极、第二十一PMOS晶体管M21的源极、第二十三NMOS晶体管M23的栅极、第二十四NMOS晶体管M24的栅极、第二十五NMOS晶体管M25的栅极、第二十六NMOS晶体管M26的栅极与外部电源VDD相连，第二NMOS晶体管M2的源极连接第三NMOS晶体管M3的漏级，第三NMOS晶体管M3的源极连接第四NMOS晶体管M4的漏级，第四NMOS晶体管M4的源极连接第五NMOS晶体管M5的漏级，第五NMOS晶体管M5的源极与外部地线GND相连，第二十三NMOS晶体管M23的源极连接第二十四NMOS晶体管M24的漏级，第二十四NMOS晶体管M24的源极连接第二十五NMOS晶体管M25的漏级，第二十五NMOS晶体管M25的源极连接第二十六NMOS晶体管M26的漏级，第二十六NMOS晶体管M26的源极与外部地线GND相连。
可选地，所述产生与温度成正比例关系电流的电路1包括：第六PMOS晶体管M6，第九PMOS晶体管M9，第十PMOS晶体管M10，第十一PMOS晶体管M11，第七NMOS晶体管M7，第八NMOS晶体管M8，第十二NMOS晶体管M12，第三电阻R3，第一PNP晶体管Q1，第二PNP晶体管Q2以及第三PNP晶体管Q3；
在所述产生与温度成正比例关系电流的电路1中第六PMOS晶体管M6的源极与第九PMOS晶体管M9的源极、第十PMOS晶体管M10的源极、第十一PMOS晶体管M11的源极以及外部电源VDD相连，第六PMOS晶体管M6的漏极与第七NMOS晶体管M7的漏极，第七NMOS晶体管M7的栅极、第八NMOS晶体管M8的栅极、第十一PMOS晶体管M11的漏极以及第十二NMOS晶体管M12的栅极相连，第七NMOS晶体管M7的源极与第一NPN晶体管Q1的发射极相连，第八NMOS晶体管M8的源极与第二NPN晶体管Q2的发射极相连，第一PNP晶体管Q1的集电极和基极、第二PNP晶体管Q2的集电极和基极、第三PNP晶体管Q3的集电极和基极以及外部地线GND相连，第九PMOS晶体管M9的栅极和漏极与第十PMOS晶体管M10的栅极相连，第十PMOS晶体管M10的漏极、第十一PMOS晶体管M11的栅极以及第十二NMOS晶体管M12的漏极相连，第三电阻R3的第一端与第十二NMOS晶体管M12的源极相连，第二端与第三PNP晶体管Q3的发射极相连。
可选地，所述产生与温度成负比例关系电流的电路2包括：第二十二PMOS晶体管M22，第三十一PMOS晶体管M31，第二十七PMOS晶体管M27，第二十八NMOS晶体管M28，第二十九NMOS晶体管M29以及第三十NMOS晶体管M30；
第二十二PMOS晶体管M22的源极、第三十一PMOS晶体管M31的源极、第二十七PMOS晶体管M27的源极与外部电源VDD相连，第二十二PMOS晶体管M22的栅极、第三十一PMOS晶体管M31的栅极和漏极、第二十八NMOS晶体管M28的漏极与第二十一PMOS晶体管M21的栅极相连，第二十二PMOS晶体管M22的漏极、第二十九NMOS晶体管M29的栅极和漏极、第二十七PMOS晶体管M27的漏极与第二十八NMOS晶体管M28的栅极相连，第二十八NMOS晶体管M28的源极与第三十NMOS晶体管M30的漏极相连，第三十NMOS晶体管M30的栅极与输出基准电压Vref相连，第二十九NMOS晶体管M29的源极、第三十NMOS晶体管M30的源极以及外部地线GND相连。
可选地，所述基准电压产生电路3包括：第三十二PMOS晶体管M32、第四PNP晶体管Q4、以及第五电阻R5；
其中，第三十二PMOS晶体管M32的源极与外部电源VDD相连，第三十二PMOS晶体管M32的栅极和漏极、第四NPN晶体管Q4的发射极、第五电阻R5的一端与第三十一PMOS晶体管M31的栅极相连，第五电阻R5的另一端与输出基准电压Vref相连，第四PNP晶体管Q4的集电极和基极与外部地线GND相连。
可选地，所述高阶曲率补偿电路4包括：第十三PMOS晶体管M13，第二十NMOS晶体管M20，第一电阻R1以及第二电阻R2；
其中，第十三PMOS晶体管M13源极与外部电源VDD相连，第一电阻R1一端与第十三PMOS晶体管M13漏极相连，另一端与第二十NMOS晶体管M20栅端以及第二电阻R2一端相连，第二电阻R2另一端、第二十NMOS晶体管M20源端与外部地线GND相连。
可选地，所述提高电源抑制比的辅助电路5包括：第十四PMOS晶体管M14、第十五PMOS晶体管M15、第十六PMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18、第十九NMOS晶体管M19、以及第四电阻R4；
其中，第十四PMOS晶体管M14的栅极与第十五PMOS晶体管M15的栅极相连，第十四PMOS晶体管M14的源极、第十五PMOS晶体管M15的源极，第十六PMOS晶体管M16的源极与外部电源VDD相连，第十四PMOS晶体管M14的漏极、第十八NMOS晶体管M18的栅极和漏极与第十九NMOS晶体管M19的栅极相连，第十七PMOS晶体管M17的栅极与第十九NMOS晶体管M19的漏极相连，第十五PMOS晶体管M15的漏极、第十六PMOS晶体管M16的栅极与第十七PMOS晶体管M17的源极相连，第十八NMOS晶体管M18的源极、第十九NMOS晶体管M19的源极与外部地线GND相连，第十七PMOS晶体管M17的漏极与第四电阻R4的一端相连，第四电阻R4另一端与输出基准电压Vref相连。
本发明提供的一种带有高阶温度补偿的带隙基准电路，包括：产生与温度成正比例关系电流的电路1、产生与温度成负比例关系电流的电路2、基准电压产生电路3、高阶曲率补偿电路4和提高电源抑制比的辅助电路5；产生与温度成正比例关系电流的电路1用于产生与绝对温度成正比的第一比例电流；产生与温度成负比例关系电流的电路2用于产生与绝对温度成反比的第二比例电流；基准电压产生电路3用于按预设比例，将第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低带有高阶温度补偿的带隙基准电路的温度系数；高阶曲率补偿电路4产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路1的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；提高电源抑制比的辅助电路5采用共源共栅结构增大增益的方式，提高带有高阶温度补偿的带隙基准电路的电源抑制比。在本发明中，高阶曲率补偿电路4产生亚阈值漏电流，在亚阈值漏电流的作用下使产生与温度成正比例关系电流的电路(1)中两个晶体管源端的电压相等，来抑制Vref的变化，除此之外，通过电流镜将偏置电流拷贝到高阶曲率补偿电路4的电阻上，利用高阶曲率补偿电路4输出晶体管栅极电压随温度升高而线性增加的特性，调整高阶曲率补偿电路4自身电阻的阻值，使带有高阶温度补偿的带隙基准电路正常工作时高阶曲率补偿电路4输出晶体管始终处于亚阈值区；由于弱反型层的存在，漏电流不为零，采取了向基准电压产生电路3中三极管注入部分负温度系数的电流，改善带有高阶温度补偿的带隙基准电路的温度系数。进一步地，采用了调节式共源共栅技术，它增加了输入端到输出端的增益，而保持电源到输出端的增益为常数，从而使电源抑制比PSRR获得了提高。
以下将结合附图及对本发明做进一步详细说明。
附图说明
图1是传统一阶带隙基准电路电路图；
图2为本发明实施例提供的带有高阶温度补偿的带隙基准电路电路图。
具体实施方式
下面结合具体实施例对本发明做进一步详细的描述，但本发明的实施方式不限于此。
为了解决现有技术中一阶带隙基准参考电压具有较高温度系数的问题，参考图2，本发明实施例提供了一种带有高阶温度补偿的带隙基准电路，包括：产生与温度成正比例关系电流的电路1、产生与温度成负比例关系电流的电路2、基准电压产生电路3、高阶曲率补偿电路4和提高电源抑制比的辅助电路5；
产生与温度成正比例关系电流的电路1用于产生与绝对温度成正比的第一比例电流；
产生与温度成负比例关系电流的电路2用于产生与绝对温度成反比的第二比例电流；
基准电压产生电路3用于按预设比例，将第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低带有高阶温度补偿的带隙基准电路的温度系数；
高阶曲率补偿电路4用于产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路1的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；
电路图提高电源抑制比的辅助电路5采用共源共栅结构增大增益的方式，提高带有高阶温度补偿的带隙基准电路的电源抑制比。
本发明提供的一种带有高阶温度补偿的带隙基准电路，包括：产生与温度成正比例关系电流的电路1、产生与温度成负比例关系电流的电路2、基准电压产生电路3、高阶曲率补偿电路4和提高电源抑制比的辅助电路5；产生与温度成正比例关系电流的电路1用于产生与绝对温度成正比的第一比例电流；产生与温度成负比例关系电流的电路2用于产生与绝对温度成反比的第二比例电流；基准电压产生电路3用于按预设比例，将第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低带有高阶温度补偿的带隙基准电路的温度系数；高阶曲率补偿电路4产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路1的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；提高电源抑制比的辅助电路5采用共源共栅结构增大增益的方式，提高带有高阶温度补偿的带隙基准电路的电源抑制比。在本发明中，高阶曲率补偿电路4产生亚阈值漏电流，在亚阈值漏电流的作用下使产生与温度成正比例关系电流的电路(1)中两个晶体管源端的电压相等，来抑制Vref的变化，，除此之外，通过电流镜将偏置电流拷贝到高阶曲率补偿电路4的电阻上，利用高阶曲率补偿电路4输出晶体管栅极电压随温度升高而线性增加的特性，调整高阶曲率补偿电路4自身电阻的阻值，使带有高阶温度补偿的带隙基准电路正常工作时高阶曲率补偿电路4输出晶体管始终处于亚阈值区；由于弱反型层的存在，漏电流不为零，采取了向基准电压产生电路3中三极管注入部分负温度系数的电流，改善带有高阶温度补偿的带隙基准电路的温度系数。进一步地，采用了调节式共源共栅技术，它增加了输入端到输出端的增益，而保持电源到输出端的增益为常数，从而使电源抑制比PSRR获得了提高。
可选地，带有高阶温度补偿的带隙基准电路还包括：启动电路6；启动电路6用于上电时启动产生与温度成正比例关系电流的电路1和产生与温度成负比例关系电流的电路2。
本发明实施例中，通过启动电路6在上电后提供启动功能，防止上电后MOS管处于截止状态，使带有高阶温度补偿的带隙基准电路能够正常工作。通过加入调节式共源共栅结构，有效增大了电路的增益，提高了电源抑制比PSRR。
可选地，产生与温度成正比例关系电流的电路1与启动电路6以及高阶曲率补偿电路4相连；提高电源抑制比的辅助电路5与高阶曲率补偿电路4、基准电压产生电路3相连；产生与温度成负比例关系电流的电路2与基准电压产生电路3、以及提高电源抑制比的辅助电路5相连；基准电压产生电路3与产生与温度成负比例关系电流的电路2相连。
可选地，启动电路6包括：第一PMOS晶体管M1、第二NMOS晶体管M2、第三NMOS晶体管M3、第四NMOS晶体管M4、第五NMOS晶体管M5、第二十一PMOS晶体管M21、第二十三NMOS晶体管M23、第二十四NMOS晶体管M24、第二十五NMOS晶体管M25、以及第二十六NMOS晶体管M26；
其中，第一PMOS晶体管M1的源极、第二NMOS晶体管M2的栅极、第三NMOS晶体管M3的栅极、第四NMOS晶体管M4的栅极、第五NMOS晶体管M5的栅极、第二十一PMOS晶体管M21的源极、第二十三NMOS晶体管M23的栅极、第二十四NMOS晶体管M24的栅极、第二十五NMOS晶体管M25的栅极、第二十六NMOS晶体管M26的栅极与外部电源VDD相连，第二NMOS晶体管M2的源极连接第三NMOS晶体管M3的漏级，第三NMOS晶体管M3的源极连接第四NMOS晶体管M4的漏级，第四NMOS晶体管M4的源极连接第五NMOS晶体管M5的漏级，第五NMOS晶体管M5的源极与外部地线GND相连，第二十三NMOS晶体管M23的源极连接第二十四NMOS晶体管M24的漏级，第二十四NMOS晶体管M24的源极连接第二十五NMOS晶体管M25的漏级，第二十五NMOS晶体管M25的源极连接第二十六NMOS晶体管M26的漏级，第二十六NMOS晶体管M26的源极与外部地线GND相连。
可选地，产生与温度成正比例关系电流的电路1包括：第六PMOS晶体管M6，第九PMOS晶体管M9，第十PMOS晶体管M10，第十一PMOS晶体管M11，第七NMOS晶体管M7，第八NMOS晶体管M8，第十二NMOS晶体管M12，第三电阻R3，第一PNP晶体管Q1，第二PNP晶体管Q2以及第三PNP晶体管Q3；
在所述产生与温度成正比例关系电流的电路1中第六PMOS晶体管M6的源极与第九PMOS晶体管M9的源极、第十PMOS晶体管M10的源极、第十一PMOS晶体管M11的源极以及外部电源VDD相连，第六PMOS晶体管M6的漏极与第七NMOS晶体管M7的漏极，第七NMOS晶体管M7的栅极、第八NMOS晶体管M8的栅极、第十一PMOS晶体管M11的漏极以及第十二NMOS晶体管M12的栅极相连，第七NMOS晶体管M7的源极与第一NPN晶体管Q1的发射极相连，第八NMOS晶体管M8的源极与第二NPN晶体管Q2的发射极相连，第一PNP晶体管Q1的集电极和基极、第二PNP晶体管Q2的集电极和基极、第三PNP晶体管Q3的集电极和基极以及外部地线GND相连，第九PMOS晶体管M9的栅极和漏极与第十PMOS晶体管M10的栅极相连，第十PMOS晶体管M10的漏极、第十一PMOS晶体管M11的栅极以及第十二NMOS晶体管M12的漏极相连，第三电阻R3的第一端与第十二NMOS晶体管M12的源极相连，第二端与第三PNP晶体管Q3的发射极相连。
可选地，产生与温度成负比例关系电流的电路2包括：第二十二PMOS晶体管M22，第三十一PMOS晶体管M31，第二十七PMOS晶体管M27，第二十八NMOS晶体管M28，第二十九NMOS晶体管M29以及第三十NMOS晶体管M30；
第二十二PMOS晶体管M22的源极、第三十一PMOS晶体管M31的源极、第二十七PMOS晶体管M27的源极与外部电源VDD相连，第二十二PMOS晶体管M22的栅极、第三十一PMOS晶体管M31的栅极和漏极、第二十八NMOS晶体管M28的漏极与第二十一PMOS晶体管M21的栅极相连，第二十二PMOS晶体管M22的漏极、第二十九NMOS晶体管M29的栅极和漏极、第二十七PMOS晶体管M27的漏极与第二十八NMOS晶体管M28的栅极相连，第二十八NMOS晶体管M28的源极与第三十NMOS晶体管M30的漏极相连，第三十NMOS晶体管M30的栅极与输出基准电压Vref相连，第二十九NMOS晶体管M29的源极、第三十NMOS晶体管M30的源极以及外部地线GND相连。
可选地，基准电压产生电路3包括：第三十二PMOS晶体管M32、第四PNP晶体管Q4、以及第五电阻R5；
其中，第三十二PMOS晶体管M32的源极与外部电源VDD相连，第三十二PMOS晶体管M32的栅极和漏极、第四NPN晶体管Q4的发射极、第五电阻R5的一端与第三十一PMOS晶体管M31的栅极相连，第五电阻R5的另一端与输出基准电压Vref相连，第四PNP晶体管Q4的集电极和基极与外部地线GND相连。
可选地，高阶曲率补偿电路4包括：第十三PMOS晶体管M13，第二十NMOS晶体管M20，第一电阻R1以及第二电阻R2；
其中，第十三PMOS晶体管M13源极与外部电源VDD相连，第一电阻R1一端与第十三PMOS晶体管M13漏极相连，另一端与第二十NMOS晶体管M20栅端以及第二电阻R2一端相连，第二电阻R2另一端、第二十NMOS晶体管M20源端与外部地线GND相连。
可选地，提高电源抑制比的辅助电路5包括：第十四PMOS晶体管M14、第十五PMOS晶体管M15、第十六PMOS晶体管M16、第十七PMOS晶体管M17、第十八NMOS晶体管M18、第十九NMOS晶体管M19、以及第四电阻R4；
其中，第十四PMOS晶体管M14的栅极与第十五PMOS晶体管M15的栅极相连，第十四PMOS晶体管M14的源极、第十五PMOS晶体管M15的源极，第十六PMOS晶体管M16的源极与外部电源VDD相连，第十四PMOS晶体管M14的漏极、第十八NMOS晶体管M18的栅极和漏极与第十九NMOS晶体管M19的栅极相连，第十七PMOS晶体管M17的栅极与第十九NMOS晶体管M19的漏极相连，第十五PMOS晶体管M15的漏极、第十六PMOS晶体管M16的栅极与第十七PMOS晶体管M17的源极相连，第十八NMOS晶体管M18的源极、第十九NMOS晶体管M19的源极与外部地线GND相连，第十七PMOS晶体管M17的漏极与第四电阻R4的一端相连，第四电阻R4另一端与输出基准电压Vref相连。
图2为本发明实施例提供的带有高阶温度补偿的带隙基准电路电路图。本实施例中，参考图2对带有高阶温度补偿的带隙基准电路的工作原理进行详细说明：
高阶曲率补偿电路4产生PTAT电流，并利用M8、M9、M10、M12晶体管组成的电流镜电路使M8、M12源端的电压相等，产生流过电阻R3大小为(VEB2-VEB1)/R3的PTAT电流，式中VEB2，VEB1分别为双极晶体管Q1、Q2的基极-发射极电压。除此以外，该带隙基准电路曲率补偿电路由M13，M20，R1，R2组成，带隙基准电路产生的PTAT电流通过电流镜M13拷贝到电阻R1和R2上，M20的栅极电压随温度升高而线性增加。通过调整R1和R2的阻值，使电路正常工作时M20始终处于亚阈值区。由于弱反型层的存在，漏电流ID不为零，M20在亚阈值条件下的漏极电流为：
上式中Io是与成正比的固定电流值，/>表示当前MOS管(M20)的宽长比，VGS为当前MOS管的栅源电压，ε为非理想常数，α为正温度系数。
最终可得输出基准电压Vref为1.25V，其表达式为：
上式中VEB2、VEB3和VEB4分别为晶体管Q2、Q3和Q4的基极-发射极电压，k为玻尔兹曼常数，T为温度，q为电子电荷，IS为晶体管Q4的饱和电流，IPTAT为带隙基准电路产生的PTAT电流，N为晶体管Q3和晶体管Q2数量之比，ID,M32为修调电流，目的是为了改善VEB4的温度系数，采取了向三极管Q4注入部分负温度系数的电流，改善VEB4。
带有高阶温度补偿的带隙基准电路需要提高抑制电源噪声的能力，这就需要提高电源抑制比PSRR，即输入端到输出端的增益与电源到输出端增益的比值式中A(s)为输入端到输出端的增益，Ap(S)为电源到输出端增益。为了提高基准核的电源抑制比PSRR，本发明采用了调节式共源共栅技术，尽管增加了输出阻抗Rout，却也极大地增加了电路的增益。它增加了输入端到输出端的增益，而保持电源到输出端的增益为常数，从而使电源抑制比PSRR获得了提高。
需要说明的是，术语“第一”、“第二”等是用于区别类似的对象，而不必用于描述特定的顺序或先后次序。应该理解这样使用的数据在适当情况下可以互换，以便这里描述的本公开实施例能够以除了在这里图示或描述的那些以外的顺序实施。以下示例性实施例中所描述的实施方式并不代表与本公开相一致的所有实施方式。相反，它们仅是与本公开的一些方面相一致的装置和方法的例子。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。此外，本领域的技术人员可以将本说明书中描述的不同实施例或示例进行接合和组合。
尽管在此结合各实施例对本申请进行了描述，然而，在实施所要求保护的本申请过程中，本领域技术人员通过查看所述附图以及公开内容，可理解并实现所述公开实施例的其他变化。在本发明的描述中，“包括”一词不排除其他组成部分或步骤，“一”或“一个”不排除多个的情况，“多个”的含义是两个或两个以上，除非另有明确具体的限定。此外,相互不同的实施例中记载了某些措施，但这并不表示这些措施不能组合起来产生良好的效果。
以上内容是结合具体的优选实施方式对本发明所作的进一步详细说明，不能认定本发明的具体实施只局限于这些说明。对于本发明所属技术领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干简单推演或替换，都应当视为属于本发明的保护范围。

Claims (9)

1.一种带有高阶温度补偿的带隙基准电路，其特征在于，包括：产生与温度成正比例关系电流的电路(1)、产生与温度成负比例关系电流的电路(2)、基准电压产生电路(3)、高阶曲率补偿电路(4)和提高电源抑制比的辅助电路(5)；
所述产生与温度成正比例关系电流的电路(1)用于产生与绝对温度成正比的第一比例电流；
所述产生与温度成负比例关系电流的电路(2)用于产生与绝对温度成反比的第二比例电流；
所述基准电压产生电路(3)用于按预设比例，将所述第一比例电流与第二比例电流所产生的电压相加，得到具有零温度系数的基准电压并输出，以降低所述带有高阶温度补偿的带隙基准电路的温度系数；
高阶曲率补偿电路(4)用于产生亚阈值漏电流，并在亚阈值漏电流以及产生与温度成正比例关系电流的电路(1)的作用下，通过调整自身电阻阻值的方式，以保持带有高阶温度补偿的带隙基准电路处于亚阈值区，从而降低基准电压在工作温度范围内的偏差值；
电路图所述提高电源抑制比的辅助电路(5)采用共源共栅结构增大增益的方式，提高所述带有高阶温度补偿的带隙基准电路的电源抑制比。
2.根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述带有高阶温度补偿的带隙基准电路还包括：启动电路(6)；
所述启动电路(6)用于上电时启动所述产生与温度成正比例关系电流的电路(1)和产生与温度成负比例关系电流的电路(2)。
3.根据权利要求2所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述产生与温度成正比例关系电流的电路(1)与所述启动电路(6)以及所述高阶曲率补偿电路(4)相连；所述提高电源抑制比的辅助电路(5)与所述高阶曲率补偿电路(4)、所述基准电压产生电路(3)相连；所述产生与温度成负比例关系电流的电路(2)与所述基准电压产生电路(3)、以及所述提高电源抑制比的辅助电路(5)相连；所述基准电压产生电路(3)与所述产生与温度成负比例关系电流的电路(2)相连。
4.根据权利要求2所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述启动电路(6)包括：第一PMOS晶体管(M1)、第二NMOS晶体管(M2)、第三NMOS晶体管(M3)、第四NMOS晶体管(M4)、第五NMOS晶体管(M5)、第二十一PMOS晶体管(M21)、第二十三NMOS晶体管(M23)、第二十四NMOS晶体管(M24)、第二十五NMOS晶体管(M25)、以及第二十六NMOS晶体管(M26)；
其中，第一PMOS晶体管(M1)的源极、第二NMOS晶体管(M2)的栅极、第三NMOS晶体管(M3)的栅极、第四NMOS晶体管(M4)的栅极、第五NMOS晶体管(M5)的栅极、第二十一PMOS晶体管(M21)的源极、第二十三NMOS晶体管(M23)的栅极、第二十四NMOS晶体管(M24)的栅极、第二十五NMOS晶体管(M25)的栅极、第二十六NMOS晶体管(M26)的栅极与外部电源(VDD)相连，第二NMOS晶体管(M2)的源极连接第三NMOS晶体管(M3)的漏级，第三NMOS晶体管(M3)的源极连接第四NMOS晶体管(M4)的漏级，第四NMOS晶体管(M4)的源极连接第五NMOS晶体管(M5)的漏级，第五NMOS晶体管(M5)的源极与外部地线(GND)相连，第二十三NMOS晶体管(M23)的源极连接第二十四NMOS晶体管(M24)的漏级，第二十四NMOS晶体管(M24)的源极连接第二十五NMOS晶体管(M25)的漏级，第二十五NMOS晶体管(M25)的源极连接第二十六NMOS晶体管(M26)的漏级，第二十六NMOS晶体管(M26)的源极与外部地线(GND)相连。
5.根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述产生与温度成正比例关系电流的电路(1)包括：第六PMOS晶体管(M6)，第九PMOS晶体管(M9)，第十PMOS晶体管(M10)，第十一PMOS晶体管(M11)，第七NMOS晶体管(M7)，第八NMOS晶体管(M8)，第十二NMOS晶体管(M12)，第三电阻(R3)，第一PNP晶体管(Q1)，第二PNP晶体管(Q2)以及第三PNP晶体管(Q3)；
在所述产生与温度成正比例关系电流的电路(1)中第六PMOS晶体管(M6)的源极与第九PMOS晶体管(M9)的源极、第十PMOS晶体管(M10)的源极、第十一PMOS晶体管(M11)的源极以及外部电源(VDD)相连，第六PMOS晶体管(M6)的漏极与第七NMOS晶体管(M7)的漏极，第七NMOS晶体管(M7)的栅极、第八NMOS晶体管(M8)的栅极、第十一PMOS晶体管(M11)的漏极以及第十二NMOS晶体管(M12)的栅极相连，第七NMOS晶体管(M7)的源极与第一NPN晶体管(Q1)的发射极相连，第八NMOS晶体管(M8)的源极与第二NPN晶体管(Q2)的发射极相连，第一PNP晶体管(Q1)的集电极和基极、第二PNP晶体管(Q2)的集电极和基极、第三PNP晶体管(Q3)的集电极和基极以及外部地线(GND)相连，第九PMOS晶体管(M9)的栅极和漏极与第十PMOS晶体管(M10)的栅极相连，第十PMOS晶体管(M10)的漏极、第十一PMOS晶体管(M11)的栅极以及第十二NMOS晶体管(M12)的漏极相连，第三电阻(R3)的第一端与第十二NMOS晶体管(M12)的源极相连，第二端与第三PNP晶体管(Q3)的发射极相连。
6.根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述产生与温度成负比例关系电流的电路(2)包括：第二十二PMOS晶体管(M22)，第三十一PMOS晶体管(M31)，第二十七PMOS晶体管(M27)，第二十八NMOS晶体管(M28)，第二十九NMOS晶体管(M29)以及第三十NMOS晶体管(M30)；
第二十二PMOS晶体管(M22)的源极、第三十一PMOS晶体管(M31)的源极、第二十七PMOS晶体管(M27)的源极与外部电源(VDD)相连，第二十二PMOS晶体管(M22)的栅极、第三十一PMOS晶体管(M31)的栅极和漏极、第二十八NMOS晶体管(M28)的漏极与第二十一PMOS晶体管(M21)的栅极相连，第二十二PMOS晶体管(M22)的漏极、第二十九NMOS晶体管(M29)的栅极和漏极、第二十七PMOS晶体管(M27)的漏极与第二十八NMOS晶体管(M28)的栅极相连，第二十八NMOS晶体管(M28)的源极与第三十NMOS晶体管(M30)的漏极相连，第三十NMOS晶体管(M30)的栅极与输出基准电压(Vref)相连，第二十九NMOS晶体管(M29)的源极、第三十NMOS晶体管(M30)的源极以及外部地线(GND)相连。
7.根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述基准电压产生电路(3)包括：第三十二PMOS晶体管(M32)、第四PNP晶体管(Q4)、以及第五电阻(R5)；
其中，第三十二PMOS晶体管(M32)的源极与外部电源(VDD)相连，第三十二PMOS晶体管(M32)的栅极和漏极、第四NPN晶体管(Q4)的发射极、第五电阻(R5)的一端与第三十一PMOS晶体管(M31)的栅极相连，第五电阻(R5)的另一端与输出基准电压(Vref)相连，第四PNP晶体管(Q4)的集电极和基极与外部地线(GND)相连。
8.根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述高阶曲率补偿电路(4)包括：第十三PMOS晶体管(M13)，第二十NMOS晶体管(M20)，第一电阻(R1)以及第二电阻(R2)；
其中，第十三PMOS晶体管(M13)源极与外部电源(VDD)相连，第一电阻(R1)一端与第十三PMOS晶体管(M13)漏极相连，另一端与第二十NMOS晶体管(M20)栅端以及第二电阻(R2)一端相连，第二电阻(R2)另一端、第二十NMOS晶体管(M20)源端与外部地线(GND)相连。
9.根据权利要求1所述的带有高阶温度补偿的带隙基准电路，其特征在于，所述提高电源抑制比的辅助电路(5)包括：第十四PMOS晶体管(M14)、第十五PMOS晶体管(M15)、第十六PMOS晶体管(M16)、第十七PMOS晶体管(M17)、第十八NMOS晶体管(M18)、第十九NMOS晶体管(M19)、以及第四电阻(R4)；
其中，第十四PMOS晶体管(M14)的栅极与第十五PMOS晶体管(M15)的栅极相连，第十四PMOS晶体管(M14)的源极、第十五PMOS晶体管(M15)的源极，第十六PMOS晶体管(M16)的源极与外部电源(VDD)相连，第十四PMOS晶体管(M14)的漏极、第十八NMOS晶体管(M18)的栅极和漏极与第十九NMOS晶体管(M19)的栅极相连，第十七PMOS晶体管(M17)的栅极与第十九NMOS晶体管(M19)的漏极相连，第十五PMOS晶体管(M15)的漏极、第十六PMOS晶体管(M16)的栅极与第十七PMOS晶体管(M17)的源极相连，第十八NMOS晶体管(M18)的源极、第十九NMOS晶体管(M19)的源极与外部地线(GND)相连，第十七PMOS晶体管(M17)的漏极与第四电阻(R4)的一端相连，第四电阻(R4)另一端与输出基准电压(Vref)相连。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117519403A (zh) * 2024-01-05 2024-02-06 深圳市山海半导体科技有限公司 一种带隙基准电路以及电子设备
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