CN1159765C - 半导体存储器件及其制造方法 - Google Patents

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Abstract

高速/大容量DRAM(动态随机存取存储器)通常每0.1秒刷新一次，这是因为漏电流使其丢失存储的信息。DRAM在切断电源时也丢失存储的信息。同时，非易失ROM(只读存储器)不能构成为高速/大容量存储器。本发明的半导体存储器件，通过利用隧道绝缘体使起存储节点作用的漏与漏电流隔绝，实现了非易失特性，而且通过使存储单元增加读出用晶体管实现了稳定高速运行。

Description

半导体存储器件及其制造方法
本发明涉及形成于半导体衬底上的半导体存储器件及其制造方法。
半导体存储器一般分为RAM(随机存取存储器)和ROM(只读存储器)。在半导体存储器中，计算机中作为工作存储器大量使用的是动态RAM(以下称为DRAM)。
在DRAM中，用于存储信息的存储单元，由一个存储电容器和用于读取电容器中存储的电荷的晶体管组成。在各种RAM中，DRAM由最少数量的元件组成，因此适用于大规模集成电路。于是，已经大规模地生产这种低成本的半导体存储器。
经过一定的时间之后这种DRAM将丢失其中存储的信息，这是因为存储在电容器中的电荷，被半导体衬底中产生的热激发电荷或者因强电场产生的碰撞电离电荷所消除。热激发电荷和碰撞电离电荷构成了漏电流。基于此原因，在DRAM丢失其中存储的信息之前，DRAM被刷新以便重新存储电荷。通常，以约100ms的间隔进行刷新。这类半导体存储器被称为动态RAM的原因就是因为这种工作模式。
在DRAM中，为了避免上述漏电流、工作伴生的内噪声和α粒子引起的干扰，实际上很难把存储电容器的电平设定在特定值以下。换言之，存在最小的信号电荷量，其取决于存储器的集成度和存储器阵列的构形，并被认为对16Mb的DRAM而言等同于约百万个电子，对集成度是16Mb的DRAM的1000倍的16Gb的DRAM而言等同于十万个电子。
特别是，上述漏电流产生于源或漏与半导体衬底之间的pn结。这是因为存储电容器的一个电极与读取晶体管的源或漏连接。虽然实际的DRAM产品，通过使pn结尽可能的薄以及使杂质浓度梯度平缓，抑制了起因于电场的碰撞电离电流，也不可能消除来源于半导体电子原理的漏电流。
DRAM的另一个问题是存储单元不存在放大功能，这是因为信息作为电荷量被存储并在此状况被读取，因此信号电压通常较小、读出率较低。
RAM包括与DRAM成对的静态RAM(SRAM)。通常，SRAM的存储单元由六个晶体管、或者两个电阻器和四个晶体管组成。这些元件构成双稳态多谐振荡器。因为施以电流所以SRAM保持其存储状态，因此无需刷新，这与DRAM不同。但是，SRAM具有的尺寸几倍于DRAM，这是因为存储单元具有多个组成元件，因此其相当昂贵。SRAM利用存储单元的放大效应可实现高速运行而且无需刷新，因此其优点在于可实现超低功率损耗。
同样，一般的非易失ROM通过使隧道电流在绝缘体围绕的存储节点中流动来存储电荷。电荷量等同于约十万个电子。绝缘体厚度通常约为10nm以上，以便使存储器保持时间保存10年以上。与RAM相比非易失ROM需要较长的写入时间，因此不能用做RAM。而且，通过反复的写入操作对绝缘体强制施加电流，从而绝缘体缓慢地变劣，最终变为导体层，这样使得其不能保持存储值。因此，在实际的非易失ROM中，写入操作的次数被限制在十万次。
按此方式，DRAM、SRAM和非易失ROM分别具有优缺点，因此根据其最适合的方式应用。
如上所述，本发明提供一种兼具通常的RAM和非易失存储器特征的存储器。本发明的目的在于借助于隧道绝缘体在存储器节点写入信息、并借助于使用存储器节点作为栅极的晶体管从存储器节点读取信息。按此构形，可以使存储器的信息存储操作类似于通常的非易失存储器，并且具有类似于通常SRAM的存储单元放大功能。
换言之，本发明的目的在于提供一种半导体存储器件，具有长期存储保持特性和稳定高速的RAM效果。本发明的另一个目的在于提供这种半导体存储器件的制造方法。
为了实现上述目的，存储单元例如由与存储器节点连接的写入用晶体管和使用存储器节点作为栅极的读取用晶体管所组成。以下将参考优选实施例对此具体说明。此时，第一字线可以与存储器节点连接。写入用晶体管可以由如下的晶体管组成，其中具有由阻挡衬底和阻挡层的叠层构成的阻挡层的衬底结构，用做晶体管的衬底并且第二字线用做栅极。
按此构形，由于存储器节点不与硅衬底连接，所以漏电流不能从硅衬底流入存储器节点，这不同于通常的DRAM的存储单元。而且，由于在存储器节点和连接于写入用晶体管数据线的源之间存在作为绝缘体的阻挡层，所以与通常的DRAM的存储单元不同，可以抑制亚阈值电流流动于用于读取写入存储电荷的晶体管的源和漏之间。
此外，这些漏电流和亚阈值电流使DRAM的存储丢失。基于此原因，如上所述，DRAM被刷新。通常，刷新以约100ms的间隔重复。
在本发明的结构中，电源完全切断之后，字线、数据线、读出线和控制线均被浮置，亦即成为0V。因此，本发明的结构中，由于任何漏电流不能从衬底流动，所以能通过使阻挡层足够地厚或者使写入用晶体管的阈值电压足够地高，从而保持存储器节点中的电荷。于是，本发明的结构可以用做非易失半导体存储器件。为了使阈值电压足够地高，在写入用晶体管的阻挡衬底中的掺杂浓度可以高。
通过适当地选择非选择字线的电压和单元写入晶体管的阈值电压之间的关系，可以实现在电流向存储器的输送过程中，避免存储器节点的电荷被擦除的运行条件。这使得运行情况类似于通常的SRAM的情况。
根据把漏电流和亚阈值电流抑制在上述运行条件内的程度，本发明的存储器可以实现成为其特性可在优异的非易失存储器和通常的DRAM之间变化的半导体器件。在无阻挡层的情况，本发明的存储器需要类似于DRAM的刷新，在阻挡层厚度可与属于非易失存储器之一种的闪烁存储器相比的情况，可以实现非易失存储器。因此，本发明的主要优点在于通过选择阻挡层的材料及其厚度，也可以选择阻挡衬底的材料及其杂质浓度，可以获得要求的功能。
例如，在本发明的存储器阻挡层厚度较薄的情况，可使亚阈值电流流动；但是，亚阈值电流幅度小于通常的DRAM，这是因为在本发明的存储器中可以在某种程度上抑制亚阈值电流，因此本发明的存储器可以用做通常的DRAM，其中刷新时间间隔足够长，从而可以降低待机功率。待机功率的降低使得后备***可使用电池等。因此，从包含电池的整体构成来看，本发明的存储器可以被认为是准非易失存储器。
另一方面，实际的大规模存储器的实现，可以通过把一系列存储单元布置成矩阵，并利用控制线、读出线、数据线、第一字线、第二字线等把它们相互连接。
本发明的存储器件的一个例子的基本结构具有存储单元、和与存储单元连接的数据线、字线和读出线。
存储单元具有存储电荷的存储节点、作为向存储节点注入电荷或从存储节点释放电荷通路的写入元件、和用于检测存储节点的电荷存储状态的读取元件。读取元件具有第一晶体管，其阈值随存储节点的电荷存储状态而变化，读出线与第一晶体管的源/漏通路连接。写入元件位于存储节点和数据线之间，其具有第二晶体管，第二晶体管具有绝缘体和半导体层的叠层结构和形成在叠层结构侧壁上的控制电极。而且，字线与控制电极连接。
这里，第一晶体管可以形成在衬底上，第二晶体管可以形成在第一晶体管上。这就是说，当从上方观看衬底平面的布局时，第一晶体管的构形和第二晶体管的构形部分地或整体地搭叠，因此可以减少芯片面积。
此时，第一晶体管由场效应晶体管构成，场效应晶体管的栅极可以用做存储节点。第二控制电极可以经过绝缘体设置在栅极的侧壁上。按此方式，控制电极可以设置在存储节点或者晶体管的侧壁上。这就是说，控制电极可以沿垂直于衬底平面的方向或者沿横跨衬底平面的平面延伸。
根据本发明的另一个实施例，提供一种具有MISFET(金属绝缘体场效应晶体管)和包括绝缘体和半导体区的叠层结构的装置，该结构与连接到MISFET的栅极连接。在此实施例中，利用经过上述叠层结构，向栅极注入或从栅极释放电荷，进行信息的写入或擦除，利用与MISFET的源/漏通路连接的读出线读出信息。MISFET是检测晶体管，其栅极用做存储节点。与存储节点连接的叠层结构用做阻挡层，用于控制向存储节点注入或从存储节点释放电荷。
图1是本发明第一实施例的剖面图。
图2是本发明第一实施例的电路图。
图3是本发明实施例的电路运行图。
图4是本发明实施例的运行说明图。
图5是本发明实施例的运行说明图。
图6是本发明实施例的运行说明图。
图7是本发明实施例的运行说明图。
图8是本发明实施例的运行说明图。
图9是本发明实施例的运行说明图。
图10是本发明第二实施例的平面图。
图11是本发明第二实施例的剖面图。
图12～16是本发明第二实施例制造工序的序列图。
图17是本发明实施例的存储器阵列示意图。
图18是本发明实施例的存储器阵列的电路运行说明图。
图19是本发明第一实施例的平面图。
图20～23是本发明第一实施例制造工序的序列图。
图24是本发明第一实施例的剖面图。
图25是本发明第三实施例的剖面图。
图26～28是本发明第三实施例制造工序的序列图。
图29是本发明第四实施例的电路图。
图30是本发明第四实施例的剖面图。
图31是本发明第五实施例存储单元电路图。
图32是本发明第五实施例存储单元电路图。
图33是本发明第五实施例存储单元的电路运行说明图。
图34是本发明的第五实施例的存储单元的平面图。
图35是本发明第五实施例的存储单元的剖面图。
图1和2分别展示了第一实施例的结构和电路。
图1展示了本发明的基本结构。参考标号10表示具有约10Ω-cm电阻率的p-型硅衬底，60是场绝缘体，21是由n+-区形成的控制线，22是由n+-区形成的读出线。第一栅绝缘体41形成在硅衬底10的表面上，存储节点30形成在第一栅绝缘体41上。第二栅绝缘体42围绕存储节点30的侧壁形成，形成第一字线51以便覆盖第二栅绝缘体42。于是借助于第二绝缘体42，在第一字线51和存储节点30之间形成电容器。在存储节点30上形成具有阻挡层的衬底结构12，该结构是由阻挡衬底11和阻挡层70组成的多层结构，阻挡衬底11由多晶硅或非晶硅制成，阻挡层70由氧化硅、氮化硅或其组合物亦即氧化/氮化硅制成。围绕具有阻挡层的衬底结构11的侧表面形成第三栅绝缘体43。在第三栅绝缘体43的侧表面上形成第二字线52，用做使用衬底结构7作为衬底的晶体管的栅极。在具有阻挡层的衬底结构12的最上部位形成n+-源区24，按照与n+-源区24连接的方式形成数据线23。
图2展示了由这些层和衬底组成的上述存储单元的电路和连接。通过按m列×n行的矩阵，把存储单元布置成存储器阵列，可以获得大规模存储器。例如，通过把存储单元布置成1024列×1024行的矩阵，可以获得1Mb的存储器。
如图1和2所示，存储单元由与存储节点30连接的写入用晶体管1和以存储节点30作为其栅极的读出用晶体管2组成。而且如图1所示，写入用晶体管1是使用衬底结构12作为衬底的，并使用第二字线52作为其栅极，衬底结构12由阻挡衬底11和阻挡层70的叠层组成。
按此构形，由于存储节点不与硅衬底连接，任何漏电流不会从硅衬底流入存储节点，这不同于通常的DRAM的存储单元。而且，由于作为绝缘体的阻挡层设置在存储节点和与数据线连接的写入用晶体管的源之间，所以可以抑制亚阈值电流，如上所述，亚阈值电流在通常的DRAM存储单元中的读取和写入存储电荷的晶体管的源和漏之间流动。
根据本发明的结构，电源完全切断之后，字线、数据线、读出线和控制线均被浮置，亦即成为0V。在此情况，任何漏电流不能从硅衬底流入存储节点，而且，通过使阻挡层足够地厚或者使写入用晶体管的阈值电压足够地高，可以保持存储器节点中的电荷。因此，使用本发明的这种结构可以实现非易失半导体存储器。此外，通过提高在阻挡衬底11中的掺杂浓度，可以使写入用晶体管的阈值电压足够地高。
通过适当地设定非选择字线的电压和写入用晶体管的阈值电压之间的关系，可以实现如下运行条件，亦即在存储器中输送电流的过程中，不使存储节点中的电荷丢失。这样使得存储器仅作为通常的SRAM工作。
在上述运行条件内，通过改变对漏电流和亚阈值电流的抑制程度，本发明存储器的性能在优异的非易失存储器的性能和通常的DRAM的性能之间可变。如果本发明存储器没有阻挡层70，则其必须象通常的DRAM单元那样刷新。另一方面，如果本发明存储器具有阻挡层70，其较大厚度可与属于一种非易失存储器的闪烁存储器相比，则其可用做非易失存储器。因此，本发明具有的较大优点在于，通过选择阻挡层70的材料及其厚度，或者也可以选择阻挡衬底11的材料及其杂质浓度，可以获得要求的功能。
更具体地讲，在本发明存储器的阻挡层70的厚度较薄时，可使亚阈值电流流动；但是，亚阈值电流幅度小于通常的DRAM，这是因为本发明存储器中可以在某种程度上抑制亚阈值电流，因此，本发明存储器可以用做通常的DRAM，其中刷新的时间间隔足够长，从而可以降低待机功率。待机功率的降低使得后备***可使用电池等。因此，从包含电池的整体构成来看，本发明的存储器可以被认为是准非易失存储器。
另一方面，实际的大规模存储器的实现，可以通过把一系列存储单元布置成矩阵，并利用控制线21、读出线22、数据线23、第一字线51、第二字线52等把它们相互连接。
图3是展示向本发明的存储单元写入操作和从其读出操作的时序图。在此时序图中，假设写入用晶体管和读出用晶体管的阈值电压分别取为2V和1.2V；利用电容器向存储节点30耦合的电压取为0.8V，通过第一栅绝缘体41，在第一字线51和存储节点30之间形成该电容器。
通过向第二字线施加脉冲，并且把施加给数据线的写入信息电压1V(对应于信息“1”)或者0V(对应于信息“0”)施加于存储节点，进行写入操作。这里，由于字线电压足够地高达3V以上，所以数据线电压被写入存储节点，不受写入用晶体管的阈值电压(2V)的影响。
通过向第一字线和控制线施加脉冲并识别读出用晶体管是否导通进行读取操作。更具体地讲，依据读出线中是否存在流动电流，或者依据读出线中是否出现微电压，识别信息是“1”或“0”。例如，通过向第一字线施加脉冲使存储节点电压提高到1.8V或0.8V，在此情形，由于控制线的电压是0V，读出用晶体管的阈值电压是1.2V，如果信息“1”存储于存储节点，则读出用晶体管被导通，如果信息“0”存储于存储节点，则读出用晶体管被截止。通过把2V的阻抗(MOS晶体管或电阻器)连接在读出线的另一端，在读出信息“1”的情况下，读出线电压从2V降低微电压δ(约200mV)；在读出信息“0”的情况下，读出线的电压保持2V。通过与读出线连接的检测电路识别电压的这种差别。
应予注意，在读出线方向设置的并且与相同的读出线和控制线连接的大量未选择单元，并不妨碍读出操作。其原因是由于未选择单元的第一字线未施加脉冲，每个未选择单元的存储节点是1V或0V，低于读出用晶体管的阈值电压，因此每个未选择单元中的读出用晶体管处于截止状态。
在本发明的存储单元结构中，如上所述，单元中的pn结处很少发生漏电流，而且抵抗起因于α粒子的入射的软误差的能力高。但是，依赖于写入用晶体管的阈值电压的幅度，信息电荷有可能经过写入用晶体管流入数据线，从而导致信息的破坏。如果阈值电压足够地高达约2V，则即使切断电源，字线等被浮置并成为0V，也可以进行非易失运行，这是因为写入用晶体管被接近于良好地截止；而且，即使在电流传输过程的随机操作情况下，未选择单元中的电荷也不会流入数据线。结果，在阈值电压足够高的情形，可以提供无需象通常的SRAM那样刷新的存储器。
但是，根据阻挡层的构形，或者在低电压运行时需要降低施加给第二字线的电压的情况，不可避免地发生阈值电压降低的情况。但是，如果阈值电压过低，存储节点中的电荷开始通过写入用晶体管流入数据线。在此情况，与通常的DRAM相同，存储器必须刷新以便保持存储的信息。利用与读出线连接的检测电路，通过读取存储单元中的信息，并把结果变换成施加在数据线上的写入电压，再把其重新写入存储单元，进行刷新操作。当然，本发明的存储单元的优点在于，因为存储单元中pn结很少发生漏电流，所以与通常的DRAM单元相比可以相应地延长信息保持时间。
以下将参考图4～9说明使用具有一个以上阻挡层的衬底的每个晶体管的运行。
图4展示了使用具有阻挡层的衬底的晶体管结构，其中厚度为tb的单一阻挡层插在通常的n沟道晶体管的衬底中，位于源和漏之间的中间部位。
图5展示了图4所示晶体管的能带结构。通常，阻挡层是具有禁带能隙Eg的绝缘体。对于使用具有单一阻挡层的衬底的n沟道晶体管，阻挡层在高于导体Ec的电子亲和势“c”的能级存在导带。
在图5所示状态，其中未施加栅极电压，为了使电流在晶体管源和漏中间流动，需要满足以下两个条件之一，亦即阻挡层足够薄以使隧道电流直接通过阻挡层，或者电子具有足够大的能量以便越过电子亲和势“c”流动。根据阻挡层的厚度，晶体管实际呈现在上述条件之间的中间电流形式。
图6展示了在正栅极电压施加于图5所示结构的情况下的能带结构。利用栅极G可以控制晶体管的源和漏之间流动的电流，如图6所示。与通常的晶体管类似，当施加大于晶体管阈值电压的正电压时，能带向栅平面大幅降低，从而增加源和漏之间流动的电流。而且，虽然电子亲和势“c”保持恒定，但是使阻挡绝缘体的导带能量低于源的能级，以使电流易于越过阻挡层流动。本发明利用这种原理并使用晶体管的漏作为存储单元的存储节点。
图7展示了使用具有两层阻挡绝缘体的衬底的晶体管的能带结构。通常，在设置多层绝缘体的情况下，电子经过多层绝缘体隧穿的可能性等于电子经过厚度同于多层绝缘体总厚度的单一绝缘体隧穿的可能性。因此，在难以形成较厚单一阻挡绝缘体的情况，可以设置具有要求的总厚度的多层阻挡绝缘体。
图8展示了本发明的另一结构，其中具有阻挡层的衬底被两个栅极所夹持。由于如图1所示结构那样无电压从外部施加给具有阻挡层的衬底，所以具有阻挡层的衬底处于所谓的浮置状态。
图9展示了使用图8所示的具有阻挡层的衬底的晶体管的能带结构。由于具有阻挡层的衬底处于浮置状态，如果衬底中的杂质浓度在平行于源和漏的方向保持恒定，如图9所示，则在平行于源和漏的方向不存在任何电场，从而能带在平行于源和漏的方向变得平坦。在此情形，在源和漏之间流动的电流在衬底上是均匀的，所以与图6所示情况，亦即电流在栅极正下方的衬底表面上流动的情况相比，载流子迁移率降低，亦即对于n沟道晶体管电子变少。结果，可以实现具有高互导的晶体管。
正如参考本发明后续实施例将要全面说明的，由于图8和9所示结构不需要向具有阻挡层的衬底施加外电压的电极，所以可以获得不仅存储单元结构可以简化而且平面面积还可以减少的优点。
使用如图7所示两层阻挡层的衬底结构可以应用于图8和9所示晶体管。在此情形，可以获得相同的效果。
为了简化对本发明效果的说明，对图3～9所示构形虽然采用了形成在p型衬底上的n沟道晶体管，但是就源和漏之间流动的电流基本可以由栅极控制而言，本发明并不限于导电型衬底。也就是说，本发明中可以使用各种衬底，例如极轻掺杂的n+-型衬底、具有极高电阻率的本征型衬底、和p-型衬底。如果期望通过施加低电压来控制衬底，则可以选择接近本征型衬底的杂质浓度。
另一方面，对于p-阻挡衬底，pn-结形成在漏和阻挡衬底之间，在此情形，如果存在耗尽层，则在耗尽层产生热激发电荷，导致对存储信息的损坏。因此，在此情形，可以控制杂质种类及其浓度使热激发电荷最少。
图10是根据本发明的第二实施例的存储单元的平面图。此实施例的特征在于存储节点30平坦地延伸，第一字线51不直接位于第二字线52之下。按此构形，使得此实施例的整个高度低于第一实施例的高度，因此与第一实施例相比较容易形成本实施例。图11是沿图10所示存储单元的线A-A’的剖面图；图12是沿图10所示存储单元的线B-B’的剖面图。此外，对应于图1所示的部分由与图1所示相同的参考标号表示。
图13～16展示了本发明第二实施例的连续形成工序。
如图13所示，采用通常的光蚀刻工艺和离子注入工艺，在具有约10Ω-cm的电阻率的p-型硅衬底中形成n+-型区域2 1和22。然后，通过使用为防止氧化而选择地形成的氮化硅层的LOCOS(硅的局部氧化)工艺，选择地形成由厚500nm的氧化硅层制成的场绝缘体60。
如图14所示，在1000℃下于衬底10表面上形成厚10nm的氧化硅层。此氧化硅层用做第一栅绝缘体41。在第一栅绝缘体41上选择地形成掺杂n+-型杂质的多晶硅层，该层用做存储节点30。然后，如图11已经所示的，利用CVD形成厚500nm的第一层间绝缘体61；去除位于存储节点30某区域上的一部分第一层间绝缘体61；在上述第一层间绝缘体61被去除的区域处，厚10nm的氧化硅层形成在存储节点30的表面。此氧化硅层用做第二栅绝缘体42。在第二栅绝缘体42上选择地形成导电的多晶硅层，该层用做第二字线52。
如图15所示，在存储节点30上形成多晶硅或非晶硅制成的阻挡衬底11，厚度是500nm，随后在含氨或氮的氧气氛中、1000℃下进行热处理，形成厚5nm的氧化硅/氮化硅层，该层用做阻挡层70。图12中，形成了三个阻挡衬底11和两个阻挡层。阻挡衬底的最少数量是两个，阻挡层70的最少数量是一个。
然后，如图12可见，利用通常的热氧化工艺在1000℃形成厚10nm的第二栅绝缘体42，在第二栅绝缘体42上形成第一字线51，第一字线51由掺杂W、Mo或其硅化物的多晶硅层代表。
如图16所示，在含氨或氮的氧气氛中、1000℃下进行热处理，形成厚5nm的氧化硅/氮化硅层，该层用做第三栅绝缘体43。然后，在整个表面上形成导电的多晶硅层，在光刻胶留在准备形成第二字线52的部位的状态下，对多晶硅层进行各向异性干腐蚀，在期望的部位形成第二字线52。此时，第二字线52留在具有阻挡衬底11和阻挡层70的突出的多层衬底结构7的侧壁上，即使衬底结构7的侧壁未被光刻胶覆盖也是如此。其原因在于，由于使用强各向异性干腐蚀，所以腐蚀在水平方向不再继续。这意味着第二字线52可以围绕具有阻挡层的衬底结构7按自对准方式形成。
如图11和12可见，形成掺杂有砷或磷的漏区24，然后象第一层间绝缘体61一样，形成第二层间绝缘体62。然后，在第二层间绝缘体62形成开孔，在开孔中选择地形成铝等制成的数据线23。按此方式，可以实现电路如图2所示的本发明的存储单元。此存储单元与第一实施例相比，由于在此实施例中，第一字线51形成在与第二字线52相邻平面上，平面面积变大。更具体地讲，在此存储单元中，假设所有图形的处理尺寸为F，图形对准精确度为2/F，则理论面积为13.5(＝3.0×4.5)F2。
图17展示了本发明的另一个实施例，其中存储单元布置成矩阵以便构成存储阵列。在此实施例中，读出线和控制线相互靠近共同减少整体面积。
图18是图17所示存储单元的电路运行的时序图。如图18所示，通过向第二字线(WW1)施加脉冲，并且向与第二字线连接的多个单元(MC11、MC12、MC13、……)的各个数据线(D1、D2、……)施加要求的布线信息电压，由此进行写入操作。也就是说，对多个单元同时、集中地写入。考虑到在字线方向相邻的单元共用读出线(S1、S2、S3、S4、……)，通过用寻址信号选择地驱动交替的控制线，以便消除各单元之间干扰，由此进行读取操作。例如，图18展示了驱动奇数控制线的例子。从单元M11、M12、M15、M16读出的信息段被引导至读出线S1、S2、S3和S4，从MC13和M14未读出信息。虽然每个单元MC13和MC14的存储节点是1.8V或0.8V，但是每个单元中的读出用晶体管是截止的，这是因为控制线C2的电压是2V，每个读出线S2和S3电压是2V-δ(约200mV)，读出用晶体管的阈值电压是1.2V。
此外，可以分别为相邻单元设置读出线。此时，虽然存储单元面积变大，但是其优点是简化了电路设计，因为无需为了选择驱动控制线而用寻址信号对控制线解码。
图19是本发明第一实施例的平面图，与图10所示第二实施例的平面图类似。在此实施例中，存储单元的理论面积是9.0(＝3.0×3.0)F2，与图10所示第二实施例的面积相比减少很多。
图20～23展示了本发明第一实施例的接续的形成工序。如同20所示，利用通常的光蚀刻工艺和离子注入，在电阻率约为10Ω-cm的p-型硅衬底中，形成n+-型区21和22。通过使用为防止氧化而选择地形成的氮化硅层的LOCOS(硅的局部氧化)工艺，选择地形成由厚500nm的氧化硅层制成的场绝缘体60。
如图21所示，在1000℃下于衬底10表面上形成厚10nm的氧化硅层。此氧化硅层用做第一栅绝缘体41。在第一栅绝缘体41上选择地形成掺杂n+-型杂质的多晶硅层，该层用做存储节点30。然后，利用离子注入按与存储节点30自对准的方式形成n+-型区21和22的延伸部分，从而实现所谓的LDD(轻掺杂漏)结构。
如图22所示，在1000℃下、于存储节点30表面上形成厚10nm的氧化硅层，该层用做第二栅绝缘体42。然后，在整个表面上形成导电的多晶硅层，在光刻胶留在准备形成第一字线51的部位的状态下，对多晶硅层进行各向异性干腐蚀，在期望的部位形成第一字线51。此时，第一字线51留在突出的存储节点30的侧壁上，即使存储节点30的侧壁未被光刻胶覆盖也是如此。这是因为，由于使用强各向异性干腐蚀，所以腐蚀在水平方向不再继续。这意味着第一字线51可以围绕存储节点30按自对准方式形成。然后，利用CVD形成厚500nm的第一层间绝缘体61，随后使用CMP工艺(化学机械抛光)对第一层间绝缘体61的整个表面进行平面化处理，暴露出存储节点30的最上表面。
如图23所示，形成多晶硅或非晶硅制成的阻挡衬底11，厚度是500nm，随后在含氨或氮的氧气氛中、1000℃下进行热处理，形成厚5nm的氧化硅/氮化硅层，该层用做阻挡层70。然后，在含氨或氮的氧气氛中、1000℃下形成厚5nm的氧化硅/氮化硅层，该层用做第三栅绝缘体43。然后，在整个表面上形成导电的多晶硅层，在光刻胶留在准备形成第二字线52的部位的状态下，对多晶硅层进行各向异性干腐蚀，在期望的部位形成第二字线52。此时，第二字线52留在具有阻挡衬底11和阻挡层70的突出的多层衬底结构7的侧壁上，即使衬底结构7的侧壁未被光刻胶覆盖也是如此。其原因在于，由于使用强各向异性干腐蚀，所以腐蚀在水平方向不再继续。这意味着第二字线52可以围绕具有阻挡层的衬底结构7按自对准方式形成。
如图1可见，形成掺杂砷或磷的漏区24，然后象第一层间绝缘体61一样，形成第二层间绝缘体62。然后，在第二层间绝缘体62形成开孔，在开孔中选择地形成铝等制成的数据线23。按此方式，可以实现电路如图2所示的本发明的存储单元。图1是沿图19的线A-A’的剖面图；图24是沿图19的线B-B’的剖面图。在此实施例中，如上所述，存储单元的理论面积是9F2。换言之，根据此实施例，可以实现最小单元。
图25展示了本发明的第三实施例，其中集中形成存储节点30和具有阻挡衬底11和阻挡层70的衬底结构7。在此实施例中，通过删除在第一实施例光蚀刻工序中存储节点30和衬底结构7所需的掩模对准，可以实现更精细的结构。
图26～28展示了形成第三实施例的部分接续工序。如图26所示，集中形成存储节点30和具有阻挡层的衬底结构7之后，在含氨或氮的氧气氛中、通过1000℃下的热处理，形成厚5nm的氧化硅/氮化硅层，该层用做第二栅绝缘体42。然后，利用CVD等在整个表面上形成导电的多晶硅层，而且，利用CVD形成光刻胶或聚酰亚胺制成的腐蚀保护层，随后对整个表面进行深腐蚀，使该层减薄至特定的厚度，从而获得腐蚀保护层63。
使用腐蚀保护层63作为掩模对导电的多晶硅层进行腐蚀，形成如图23所示的第一字线51。之后，重复参考图23、24和1已经说明的工序，实现图21所示的结构。
图29展示了本发明第四实施例的电路。在此实施例中，与参考图2已经说明的电路的不同之处在于，图2的电路是对第一字线51和第二字线52分别控制，而这里第一字线51和第二字线52集成为仅第一字线51本身。通过适当地选择写入用晶体管1和读出用晶体管2的阈值电压和施加给第一字线51的电压，可以使第一和第二字线51和52的这种集成成为可能。
图30展示了第四实施例的存储单元结构。与第一、第二和第三实施例相比，第四实施例的存储单元结构在结构上可以更简单和更精细，制造也更简单。
图31展示了本发明第五实施例的电路。
图32是第五实施例的存储器阵列电路。
图33是第五实施例的运行时序图。此实施例的结构易于制造，因为省去了用于驱动的阶跃电容器和字线。在此实施例中，前述实施例中所用的控制线被重新布置成平行于字线，该控制线用做第一字线。这里，将说明在只有读出用晶体管的阈值电压被改变为0.5V的条件下的运行。通过写入操作把信息在存储节点写成“1V”或“0V”。通过把第一字线(RW1)的电压设定为0V，对每个存储单元MC11和MC12进行读取操作。如果存储节点的电压是1V，则读出用晶体管导通，而如果是0V，读出用晶体管截止，因此，与前述实施例一样，可以识别信息是“1”或“0”。应予注意，存储单元MC21和MC22中截止的读出用晶体管，对存储单元MC11和MC12的读取操作没有不利影响。
图34是本发明第五实施例的存储单元的平面图，图35是沿图34的线A-A’的剖面图。
如上所述，本发明前述实施例的说明限于存储单元和由存储单元组成的存储器阵列。但是，实际的存储器还包括直接与阵列连接的直接***电路，例如读出放大器和解码器；实现存储器功能的非直接***电路，例如逻辑电路和输入/输出电路。为了抑制亚阈值电流，存储器阵列的栅长度通常长于直接***电路。
在本发明的实施例中，对于直接***电路和非直接***电路；如果晶体管的源/漏、例如如图14所示，直接用做扩散层布线，则需要掩模对准，因为作为栅的存储节点30在后形成，从而晶体管性能通常降低。因此，如图21所示，其优点在于使用按自对准方式在存储节点30形成的源和漏(图21中由控制线21和读出线22表示)。
但是，通常这些线与存储阵列分立形成，其原因是为了提高自由度，从而容易保持要求的性能。形成这些线的方法是采用通常的自对准硅栅结构或LDD(轻掺杂漏)结构，其中降低靠近源/漏的杂质浓度。本发明不特指这种形成晶体管的方法。
如上所述，本发明提供具有通常的RAM特性与通常的非易失存储器特性组合的存储器。这就是说，可以实现的存储器呈现类似于通常的非易失存储器的信息存储操作与类似于通常的SRAM存储单元的放大功能的组合。换言之，本发明的效果在于提供具有良好的长时间存储保持特性的所谓“非易失RAM”与稳定高速RAM运行的组合。

Claims (9)

1.一种半导体存储器件，包括：
由形成在半导体衬底上的晶体管栅极构成的存储节点；
具有半导体层和阻挡绝缘层的多层结构，所述多层结构叠置于所述存储节点上；
其中，通过所述多层结构向所述存储节点注入电荷来向所述存储节点写入信息，而通过所述多层结构从所述存储节点释放电荷来从所述存储节点擦除信息。
2.根据权利要求1的半导体存储器件，其中，所述存储节点和所述具有半导体层和阻挡绝缘层的多层结构，在垂直于所述半导体衬底的方向相互叠置。
3.根据权利要求1的半导体存储器件，其中，在所述存储节点上经过绝缘体设置电极，用于读取存储单元的信号。
4.根据权利要求1的半导体存储器件，其中，多个所述器件布置成矩阵。
5.一种半导体存储器件，包括：
具有用于存储电荷的存储节点的存储单元；
与所述存储单元连接的数据线；
与所述存储单元连接的字线；以及
与所述存储单元连接的读出线；
位于所述存储节点和所述数据线之间的写入元件，形成电荷注入所述存储节点或从所述存储节点释放的通道；
检测所述存储节点的电荷存储状态的读取元件；
所述读取元件包括具有源/漏通道的第一晶体管，其阈值随所述存储节点的电荷存储状态而变化，所述读出线与所述第一晶体管的源/漏通道连接；
所述写入元件具有第二晶体管和第一控制电极，所述第二晶体管具有由半导体层和阻挡绝缘层构成的多层结构，所述多层结构叠置于所述存储节点上，所述第一控制电极通过绝缘体形成于所述多层结构的侧壁上，所述字线与所述第一控制电极连接。
6.根据权利要求5的半导体存储器件，其中，所述第一晶体管形成在衬底上，所述第二晶体管布置在所述第一晶体管上。
7.根据权利要求6的半导体存储器件，其中，所述第一晶体管由场效应晶体管构成，所述场效应晶体管的栅极用做所述存储节点。
8.根据权利要求7的半导体存储器件，其中，第二控制电极经过绝缘体设置在所述栅极的侧壁上。
9.一种半导体存储器件，包括：
形成在半导体衬底上的MISFET；和
由半导体层和阻挡绝缘层构成的多层结构，所述多层结构叠置于所述MISFET晶体管的栅极上，
其中，通过所述多层结构向所述栅极注入电荷或从所述栅极释放电荷，从而写入或擦除信息，利用与所述MISFET晶体管的源/漏通道连接的读出线来读取信息。
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