KR0170680B1 - 불휘발성 반도체 메모리장치의 제조방법 - Google Patents
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Abstract
신규한 불휘발성 반도체 메모리장치 및 그 제조방법이 개시되어 있다. 제1도전형의 반도체기판 상에 절연막을 개재하여 부유게이트, 층간절연막 및 제어게이트가 수직 적층된 셀 트랜지스터가 형성된다. 상기 층간절연막을 게이트절연막으로 사용하고 제어게이트를 게이트로 사용하는 패스 트랜지스터가 셀 트랜지스터에 인접한 영역에 형성된다. 제어게이트를 사이에 둔 기판 표면에, 소오스/드레인으로 작용하는 제2도전형의 제1 및 제2불순물영역이 형성된다. 부유게이트 일측면 하부의, 제1 및 제2불순물영역 중의 어느 하나의 절연막 사이에 터널절연막이 형성된다. 터널절연막 하부에, 제1 및 제2불순물영역 중의 어느 하나에 접하는 제2도전형의 제3불순물영역이 형성된다. 단순화된 공정으로 과도소거에 의한 판독 오동작을 방지할 수 있다.
Description
제1도는 종래의 불휘발성 반도체 메모리장치의 회로도.
제2a도 내지 제2c도는 종래방법들에 의해 제조된 불휘발성 반도체 메모리장치의 단면도들.
제3도는 본 발명에 의한 불휘발성 반도체 메모리장치의 레이아웃도.
제4a도 및 제4b도는 본 발명에 의한 불휘발성 반도체 메모리장치의 단면도들.
제5도는 본 발명에 의한 불휘발성 반도체 메모리장치의 회로도.
제6a도 내지 제6d도는 본 발명에 의한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들.
* 도면의 주요부분에 대한 부호의 설명
1 : 반도체 기판 2 : 부유게이트
3 : 층간절연막 4 : 제어게이트
5 : 절연막 10 : 터널절연막
12 : 제3불순물영역 20 : 소오스/드레인
본 발명은 불휘발성 반도체 메모리장치 및 그 제조방법에 관한 것으로, 특히 과도소거(over-erase)에 의한 판독(read)시의 오동작 문제를 해결하고 F-N 터널링(Fowler-Nordheim tunheling) 방식으로 프로그램이 수행되는 불휘발성 반도체 메모리장치 및 그 제조방법에 관한 것이다.
메모리소자를 기억 유지라는 점에서 분류하면 불휘발성 메모리(non-volatile memory)와 휘발성 메모리(volatile memory)로 나누어진다. 불휘발성이란 메모리의 드라이브 전원이 OFF로 되어도 기억 소자 또는 회로가 갖는 기억 내용이 소멸되지 않고 유지되는 성질을 말하며, 휘발성이란 그 반대의 성질을 말한다.
제1도는 통상적인 종래의 불휘발성 반도체 메모리장치의 회로도이며, 제2a도 내지 제2c도는 여러 종래방법들에 의해 제조된 불휘발성 반도체 메모리장치의 단면도들이다. 여기서, 참조부호 1은 반도체기판, 10은 절연막, 2는 부유게이트(floating gate), 3은 층간절연막, 4는 제어게이트, 11은 패스 트랜지스터의 게이트절연막, 15는 터널 접합영역, 그리고 20은 소오스/드레인을 각각 나타낸다. 또한, a는 터널영역을 나타내고, b는 패스 트랜지스터를 나타낸다.
제1도 및 제2a도를 참조하면, 통상적인 불휘발성 메모리소자에 있어서 데이터를 저장하는 메모리셀은, 반도체기판(1) 상에 절연막(10)을 개재하여 형성된 부유게이트(floating gate : 2)와 상기 부유게이트(2)상에 층간절연막(3)을 개재하여 형성된 제어게이트(control gate : 4)가 수직 적층되어 이루어진 1개의 트랜지스터로 형성된다.
이러한 통상적인 불휘발성 메모리소자의 동작은, 소거(erase), 프로그램 및 판독(read)의 세가지 동작으로 이루어진다. 구체적으로, 프로그램 동작은, 소오스와 기판을 접지시킨 후 제어게이트와 드레인에 적절한 전압을 인가하여 채널 핫-전자(channel hot electron)들을 부유게이트 내로 주입시키므으로써 이루어진다. 소거 동작은 게이트를 접지시키고 소오스에 높은 전압을 인가하여 소오스 측면으로 F-N터널링(Fowler-Nordheim tunneling)을 일으켜 부유게이트의 전자들을 방전(discharge) 시킴으로써 이루어진다. 소거 및 프로그램 동작에 의한 ON, OFF 상태를 감지하여 데이터를 판독한다.
불휘발성 메모리소자의 가장 큰 난점 중의 하나가 과도소거에 의한 판독시의 오동작 문제이다. 과도소거는 소거동작 동안 부유게이트가 과도하게 방전될 때 일어나는데, 과도소거된 셀의 문턱전압(threshold voltage)이 음의 값이 됨으로써 상기 셀이 제어 게이트에 인가된 판독전압에 의해 선택되지 않더라도 전류가 흐르게 되는 현상을 의미한다. 제1도를 참조하여 구체적으로 설명하면, 1개의 셀을 읽을 때 공통 비트라인(BL)을 갖는 이웃 셀이 과도소거될 경우, 읽을 셀에서 판독의 오동작이 일어나게 된다.
제2b도 및 제2c도에 도시된 종래의 불휘발성 메모리소자들은 상기한 과도소거의 문제점을 해결하기 위해 패스(pass) 트랜지스터를 별도로 형성시킨 경우이다.
제2b도를 참조하면, 부유게이트(2)와 제어게이트(4) 및 층간절연막(3)이 수직 적층되어 이루어진 셀 트랜지스터와 패스 트랜지스터가 형성되어 하나의 셀을 이루고 있다. 이때, 워드라인으로 작용하는 셀 트랜지스터의 제어게이트(4)가 패스 트랜지스터(b)의 게이트로 동시에 사용된다. 이 경우, 패스 트랜지스터(b)의 게이트절연막(11)을 별도로 형성시켜야 하기 때문에 공정이 복잡해진다.
제2c도를 참조하면, 패스 트랜지스터의 게이트절연막을 별도로 형성하지 않지만, 채널 핫-전자 주입방식으로 프로그램이 수행되기 때문에, 프로그램 동작시 부유게이트(2) 하부의 절연막(10)이 열화되는 문제가 있다.
따라서, 본 발명의 목적은 상술한 종래방법들의 문제점들을 해결할 수 있는 불휘발성 반도체 메모리장치을 제공하는데 있다.
본 발명의 다른 목적은 상기 불휘발성 반도체 메모리장치를 제조하는데 특히 적합한 불휘발성 반도체 메모리장치의 제조방법을 제공하는데 있다.
상기 목적을 달성하기 위하여 본 발명은,
제1도전형의 반도체기판 상에 절연막을 개재하여 부유게이트, 층간절연막 및 제어게이트가 수직 적층되어 이루어진 셀 트랜지스터;
상기 셀 트랜지스터에 인접한 기판 상에, 상기 층간절연막을 게이트절연막으로 사용하고 상기 제어게이트를 게이트로 사용하는 패스 트랜지스터;
상기 제어게이트를 사이에 두고 상기 기판 표면에 형성되며, 소오스/드레인으로 작용하는 제2도전형의 제1 및 제2불순물영역;
상기 부유게이트의 일측면 하부에서, 상기 제1 및 제2불순물영역중의 어느 하나와 상기 절연막 사이에 형성된 터널절연막; 및
상기 터널절연막 하부에서 상기 제1 및 제2불순물영역 중의 어느 하나에 접하여 형성된 제2도전형의 제3불순물영역을 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치를 제공한다.
상기 터널절연막은 상기 절연막의 두께보다 얇은 두께로써 형성된다.
상기 다른 목적을 달성하기 위하여 본 발명은,
제1도전형의 반도체기판 상에 절연막을 형성하는 단계;
사진식각 공정으로 상기 절연막을 식각하고, 노출된 기판 표면에 제2도전형의 제1불순물을 주입하는 단계;
상기 노출된 기판 상에 터널절연막을 형성하는 단계;
상기 터널절연막이 형성된 결과물 상에 제1도전층을 형성하는 단계;
상기 제1도전층을 패터닝하여 부유게이트를 형성하는 단계;
상기 부유게이트 상에 층간절연막 및 제2도전층을 차례로 형성하는 단계;
상기 제2도전층 및 층간절연막을 패터닝하여 제2도전층으로 이루어진 제어게이트를 형성하는 단계; 및
제2도전형의 제2불순물을 주입하여 소오스 및 드레인을 형성하는 단계를 구비하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법을 제공한다.
본 발명에 의하면, 셀 트랜지스터의 층간절연막을 게이트절연막으로 동시에 사용하는 패스 트랜지스터를 형성함으로써, 단순화된 공정으로 과도소거에 의한 판독 오동작을 방지할 수 있다.
이하, 본 발명의 바람직한 실시예를 첨부한 도면을 참조하여 상세히 설명하고자 한다.
제3도는 본 발명에 의한 불휘발성 반도체 메모리장치의 레이아웃도이다. 여기서, 참조부호 100은 활성영역, 102는 터널영역, 104는 부유게이트, 106은 층간절연막 및 제어게이트를 나타내고, 108은 콘택영역을 나타낸다.
제4a도 및 제4b도는, 제3도의 절단선 AA'에 따른, 본 발명에 의한 불휘발성 반도체 메모리장치의 단면도들이다.
제4a도 및 제4b도를 참조하면, 제1도전형의 반도체기판(1) 상에 절연막(5)을 개재하여 부유게이트(2), 층간절연막(3) 및 제어게이트(4)가 수직 적층되어 이루어진 셀 트랜지스터가 형성되어 있다. 상기 셀 트랜지스터에 인접한 영역에는, 상기 층간절연막(3)을 게이트절연막으로 사용하고 상기 워드라인용 제어게이트(4)를 게이트로 동시에 사용하는 패스 트랜지스터(b)가 형성되어 있다. 상기 제어게이트(4)를 사이에 둔 기판(1)의 표면에는, 소오스/드레인으로 작용하는 제2도전형의 제1 및 제2불순물영역(20)이 형성되어 있다. 상기 부유게이트(2)의 일측면 하부에서, 상기 제1 및 제2불순물영역(20) 중의 어느 하나와 상기 절연막(5)의 사이에 터널절연막(10)이 형성되어 있다. 상기 터널절연막(10)의 하부에는 상기 제1 및 제2불순물영역(20) 중의 어느하나에 접하는 제2도전형의 제3불순물영역(12)이 형성되어 있다. 상기 제3불순물영역(12)으로 인해, 상기 소오스/드레인(20)은 비대칭 접합구조를 갖게 된다. 본 실시예에서는, 상기 제3불순물영역(12)이 비트라인(B/L)이 접속되는 드레인에 접하여 형성된다.
제5도는 본 발명에 의한 불휘발성 반도체 메모리장치의 회로도이다.
제5도를 참조하면, 셀의 과도소거시 패스 트랜지스터가 오픈영역을 형성함으로써 과도소거에 의해 발생하는 전류의 흐름을 방지할 수 있다.
제6a도 내지 제6d도는 본 발명에 의한 불휘발성 반도체 메모리장치의 제조방법을 설명하기 위한 단면도들이다.
제6a도는 절연막(5)을 형성하는 단계를 도시한다. 제1도전형의 반도체기판(1) 상에 절연막(5)을 형성한다. 상기 절연막(5)은 열적산화막 또는 화학기상증착(CVD) 산화막 중의 어느 하나로 형성할 수 있다. 이어서, 상기 절연막(5) 상에 포토레지스트를 도포한 후 이를 노광 및 현상하여 터널절연막이 형성될 영역을 개구하는 포토레지스트패턴(6)을 형성한다. 다음에, 상기 포토레지스트 패턴(6)를 마스크로 사용하여 노출된 절연막(5)을 제거한 후, 제2도전형의 불순물(11)을 이온주입한다.
제6b도는 터널절연막(10) 및 제3불순물영역(12)을 형성하는 단계를 도시한다. 상기 포토레지스트 패턴(11)을 제거한 후, 열적 산화공정을 실시하여 상기 불순물이 이온주입된 영역 상에 셀의 프로그램과 소거를 위한 터널절연막(10)을 형성한다. 이때, 상기 산화공정의 열처리로 인해 이온주입된 불순물이 확산되어 제3불순물영역 (12)이 형성된다.
제6c도는 부유게이트(2)를 형성하는 단계를 도시한다. 상기 터널절연막(10)이 형성된 결과물 상에 제1도전층, 예컨대 폴리실리콘층을 침적한 후, 이를 사진식각 공정으로 패터닝함으로써 부유게이트(2)를 형성한다. 이때, 상기 절연막(5) 및 터널절연막(10)이 함께 패터닝되어, 부유게이트(2)의 일측면 하부에만 터널절연막(10)이 남게 된다.
제6d도는 제어게이트(4) 및 소오스/드레인(20)을 형성하는 단계를 도시한다. 상기 부유게이트(2)가 형성된 결과물 상에 절연막 및 제2도전층을 차례로 침적한 후, 이를 사진식각 공정으로 동시에 패터닝하여 층간절연막(3) 및 제어게이트(4)를 형성한다. 이때, 상기 층간절연막(3)은 ONO와 같은 다층구조로 형성할 수 있다. 이어서, 상기 결과물에 제2도전형의 불순물을 이온주입하여 소오스/드레인으로 작용하는 제1 및 제2불순물영역(20)을 형성한다. 이때, 상기 터널절연막(10)의 하부에 존재하는 제3불순물영역(12)은 비트라인이 접속되는 드레인에 접촉되어 위치하기 때문에, 소오스와 드레인이 비대칭 접합구조를 갖게 된다.
따라서, 상술한 바와 같이 본 발명에 의하면, 셀 트랜지스터의 층간절연막을 게이트절연막으로 동시에 사용하는 패스 트랜지스터를 형성함으로써, 단순화된 공정으로 과도소거에 의한 판독 오동작을 방지할 수 있다. 또한, 터널절연막 하부에 불순물영역을 형성하여 F-N 터널링 방식으로 프로그램을 수행함으로써, 부유게이트 하단의 절연막이 열화되느 문제가 일어나지 않는다.
본 발명이 상기 실시예에 한정되지 않으며, 많은 변형이 본 발명의 기술적 사상내에서 당분야에서 통상의 지식을 가진 자에 의하여 가능함은 명백하다.
Claims (3)
- 제1도전형의 반도체기판 상에 절연막을 형성하는 단계; 사진식각 공정으로 상기 절연막을 식각하고, 노출된 기판 표면에 제2도전형의 제1불순물을 주입하는 단계; 상기 노출된 기판 상에 터널절연막을 형성하는 단계; 상기 터널절연막이 형성된 결과물 상에 제1도전층을 형성하는 단계; 상기 제1도전층을 패터닝하여 부유게이트를 형성하는 단계; 상기 부유게이트 상에 층간절연막 및 제2도전층을 차례로 형성하는 단계; 상기 제2도전층 및 층간절연막을 패터닝하여 제2도전층으로 이루어진 제어게이트를 형성하는 단계; 제2도전형의 제2불순물을 주입하여 소오스 및 드레인을 형성하는 단계를 구비하며, 상기 제2도전층 및 층간절연막을 패터닝하여 제2도전층으로 이루어진 제어게이트를 형성하는 단계의 상기 제2도전층의 패턴은 상기 제어게이트에 인접한 패스트랜지스터까지 확장되어 상기 패스트랜지스터의 게이트도전막으로 사용되고, 상기 층간절연막의 패턴은 상기 패스트랜지스터가지 확장되어 상기 패스트랜지스터의 게이트절연막으로 사용되는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 터널절연막은 상기 절연막의 두께보다 얇은 두께로써 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
- 제1항에 있어서, 상기 층간절연막은 다층으로 형성하는 것을 특징으로 하는 불휘발성 반도체 메모리장치의 제조방법.
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