KR101056543B1 - 공진 터널 장벽을 갖는 개선된 멀티-비트 비휘발성 메모리장치 - Google Patents

공진 터널 장벽을 갖는 개선된 멀티-비트 비휘발성 메모리장치 Download PDF

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Abstract

비휘발성 메모리 셀은 HfSiON 또는 LaAlO3 중 허느 하나의 2개의 층들(610, 612) 사이에 비정질 실리콘 및/또는 비정질 게르마늄 층(611)을 갖는 공진 터널 장벽(600)을 사용한다. 전하 차단층(620)은 터널 장벽 위에 형성된다. 고유전율 전하 차단층은 전하 트래핑 층 위에 형성된다. 제어 게이트(623)가 전하 차단층 위에 형성된다. 다른 실시예는, 2개의 산화물 층들(610, 612)과 그 산화물 층들 사이에 있는 실리콘 및/또는 게르마늄의 비정질 층(611)으로 이루어지는 공진 장벽(600) 위에 플로팅 게이트(620)를 형성한다.
비휘발성 메모리 셀, 전하 차단층, 전하 트래핑 층, 플로팅 게이트, 공진 터널 장벽, 비정질

Description

공진 터널 장벽을 갖는 개선된 멀티-비트 비휘발성 메모리 장치{ENHANCED MULTI-BIT NON-VOLATILE MEMORY DEVICE WITH RESONANT TUNNEL BARRIER}
본 발명은 일반적으로 메모리 장치에 관한 것이며, 특히 비휘발성 메모리 장치에 관한 것이다.
메모리 장치는 전형적으로 컴퓨터 또는 그 외 전자 장치 내에 내부 회로, 반도체 회로, 집적 회로로서 제공된다. RAM(random-access memory), ROM(read only memory), 비휘발성, 플로팅 게이트 NOR/NAND 플래시 메모리, 및 DRAM(dynamic random access memory)을 포함하여 다양한 타입의 메모리가 존재한다.
플래시 메모리는 플로팅 게이트 기술 또는 트래핑(trapping) 기술을 이용할 수 있다. 플로팅 게이트 셀은 중간 채널 영역을 형성하도록 횡방향으로 이격될 수 있는 소스 영역과 드레인 영역을 포함한다. 소스 영역과 드레인 영역은 실리콘 기판의 공통 수평면에 형성된다. 전형적으로 도핑된 폴리실리콘으로 이루어지는 플로팅 게이트는 채널 영역 위에 배치되고, 산화물에 의해 다른 셀 요소들로부터 전기적으로 고립된다. 플로팅 게이트 기술을 위한 비휘발성 메모리의 기능은 고립된 플로팅 게이트에 저장되는 전하의 존재 유무에 의해 생성된다. 플로팅 게이트 셀은 SLC(single level cell) 또는 MLC(multiple level cell)일 수 있다.
트래핑 기술은 비휘발성 메모리로서 기능하며, 도 1에 도시한 바와 같이 SONOS(silicon-oxide-nitride-oxide-silicon) 구조(architecture)로 구현될 수 있다. 질화물 트랩층은 비휘발성 메모리로서 기능하기 위해 전자들 또는 홀들을 포획하거나 저장할 수 있다. 셀은 SLC 또는 MLC일 수 있다.
각 셀의 임계 전압(Vth)은 셀 내에 저장되어 있는 데이터를 결정한다. 예를 들어, 셀 당 단일 비트에서, 0.5V의 Vth는 프로그램된 셀을 나타내는 반면, -0.5V의 Vth는 소거된 셀을 나타낼 수 있다. 멀티레벨 셀은 각각이 서로 다른 상태를 나타내는 다수의 Vth 윈도우를 가질 수 있다. 멀티레벨 셀들은 셀에 저장된 특정 전압 영역에 비트 패턴을 할당함으로써 종래의 플래시 셀의 아날로그 속성을 이용한다. 이 기술은, 셀에 할당된 전압 영역의 양 및 메모리 셀의 수명 내의 동작 중에 할당된 전압 영역의 안정성에 따라, 셀 당 2개 이상의 비트의 스토리지를 허용한다.
예를 들어, 각 영역에 대해 200mV의 서로 다른 4개의 전압 영역이 셀에 할당될 수 있다. 전형적으로, 각 영역 사이에는 0.2V 내지 0.4V의 데드 스페이스(dead space) 또는 마진이 존재한다. 셀에 저장된 전압이 제1 영역 내에 존재하는 경우, 셀은 00을 저장한다. 전압이 제2 영역 내에 존재하는 경우, 셀은 01을 저장한다. 이는, 이들 전압 영역들이 메모리 셀의 수명 내의 동작 중에 안정한 상태로 남아 있다면, 셀에 이용되는 영역들의 수와 동일한 수만큼 계속된다.
MLC는 셀 당 임계 레벨들의 관련 영역들 및 다수의 메모리 상태를 얻기 위해 임계 전압 영역들 및 이들 전압 영역들의 안정성의 엄격한 제어를 요구한다. 종래 의 플로팅 게이트 또는 SONOS 플래시 메모리 셀에 있어서, 메모리 상태의 (정의된 조건 세트에 의해 프로그램될 때의) 임계 레벨에서의 스프레드(spread)는 몇 가지 인자들에 의해 영향을 받는다. 주요 인자는: (a) 터널 산화물 두께 및 셀 대 셀(cell-to-cell)의 셀 결합 계수의 통계적 편차들; (b) 밀도 및 깊이의 트랩된 전하 중심의 편차; (c) 대기(보류) 중, 판독(판독 장애) 중, 부분 프로그래밍(금지) 중의 트랩된 전하 손실의 셀 대 셀 편차; 및 (d)내구성(쓰기/소거 사이클링) 특성의 셀 대 셀 편차 등이 있다. 또한, 인접 셀들 간의 커패시턴스 결합(capacitance coupling)의 편차는 셀 대 셀과는 상이한 프로그램 장애의 편차를 생성하고, 임계 스프레드에 기여한다.
전술한 인자들은 SLC 셀 설계뿐만 아니라 MLC 셀 설계에 대해서도 상당히 중대한 것이다. 이는, 플래시 셀 설계에 있어서, (모든 가능한 Vt 스프레드를 고려하는 경우) 이용가능한 프로그래밍 윈도우 내에서 생성될 잘 정의된(well-defined) 로직 상태들의 수는 2n으로 주어지며, 여기서 n은 셀 당 저장된 메모리 비트의 수이다. SLC에 대해서, n=1이고; MLC에 대해서, n=2(셀 당 2 비트 저장)는 4개의 로직 상태를 필요로 하고, n=3(셀 당 3 비트)에 대해서는 이용가능한 프로그래밍 윈도우 내에 9개의 안정된 로직 상태를 필요로 한다. 종래의 MLC 플로팅 게이트 및 플래시 메모리 셀들은, 이들 셀들이 터널링 및 전하 차단 매체로서 유전 상수 3.9를 갖는 SiO2를 채용하기 때문에 전압 조정이 가능하지 않다.
임계 전압의 분산을 감소시키기 위한 한 방법은 도 2에 도시한 바와 같은 공 진 터널 장벽 트랜지스터(resonant tunnel barrier transistor)를 이용하는 것이다. 이러한 트랜지스터는 통상적인 SiN 트래핑층(201), SiO2 전하 차단층(202), 및 폴리실리콘 게이트(203)를 포함한다. 그러나, 터널 유전체(200)는 SiO2 층(210), 비정질(amorphous) 실리콘층(211), 및 다른 SiO2 층(212)으로 이루어진다. 이는 도 3에 도시한 바와 같은 전자 대역 에너지 레벨 도면으로 귀결된다.
도 3은 제1 SiO2 층(307), 비정질 실리콘층(306), 및 제2 SiO2 층(305)으로 이루어지는 터널 유전체(320)에 대한 전자 대역을 도시한다. SiN 트래핑층(304), SiO2 전하 차단층(303), 및 게이트(301)에 대한 전자 대역들 또한 도시되어 있다.
도 4는 종래의 SONOS형 구조에 대한 종래 기술의 임계 전압 분포를 도시한다. 임계 전압(Vth) 축을 따라 각 상태, '00' '01' '10' 및 '11'이 도시되어 있다. 이 도면은 각 상태가 비교적 큰 임계 윈도우를 갖는다는 것을 나타낸다. 이러한 큰 윈도우는 가능한 상태들의 수를 제한할 뿐만 아니라 인접 상태들로부터의 간섭을 초래할 수도 있다.
예를 들어, '11' 상태가 4V에서 분포도의 피크점을 갖는 경우, '10'은 3V에서 피크점을 가질 수 있고, '01'은 2V에서 피크점을 가질 수 있고, '00'은 1V에서 피크 분포점을 가질 수 있다. 각 분포는 +/- 0.5V일 수 있다. 또한, 그러한 멀티-레벨 메모리 시스템의 설계는 각 상태가 다른 상태들로부터 마진만큼 이격될 것을 필요로 한다. 그러나, 이 마진은 매우 작으므로 프로그램 장애 조건들은 여전히 원하지 않는 상태의 프로그래밍을 야기시킬 수 있다.
도 5는 전형적인 종래 기술의 공진 터널 장벽 임계 전압 분포를 도시한다. 이 도면은 각 임계 전압 분포가 종래 기술의 분포들로부터 상당히 감소된 것을 나타낸다.
도 2의 종래 기술의 재료들과 관련된 문제는 이들이 제공하는 전압 확장성(scalability)이 부족하다는 것이다. 이들 유형의 재료들은 메모리 셀 동작에 대해 여전히 큰 전압을 필요로 한다.
전술한 이유, 및 본 명세서를 읽고 이해할 때의 당업자에게는 자명한 이하의 다른 이유로 인해, 본 기술 분야에서, 멀티 레벨 메모리 셀들에 대해 높은 확장성의 셀 설계를 제공하면서 프로그래밍된 상태의 최소의 임계 전압 분산을 달성할 필요성이 존재한다.
전술한 문제들 및 그 외 문제들은 본 발명에 의해 다루어지며, 이하의 명세서를 읽고 연구함으로써 이해될 것이다.
본 발명은 한 쌍의 소스/드레인 영역을 갖는 기판을 포함하는 비휘발성 메모리 셀을 포함한다. 상기 기판의 위 및 실질적으로 상기 한 쌍의 소스/드레인 영역들 사이에 공진 터널 장벽이 형성된다. 터널 장벽은 고유전율(high-k) 유전체인 HfSiON 또는 LaAlO3 중 어느 하나로 된 2개의 층과 이 2개의 층 사이에 실리콘 또는 게르마늄 중 어느 하나의 비정질 층을 포함하는 것이 바람직하다. 선택적인 실시예는 상기 고유전율 층들 중 하나 또는 그 외의 층을 SiO2로 치환할 수 있다. 공진 터널 장벽 위에는 전하 트래핑층이 형성되어 있다. 전하 트래핑층 위에는 고유전율 전하 차단층이 형성되어 있다. 전하 차단층 위에는 게이트가 형성되어 있다.
본 발명의 추가 실시예는 다양한 범위의 방법들 및 장치를 포함한다.
도 1은 전형적인 종래 기술의 SONOS 구조의 단면도.
도 2는 전형적인 종래 기술의 공진 터널 장벽 SONOSOS 구조의 단면도.
도 3은 도 2의 종래 기술의 구조에 따른 종래 기술의 전자 대역 에너지 도면.
도 4는 종래의 SONOS형 구조에 대한 전형적인 종래 기술의 임계 전압 분포를 나타내는 도면.
도 5는 도 2의 공진 터널 장벽 구조에 따른 전형적인 종래 기술의 임계 전압 분포를 나타내는 도면.
도 6은 본 발명의 모노-레벨의 공진 터널 장벽 플로팅 게이트 트랜지스터 구조의 일 실시예의 단면도.
도 7은 본 발명의 바이-레벨(bi-level)의 공진 터널 장벽 플로팅 게이트 트랜지스터 구조의 일 실시예의 단면도.
도 8은 도 7의 바이-레벨의 공진 터널 장벽 트랜지스터의 전자 대역 에너지 레벨 도면.
도 9는 트랩층이 매립된 본 발명의 고유전율 공진 터널 장벽 트랜지스터의 일 실시예의 단면도.
도 10은 트램층이 매립된 본 발명의 고유전율 공진 장벽 트랜지스터의 다른 실시예의 단면도.
도 11은 도 9의 구조에 따른 전자 대역 에너지 레벨 도면.
도 12는 도 10의 구조에 따른 전자 대역 에너지 레벨 도면.
도 13은 본 발명의 메모리 장치 및 메모리 시스템의 칩 구조의 일 실시예의 블록도.
도 14는 본 발명의 메모리 모듈의 일 실시예의 블록도.
이하 본 발명의 상세한 설명에서는, 본 명세서의 부분을 형성하는 첨부하는 도면이 참조될 것이며, 이 도면들은 본 발명이 실시될 수 있는 구체적인 실시예들을 예로써 도시한다. 도면들에서, 유사한 숫자들은 몇몇 도면에 걸쳐 실질적으로 동일한 컴포넌트들을 기술한다. 이러한 실시예들은 본 기술 분야의 당업자가 본 발명을 실시할 수 있도록 충분히 자세하게 기술된다. 다른 실시예들이 사용될 수 있으며, 구조적, 논리적, 및 전기적 변경이 본 발명의 범주를 벗어나지 않고 이루어질 수 있다. 따라서, 이하의 상세한 설명은 제한적인 의미로 고려되어선 안 되며, 본 발명의 범주는 첨부된 청구범위들 및 등가물들에 의해서만 정의된다. 이하의 설명에서 사용된 웨이퍼 또는 기판이라는 용어는 임의의 기본 반도체 구조를 포함한다. 양자 모두, SOS(silicon-on-sapphire) 기술, SOI(silicon-on-insulator) 기술, 박막 트랜지스터(TFT) 기술, 도핑된 그리고 도핑되지 않은 반도체들, 기본 반도체 구조에 의해 지지되는 실리콘의 에피택셜 층들 및 본 기술분야의 당업자에게 주지된 그외의 반도체 구조들을 포함하는 것으로서 이해된다. 또한, 이하의 설명에서 웨이퍼 또는 기판에 대해 참조가 이루어진 경우, 기본 반도체 구조 내에 영역들/접합들을 형성하도록 이전의 처리 단계들이 이용될 수 있으며, 웨이퍼 또는 기판이라는 용어는 그러한 영역들/접합들을 포함하는 하부층들을 포함한다.
도 6은 모노-레벨 공진 터널 장벽(600)을 이용하는 본 발명의 플로팅 게이트 메모리 셀의 일 실시예의 횡단면도를 도시한다. 하나의 트랜지스터 셀은, 도핑된 소스/드레인 영역들(602, 603)을 갖는 기판(601) 상에 형성된다. 각각의 액티브 영역(602, 603)의 기능은 셀의 바이어싱 방향에 의존한다.
소스/드레인 영역들(602, 603)은, p형 기판(601)에 도핑된 n형 영역들(602, 603)일 수 있다. 대안적 실시예에서, 소스/드레인 영역들(602, 603)은, n형 기판(601)에 도핑된 p형 영역들(602, 603)일 수 있다.
공진 터널 장벽(600)은 실질적으로 소스/드레인 영역들(602, 603)의 쌍 사이에서 기판(601) 위에 형성된다. 터널 장벽(600)은 2개의 유전체층들(610, 612) 사이의 단일 비정질 층(611) 재료로 이루어진다. 일 실시예에서, 유전체층들(610, 612)은 SiO2와 같은 산화물이다.
일 실시예에서, 비정질 층(611)은 실리콘(a-Si)층일 수 있다. 대안적 실시예들은 게르마늄(a-Ge) 또는 일부 다른 비정질 재료를 이용할 수 있다.
공진 터널 장벽(600)의 각각의 층들은 1-3㎚ 범위의 두께로 형성될 수 있다. 상기 재료들은 대략 3.5㎚의 총 유효 산화물 두께의 장벽(600)을 만들어 낸다. 대안적 실시예들은 그외의 재료 두께들을 이용할 수 있다.
공진 터널 장벽(600)은, 특정 에너지 레벨에서의 장벽을 넘어선 후에 바람직한 상주 상태를 갖는 전자들 또는 정공들의 결과로서 후속하여 설명되는 바와 같은 이점들을 제공한다. 다시 말해서, 특정 에너지 조건들 하에서, 전자 반송자들은 터널링하는 더 높은 확률을 갖고, 일단 그것들이 장벽을 통과해 터널링하면, 소정의 잘 정의된 양자 상태에 잔류한다.
플로팅 게이트 층(620)은 공진 터널 장벽(600) 위에 형성된다. 일 실시예에서, 플로팅 게이트 층(620)은 실리콘이다. 대안적 실시예들은 그외의 재료들을 이용할 수 있다.
일 실시예에서, 플로팅 게이트 층(620)은 3-6㎚ 범위의 두께로 형성된다. 플로팅 게이트 재료(620)는 일반적으로, 거의 12인 유전 상수를 갖는, 전술한 바와 같은 실리콘으로 이루어진다.
전하 차단층(621)은 플로팅 게이트층(620) 위에 형성된다. 전하 차단층(621)은 플로팅 게이트(620)로부터 게이트(623)로의 전하 누설을 방지한다. 일 실시예에서, 차단층(621)은 HfSiON 또는 LaAlO3로 이루어지고, 5-10㎚ 범위의 두께로 형성된다. 차단층(621)에 이용된 재료들은 대략 1㎚의 유효 산화물 두께를 제공할 수 있다.
도전성 금속 질화물의 초박층(ultra-thin layer)(예를 들면, 1-2㎚)이 전하 차단층(621) 위에 형성될 수 있고, 탄탈륨 질화물(TaN) 또는 티타늄 질화물(TiN) 또는 일부 그외의 금속 질화물 재료로 이루어진다. 이러한 층(622)은 적절한 패시베이션층 및 원하지 않는 불순물들 및 도펀트(dopant)들에 대한 확산 장벽으로서 역할을 한다. 패시베이션층(622)은 본 발명의 메모리 셀의 적절한 동작에 요구되는 것은 아니다.
게이트(623)는 패시베이션층(622) 또는 전하 차단층(621) 위에 형성된다. 게이트(623)는, 많은 양이 도핑된 다결정 실리콘 또는 일부 그외의 도전성 재료로 이루어질 수 있다.
도 2에 도시된 바와 같이, 10-12㎚의 유효 산화물 두께를 갖는 스택과 비교하여, 도 6에 도시된 전체 메모리 셀 스택은, 선택된 재료들에 따라서 5-6㎚ 범위의 유효 산화물 두께를 가질 수 있다. 따라서, 도 6의 실시예는, 프로그래밍에 대해 실질적으로 감소된 전압 요구조건을 갖는 메모리 셀을 제공한다.
도 7은 바이-레벨 공진 터널 장벽(700)을 이용하는 본 발명의 플로팅 게이트 메모리 셀의 일 실시예의 단면도를 도시한다. 하나의 트랜지스터 셀은, 소스/드레인 영역들(702, 703)을 도핑한 기판(701) 상에 형성된다. 각각의 액티브 영역(702, 703)의 기능은 셀의 바이어싱 방향에 의존한다.
소스/드레인 영역들(702, 703)은 p형 기판(701)으로 도핑된 n형 영역들(702, 703)일 수 있다. 대안적 실시예에서, 소스/드레인 영역들(702, 703)은, n형 기판(701)으로 도핑된 p형 영역들(702, 703)이다.
바이-레벨 공진 터널 장벽(700)은, 실질적으로 소스/드레인 영역들(702, 703)의 쌍 사이에서 기판(701)의 채널 영역 위에 형성된다. 터널 장벽(700)은, 2개의 유전체층들(710, 713) 사이의 단일 비정질 게르마늄층(712) 위의 단일 비정질 실리콘층(711)으로 이루어진다. 대안적 실시예는 비정질 실리콘층 위에 비정질 게르마늄층을 형성한다. 일 실시예에서, 유전체층들(710, 713)은 SiO2와 같은 산화물이다.
공진 터널 장벽(700)의 각각의 층들은 1-3㎚ 범위의 두께로 형성될 수 있다. 재료들은 대략 3.5㎚의 총 유효 산화물 두께의 장벽(700)을 만들어 낸다. 대안적 실시예들은 그외의 재료 두께를 이용할 수 있다.
플로팅 게이트 층(720)은 공진 터널 장벽(700) 위에 형성된다. 일 실시예에서, 플로팅 게이트 층(720)은 실리콘이다. 대안적 실시예들은 그외의 재료들을 이용할 수 있다.
일 실시예에서, 플로팅 게이트층(720)은 3-6㎚ 범위의 두께로 형성된다. 플로팅 게이트 재료(720)는 일반적으로, 대략 12의 유전 상수를 갖는, 전술한 바와 같은 실리콘으로 이루어진다.
전하 차단층(721)은 플로팅 게이트 층(720) 위에 형성된다. 전하 차단층(721)은 플로팅 게이트(720)로부터 게이트(723)로의 전하 누설을 방지한다. 일 실시예에서, 차단층(721)은 HfSiON 또는 LaAlO3로 이루어지고, 5-10㎚ 범위의 두께로 형성된다. 차단층(721)에 이용된 재료들은 대략 1㎚의 유효 산화물 두께를 제 공할 수 있다.
도전성 금속 질화물(722)의 초박층(예를 들어, 1-2㎚)은 전하 차단층(621) 위에 형성될 수 있고, 탄탈륨 질화물(TaN), 티타늄 질화물(TiN), 또는 일부 그외의 금속 질화물 재료로 이루어진다. 이러한 층(722)은 적절한 패시베이션층 및 원하지 않는 불순문 및 도펀트들에 대한 확산 장벽으로서 역할을 한다. 패시베이션층(722)은 본 발명의 메모리 셀의 적절한 동작에 요구되는 것은 아니다.
게이트(723)는 패시베이션층(722) 또는 전하 차단층(721) 위에 형성된다. 게이트(723)는 많은 양이 도핑된 다결정 실리콘 또는 일부 그외의 도전성 재료로 이루어질 수 있다.
선택된 재료들에 따라서, 도 7에 도시된 전체 메모리 셀 스택은 또한 5-6㎚ 범위의 유효 산화물 두께를 가질 수 있다. 도 6의 설명과 마찬가지로, 이것은 또한 프로그래밍에 대해서, 실질적으로 거의 반으로 감소된 전압 요구조건들을 갖는 플로팅 게이트 메모리 셀을 제공한다.
도 8은 도 7의 바이-레벨 공진 터널 장벽 메모리 셀의 전자 밴드 에너지 레벨 도면을 도시한다. 이 도면은 제1 산화물층(810), 비정질 실리콘층(811), 비정질 게르마늄층(812) 및 제2 산화물층(813)에 대한 터널 장벽(800) 에너지 레벨을 도시한다. 이 레벨들은 채널(801), 플로팅 게이트(820), 전하 차단층(821) 및 제어 게이트(823) 레벨들에 관하여 도시된다.
공진 터널 장벽 상태들은 v1 및 v2로 도시된다. 표준의 파울러-노르다 임(Fowler-Nordheim) 터널링 상태는 v3로 도시된다. 이 도면은 공진 터널 장벽을 통과해 터널링하는데 필요한 감소된 에너지 및 그에 따른 감소된 프로그래밍 전압을 도시한 것이다.
도 9는 모노-레벨 공진 터널 장벽(900)을 이용한 본 발명의 매립된 트랩 메모리 셀의 일 실시예의 단면도를 도시한다. 하나의 트랜지스터 셀은 도핑된 소스/드레인 영역들(902, 903)을 갖는 기판(901) 상에 형성된다. 각 활성 영역(902, 903)의 기능은 그 셀의 바이어싱 방향에 의존한다.
소스/드레인 영역(902, 903)은 p형 기판(901)에 도핑된 n형 영역(902, 903)일 수 있다. 대안적인 실시예에서, 소스/드레인 영역(902, 903)은 n형 기판(901)에 도핑된 p형 영역(902, 903)이다.
공진 터널 장벽(900)은 실질적으로 소스/드레인 영역들(902, 903)의 쌍 사이에서 기판(901)의 채널 영역 위에 형성된다. 터널 장벽(900)은 2개의 유전층들(910, 912) 사이에 단일 비정질 실리콘층(911)을 구비하여 이루어진다. 일 실시예에서, 유전층들(910, 912)은 SiO2 등의 산화물이다.
공진 터널 장벽(900)의 층들의 각각은 1-3㎚ 범위의 두께로 형성될 수 있다. 그 재료들은 대략 3.5㎚의 총 유효 산화물 두께의 장벽(900)을 이룬다. 대안적인 실시예들에서 그 밖의 재료 두께를 사용할 수 있다.
전하 트래핑 층(920)이 공진 터널 장벽(900) 위에 형성된다. 일 실시예에서, 트래핑 층(920)은 질화물이다. 대안적인 실시예들에서 그 밖의 고유전율 재료 들을 사용할 수 있다.
일 실시예에서, 전하 트래핑 층(920)은 3-6㎚ 범위의 두께로 형성된다. 전하 트래핑 재료의 선택은 대략 2.5㎚의 유효 산화물 두께를 산출한다. 대안적인 실시예들에서 대안적인 유효 산화물 두께를 이루는 그 밖의 두께 및 재료를 사용할 수 있다.
고유전율 전하 차단층(921)이 트래핑 층(920) 위에 형성된다. 전하 차단층(921)은 플로팅 게이트(920)로부터 게이트(923)로의 전하 누설을 방지한다. 일 실시예에서, 차단층(921)은 HfSiON 또는 LaAlO3로 이루어지고, 5-10㎚ 범위의 두께로 형성된다. 차단층(921)에 사용된 재료는 대략 1-2㎚의 유효 산화물 두께를 제공할 수 있다. 상기 재료들로 이루어진 경우에, 고유전율 전하 차단층(921)은 대략 14-17 범위의 유전율을 갖는다.
초박층(예컨대, 1 내지 2㎚)의 도전성 금속 질화물(922)이 전하 차단층(921) 위에 형성될 수 있으며, 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 일부 그 외 금속 질화물 재료로 이루어진다. 이 층(922)은 적절한 패시베이션층 및 원하지 않는 불순물 및 도펀트들에 대한 확산 장벽으로서 작용한다. 패시베이션층(922)은 본 발명의 메모리 셀의 적절한 동작에 요구되는 것은 아니다.
게이트(923)는 패시베이션층(922) 또는 전하 차단층(921) 위에 형성된다. 게이트(923)는 다결정 실리콘 또는 그 외의 몇몇 재료로 이루어질 수 있다.
도 9에 도시된 전체 메모리 셀 스택은, 선택되는 재료들에 따라서, 7-8㎚ 범 위의 유효 산화물 두께를 가질 수 있다. 그러한 박형 EOT는, 도 2의 종래 기술에 도시된 장치와 비교할 경우, 프로그래밍을 위한 실질적으로 감소된 전압 요구조건들을 메모리 셀에 제공한다.
도 10은 공진 터널 장벽(1000)을 이용한 본 발명의 메모리 셀의 일 실시예의 단면도를 도시한다. 하나의 트랜지스터 셀은 도핑된 소스/드레인 영역들(1002, 1003)을 갖는 기판(1001) 상에 형성된다. 각 활성 영역(1002, 1003)의 기능은 그 셀의 바이어싱 방향에 의존한다.
소스/드레인 영역(1002, 1003)은 p형 기판(1001)에 도핑된 n형 영역들(1002, 1003)일 수 있다. 대안적인 실시예에서, 소스/드레인 영역들(1002, 1003)은 n형 기판(1001)에 도핑된 p형 영역들(1002, 1003)이다.
공진 터널 장벽(1000)은 실질적으로 소스/드레인 영역들(1002, 1003)의 쌍 사이에서 기판(1001)의 채널 영역 위에 형성된다. 공진 터널 장벽(1000)은 2개의 고유전율 유전층들(1010, 1012) 사이에 비정질 층(1011)의 재료로 이루어진다. 일 실시예에서, 고유전체란 SiO2(즉, k=3.9)보다 큰 유전율을 갖는 재료를 의미한다.
일 실시예에서, 비정질 층(1011)은 실리콘(a-Si) 층일 수 있다. 대안적인 실시예에서, 게르마늄(a-Ge) 또는 그 외의 몇몇 비정질 재료를 사용할 수 있다. 일 실시예에서, 비정질 층(1011)은 HfSiON 또는 LaAlO3의 고유전율 층들(1010, 1012) 사이에 형성된다. 대안적인 실시예들에서 비정질 층(1011) 주위에 그 외의 고유전율 재료를 사용할 수도 있다.
공진 터널 장벽(1000)의 층들의 각각은 1-3㎚ 범위의 두께로 형성될 수 있다. 그 재료들은 대략 1.5㎚의 총 유효 산화물 두께의 장벽(1000)을 이룬다. 대안적인 실시예들에서 그 밖의 재료 두께를 사용할 수 있다.
고유전율 전하 트래핑 층(1020)이 공진 터널 장벽(1000) 위에 형성된다. 고유전율 전하 트래핑 층(1020)은 SiN, AlN 또는 그 밖의 몇몇 질화물 등의 유효 트래핑 재료로 이루어진다. AlN으로 이루어지는 경우, 트래핑 층(1020)은 대략 10의 유전율을 갖는다.
일 실시예에서, 전하 트래핑 층(1020)은 3-6㎚의 두께로 형성된다. 전하 트래핑 재료의 선택은 대략 2.0㎚ 두께의 유효 산화물 두께를 산출한다. 대안적인 실시예들에서 대안적인 유효 산화물 두께를 이루는 그 밖의 두께 및 재료를 사용할 수 있다.
전하 차단층(1021)이 전하 트래핑 층(1020) 위에 형성된다. 전하 차단층(1021)은 전하 트래핑 층(1020)으로부터 게이트(1023)로의 전하 누설을 방지한다. 일 실시예에서, 차단층(1021)은 HfSiON 또는 LaAlO3로 이루어지고, 5-10㎚ 범위의 두께로 형성된다. 차단층(1021)에 사용된 재료들은 대략 1㎚의 유효 산화물 두께를 제공한다. 전술한 재료들로 이루어지는 경우, 고유전율 전하 차단층은 대략 27.5의 유전율을 갖는다.
초박층(예컨대, 1-2㎚)의 도전성 금속 질화물(1022)이 전하 차단층(1021) 위에 형성될 수 있으며, 탄탈륨 질화물(TaN), 티타늄 질화물(TiN) 또는 그 외의 몇몇 금속 질화물 재료로 이루어진다. 이 층(1022)은 적절한 패시베이션층 및 원하지 않는 불순물 및 도펀트들에 대한 확산 장벽으로서 작용한다. 패시베이션층(1022)은 본 발명의 메모리 셀의 적절한 동작에 요구되는 것은 아니다.
게이트(1023)는 패시베이션층(1022) 또는 전하 차단층(1021) 위에 형성된다. 게이트(1023)는 다결정 실리콘 또는 그 외의 몇몇 재료로 이루어질 수 있다.
도 10에 도시된 전체 메모리 셀 스택은, 선택되는 재료에 따라서, 4-5㎚ 범위의 유효 산화물 두께를 가질 수 있다. 이 설명은 도 2의 장치와 비교할 경우, 1/3(3의 인자)로 감소된 전압 레벨로 프로그램될 수 있는 메모리 셀을 제공한다.
도 11은 도 9의 공진 터널 장벽 트랜지스터 실시예에 대한 전자 밴드 에너지 레벨 도면을 도시한다. 이 도면은 트래핑 층(1120), 전하 차단층(1121) 및 제어 게이트(1123)와 관련하여 터널 장벽(1100)에 대해 요구된 에너지 레벨을 도시한다. 터널 장벽(1100)은 3개의 층(1110-1112)으로 더 이루어진다.
공진 터널 장벽 상태들은 v1 및 v2로 도시된다. 표준의 파울러-노르다임 터널링 상태는 v3으로 도시된다. 이 도면은 공진 터널 장벽을 통해 터널링하는데 필요한 감소된 에너지 및 그에 따른 감소된 프로그래밍 전압을 도시한다.
도 12는 도 10의 공진 터널 장벽 트랜지스터 실시예에 대한 전자 밴드 에너지 레벨 도면을 도시한다. 이 도면은 트래핑 층(1220), 전하 차단층(1221) 및 제어 게이트(1223)와 관련하여 터널 장벽(1200)에 대해 요구된 에너지 레벨을 도시한다. 터널 장벽(1200)은 3개의 층(1210-1212)으로 더 구성된다.
공진 터널 장벽 상태들은 v1 및 v2로 도시된다. 표준의 파울러-노르다임 터널링 상태는 v3으로 도시된다. 이 도면은 그러한 장치에 대한 공진 터널 장벽을 통해 터널링하는데 필요한 에너지 레벨에서의 추가적인 감소 및 그에 따라 크게 감소된 프로그래밍 전압을 도시한다.
도 13은 본 발명의 일 실시예의 메모리 장치(1300) 및 메모리 시스템(1320)의 기능 블록도를 도시한다. 시스템은 메모리 장치(1300)에 연결되어 메모리 신호들을 생성하는 프로세서(1310) 또는 다른 제어 회로를 갖는다. 메모리 장치(1300)는 본 발명을 이해하는데 도움이 되는 메모리의 특징들에 초점을 두도록 간략화되었다.
메모리 장치는, 도 1에 대하여 전술한 바와 같이 비휘발성 메모리 셀들의 어레이(1330)를 포함한다. 메모리 셀은 플래시 셀 또는 일부 그외의 비휘발성 메모리 기술일 수 있다. 메모리 어레이(1330)는 워드 라인 및 비트 라인을 각각 따르는 행 및 열의 뱅크로 배열된다. 어레이는 NAND 구조, NOR 구조, 또는 일부 그외의 어레이 구조로 형성될 수 있다.
어드레스 버퍼 회로(1340)가 제공되어, 어드레스 입력 접속부들 A0-Ax(1342) 상에 제공된 어드레스 신호들을 래치한다. 어드레스 신호들은 메모리 어레이(1330)를 액세스하기 위해 행 디코더(1344) 및 열 디코더(1346)에 의해 수신되어 디코딩된다. 당업자라면, 본 발명의 이점으로부터, 어드레스 입력 접속부들의 수가 메모리 어레이(1330)의 밀도 및 구조에 의존함을 이해할 것이다. 즉, 증가된 메모리 셀 카운트, 및 증가된 뱅크 및 블록 카운트에 양쪽에 의해, 어드레스들의 수가 증가된다.
메모리 장치(1300)는 감지/래치 회로(1350)를 이용하여 메모리 어레이 열들에서의 전압 또는 전류 변화를 감지함으로써 메모리 어레이(1330)에서의 데이터를 판독한다. 일실시예에서, 감지/래치 회로는 메모리 어레이(1330)로부터의 데이터의 행을 판독 및 래치하도록 연결된다. 데이터 입력 및 출력 버퍼 회로(1360)는, 복수의 데이터 접속부(1362)를 통한, 제어기(1310)와의 양방향 데이터 통신을 위해 포함된다. 기입 회로(1355)는 메모리 어레이에 데이터를 기입하기 위해 제공된다.
제어 회로(1370)는 프로세서(1310)로부터 제어 접속부(1372) 상에 제공된 신호들을 디코딩한다. 이들 신호는 데이터 판독, 데이터 기입 및 소거 동작들을 포함하는, 메모리 어레이(1330) 상의 동작들을 제어하는데 이용된다. 제어 회로(1370)는 상태 머신(state machine), 시퀀서(sequencer), 또는 일부 다른 타입의 제어기일 수 있다.
도 13에 도시된 비휘발성 메모리 장치는 메모리의 특징들에 대한 기본적인 이해가 용이하도록 간략화되었다. 내부 회로 및 플래시 메모리의 기능에 대한 보다 상세한 이해는 당업자에게 알려져 있다.
도 14는 전술한 바와 같은 메모리 셀 실시예를 통합하는 메모리 모듈(1400)을 도시한 도면이다. 메모리 모듈(1400)은 메모리 카드로서 도시되지만, 메모리 모듈(1400)을 참조하여 기술된 개념들은 다른 타입의 착탈가능한 또는 휴대가능한 메모리, 예를 들면, USB 플래시 드라이브에 적용될 수 있다. 또한, 도 14에는 하 나의 예시적인 형태 인자(form factor)가 도시되지만, 이들 개념은 다른 형태 인자들에도 마찬가지로 적용될 수 있다.
메모리 모듈(1400)은 본 발명의 하나 이상의 메모리 장치(1410)를 수용하기 위한 하우징(1405)을 포함한다. 하우징(1405)은 호스트 장치와 통신하기 위한 하나 이상의 콘택트들(1415)을 포함한다. 호스트 장치의 예로는, 디지털 카메라, 디지털 기록 및 재생 장치, PDA, 개인용 컴퓨터, 메모리 카드 판독기, 인터페이스 허브 등이 포함된다. 어떤 실시예의 경우, 콘택트(1415)는 표준화된 인터페이스의 형태이다. 예를 들어, USB 플래시 드라이브인 경우, 콘택트(1415)는 USB 타입-A 메일 커넥터(male connector)의 형태일 수 있다. 일부 실시예들의 경우, 콘택트(1415)는 SANDISK Corporation에게 인가된 COMPACTFLASH 메모리 카드, SONY Corporation에게 인가된 MEMORY STICK 메모리 카드, TOSHIBA Corporation에게 인가된 SD SECURE DIGITAL 메모리 카드 등에서 발견될 수 있는 것과 같은 반-전용 인터페이스(semi-proprietary interface)의 형태이다. 그러나, 일반적으로, 콘택트(1415)는 메모리 모듈(1400)과, 콘택트(1415)에 대해 호환가능한 리셉터들(receptors)을 갖는 호스트 사이에, 제어, 어드레스 및/또는 데이터 신호들을 전달하기 위한 인터페이스를 제공한다.
메모리 모듈(1400)은 추가적인 회로(1420)를 선택적으로 포함할 수 있다. 일부 실시예들의 경우, 추가적인 회로(1420)는 다수의 메모리 장치들(1410)에 대한 액세스를 제어하고/하거나, 외부 호스트와 메모리 장치(1410) 사이에 번역층(translation layer)을 제공하는 메모리 제어기를 포함할 수 있다. 예를 들어, 콘택트(1415)의 수와, 하나 이상의 메모리 장치(1410)에 대한 I/O 접속부의 수 사이에는 일대일 대응 관계가 존재하지 않을 수 있다. 따라서, 메모리 제어기는, 적절한 시간에 적절한 I/O 접속부에서 적절한 신호를 수신하거나, 또는 적절한 시간에 적절한 콘택트(1415)에서 적절한 신호를 제공하도록, 메모리 장치(1410)의 I/O 접속부(도 14에 도시되지 않음)를 선택적으로 연결할 수 있다. 마찬가지로, 호스트와 메모리 모듈(1400) 사이의 통신 프로토콜은, 메모리 장치(1410)의 액세스를 위해 요구되는 것과는 상이할 수 있다. 그 후, 메모리 제어기는 호스트로부터 수신된 명령 시퀀스를 적절한 명령 시퀀스로 번역하여, 메모리 장치(1410)에 대해 원하는 액세스를 달성할 수 있다. 그러한 번역은 코맨드 시퀀스 이외에도, 신호 전압 레벨에서의 변화를 더 포함할 수 있다.
추가적인 회로(1420)는 메모리 장치(1410)의 제어와 관련되지 않은 기능을 더 포함할 수 있다. 추가적인 회로(1420)는 패스워드 보호, 생체 인식(biometrics) 등과 같은, 메모리 모듈(1400)에 대한 판독 또는 기입 액세스를 제한하기 위한 회로를 포함할 수 있다. 추가적인 회로(1420)는 메모리 모듈(1400)의 상태를 나타내기 위한 회로를 포함할 수 있다. 예를 들어, 추가적인 회로(1420)는 메모리 모듈(1400)에 전력이 공급되고 있는지의 여부 및 메모리 모듈(1400)이 현재 액세스되고 있는지의 여부를 판정하고, 전력이 공급되는 동안의 연속등(solid light) 및 액세스되는 동안의 점멸등(flashing light)과 같은, 그 상태의 표시를 디스플레이하는 기능을 포함할 수 있다. 추가적인 회로(1420)는 메모리 모듈(1400) 내의 전력 요건을 조절하는 것을 돕기 위해, 디커플링 캐패시터와 같은 수동 장치를 더 포함할 수 있다.
결론
요약하면, 본 발명의 메모리 셀은 공진 터널 장벽을 이용하여, 보다 타이트한 임계 전압 레벨들 및 보다 큰 전압 확장성을 제공한다. 셀의 동작 전압을 감소시키기 위해, 높은 유전 상수 재료들이 절연체 스택, 전하 차단층 및 전하 트랩 층에 이용된다. 보다 깊고 보다 효율적인 트래핑 층 재료는, 요구된 프로그래밍 전압을 마찬가지로 감소시킨다. 고유전율 재료 속성의 이점을 취함으로써, 전형적인 종래 기술의 SONOS형 및 전형적인 종래 기술의 공진 터널 장벽 구조들에 비하여, 보다 낮은 동작 전압 및 개선된 내구성을 갖는 개선된 메모리 셀이 생성된다.
본 명세서에서는 특정 실시예들이 도시 및 기술되었지만, 당업자라면, 동일한 목적을 달성할 것으로 판단되는 어떠한 구성이라도, 도시된 특정 실시예를 대체할 수 있음을 이해할 것이다. 당업자라면, 본 발명의 다수의 적응이 가능함을 명백히 알 것이다. 따라서, 본 출원은 본 발명의 임의의 적응 또는 변형을 포함하는 것으로 의도된다. 명백하게, 본 발명은 이하의 특허청구범위 및 그 등가물에 의해서만 제한되도록 의도된다.

Claims (32)

  1. 비휘발성 메모리 셀로서,
    소스/드레인 영역쌍을 갖는 기판;
    상기 기판 위에 그리고 상기 소스/드레인 영역쌍 사이에 형성된 게이트 절연체 스택 - 상기 절연체 스택은,
    상기 기판 위에 형성된 LaAlO3의 제1 층,
    상기 LaAlO3의 제1 층 위에 상기 LaAlO3의 제1 층과 접촉하는 실리콘 또는 게르마늄 중 어느 하나의 제1 비정질(amorphous) 층,
    상기 제1 비정질 층 위에 상기 제1 비정질 층과 접촉하여 형성된 게르마늄 또는 실리콘 중 어느 하나의 제2 비정질 층으로서, 상기 제1 비정질 층과는 상이한 제2 비정질 층, 및
    상기 제2 비정질 층 위에 상기 제2 비정질 층과 접촉하여 형성된 LaAlO3의 제2 층을 포함함 -;
    상기 게이트 절연체 스택 위에 형성된 전하 트래핑(trapping) 층;
    상기 전하 트래핑 층 위에 형성된 전하 차단층; 및
    상기 전하 차단층 위에 형성된 게이트
    를 포함하는 비휘발성 메모리 셀.
  2. 제1항에 있어서,
    상기 전하 차단층과 상기 게이트 사이에 형성된 패시베이션(passivation) 층을 더 포함하는 비휘발성 메모리 셀.
  3. 제1항에 있어서,
    상기 전하 트래핑 층은 질화물로 이루어지는 비휘발성 메모리 셀.
  4. 제1항에 있어서,
    상기 전하 차단층은 HfSiON 또는 LaAlO3 중 어느 하나로 이루어지는 비휘발성 메모리 셀.
  5. 제2항에 있어서,
    상기 패시베이션 층은 TaN으로 이루어지는 비휘발성 메모리 셀.
  6. 제1항에 있어서,
    상기 전하 차단층과 상기 전하 트래핑 층은 고유전율(high-k) 재료로 이루어지는 비휘발성 메모리 셀.
  7. 메모리 시스템으로서,
    제어 신호들을 생성하는 프로세서; 및
    상기 프로세서에 연결되고 상기 제어 신호들에 응답하여 동작하는 비휘발성 메모리 장치
    를 포함하고,
    상기 메모리 장치는,
    기판에 형성된 복수의 비휘발성 메모리 셀을 갖고, 행 및 열 구조(architecture)로 배열되는 메모리 어레이
    를 포함하며,
    각각의 메모리 셀은,
    상기 기판 내에 도핑된 소스/드레인 영역쌍;
    상기 기판 위에 그리고 상기 소스/드레인 영역쌍 사이에 형성된 공진 터널 장벽 - 상기 공진 터널 장벽은,
    상기 기판 위에 형성된 LaAlO3의 제1 층,
    상기 LaAlO3의 제1 층 위에 형성된 실리콘 또는 게르마늄 중 어느 하나의 제1 비정질 층,
    상기 제1 비정질 층 위에 상기 제1 비정질 층과 접촉하여 형성된 게르마늄 또는 실리콘 중 어느 하나의 제2 비정질 층으로서, 상기 제1 비정질 층과 상이한 제2 비정질 층, 및
    상기 제2 비정질 층 위에 상기 제2 비정질 층과 접촉하여 형성된 LaAlO3의 제2 층을 포함함 -;
    상기 공진 터널 장벽 위에 형성된 고유전율 전하 트래핑 층;
    상기 전하 트래핑 층 위에 형성된 고유전율 유전체의 전하 차단층;
    상기 전하 차단층 위에 형성된 패시베이션 층; 및
    상기 패시베이션 층 위에 형성된 게이트
    를 포함하는 메모리 시스템.
  8. 제7항에 있어서,
    상기 메모리 장치는 상기 프로세서 제어 신호들에 응답하여 메모리 동작들을 수행하기 위한 제어 회로를 더 포함하는 메모리 시스템.
  9. 제7항에 있어서,
    상기 어레이의 상기 복수의 비휘발성 메모리 셀은 NAND 구조 또는 NOR 구조 중의 하나에 연결되어 있는 메모리 시스템.
  10. 기판에 비휘발성 메모리 셀을 제조하는 방법으로서,
    상기 기판에 소스/드레인 영역쌍을 도핑하는 단계;
    상기 기판 위에, 산화물을 포함하는, 공진 터널 장벽의 제1 층을 형성하는 단계;
    상기 제1 층 위에 비정질 실리콘 또는 비정질 게르마늄 중 하나의 제2 층을 형성하는 단계;
    상기 비정질 층 위에, LaAlO3를 포함하는, 공진 터널 장벽의 제3 층을 형성하는 단계;
    상기 공진 터널 장벽의 제3 층 위에 전하 트래핑 층을 형성하는 단계;
    상기 전하 트래핑 층 위에 고유전율 전하 차단층을 형성하는 단계; 및
    상기 전하 차단층 위에 제어 게이트를 형성하는 단계
    를 포함하는 비휘발성 메모리 셀 제조 방법.
  11. 제10항에 있어서,
    상기 전하 트래핑 층을 형성하는 단계는 SiN 또는 AlN 중의 어느 하나의 층을 형성하는 단계를 포함하는 비휘발성 메모리 셀 제조 방법.
  12. 제10항에 있어서,
    상기 전하 차단층과 상기 게이트 사이에 패시베이션 층을 형성하는 단계를 더 포함하는 비휘발성 메모리 셀 제조 방법.
  13. 제12항에 있어서,
    상기 패시베이션 층은 TaN 또는 TiN 중의 어느 하나로 이루어지는 비휘발성 메모리 셀 제조 방법.
  14. 제10항에 있어서,
    상기 게이트는 폴리실리콘으로 이루어지는 비휘발성 메모리 셀 제조 방법.
  15. 제10항에 있어서,
    산화물을 포함하는 상기 제1 층은 LaAlO3의 층인 비휘발성 메모리 셀 제조 방법.
  16. 제10항에 있어서,
    상기 전하 트래핑 층은 질화물 재료로 이루어지고, 상기 고유전율 전하 차단층은 HfSiON 또는 LaAlO3 중의 하나로 이루어지는 비휘발성 메모리 셀 제조 방법.
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