KR100712089B1 - 반도체메모리장치 및 그 제조방법 - Google Patents

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Abstract

반도체기판상에 형성된 반도체메모리장치 및 그 제조방법에 관한 것으로서, 장기 기억유지특성이 우수한 특성과 고속이고 안정한 RAM동작을 아울러 갖는 반도체메모리장치 및 그 제조방법을 제공하기 위해, 기판; 기판상에 형성된 제1 트랜지스터; 기판상에 형성된 전기적 절연층 및; 전기적 절연층상에 형성되고 또한 게이트에 인가되는 외부바이어스의 제어하에서 전하캐리어가 기판에 대해 실질적으로 수직으로 통과하는 전하캐리어 경로를 갖는 제2 트랜지스터를 포함하고, 제1 트랜지스터 및 상기 제2 트랜지스터의 적어도 일부분은 서로 중첩하는 구성으로 하였다.
이것에 의해, 장기 기억특성이 우수하다는 특성과 고속이고 안정한 RAM동작을 아울러 갖는 소위 "불휘발성 RAM"을 제공한다는 효과가 얻어진다.
기억노드, 센스선, 배리어, 소스-드레인경로, 트랜지스터

Description

반도체메모리장치 및 그 제조방법{Semiconductor Memory Device and Manufacturing Method thereof}
도 1은 본 발명의 제1 실시예의 단면을 도시한 도면,
도 2는 본 발명의 제1 실시예의 회로를 도시한 도면,
도 3은 본 발명의 실시예의 회로동작을 설명하는 도면,
도 4는 본 발명의 실시예의 동작을 설명하는 도면,
도 5는 본 발명의 실시예의 동작을 설명하는 도면,
도 6은 본 발명의 실시예의 동작을 설명하는 도면,
도 7은 본 발명의 실시예의 동작을 설명하는 도면,
도 8은 본 발명의 실시예의 동작을 설명하는 도면,
도 9는 본 발명의 실시예의 동작을 설명하는 도면,
도 10은 본 발명의 제2 실시예의 평면을 도시한 도면,
도 11은 본 발명의 제2 실시예의 단면을 도시한 도면,
도 12는 본 발명의 제2 실시예의 단면을 도시한 도면,
도 13은 본 발명의 제2 실시예의 형성공정을 도시한 도면,
도 14는 본 발명의 제2 실시예의 형성공정을 도시한 도면,
도 15는 본 발명의 제2 실시예의 형성공정을 도시한 도면,
도 16은 본 발명의 제2 실시예의 형성공정을 도시한 도면,
도 17은 본 발명의 실시예의 메모리어레이를 설명하는 도면,
도 18은 본 발명의 실시예의 메모리어레이의 회로동작을 설명하는 도면,
도 19는 본 발명의 제1 실시예의 평면을 도시한 도면,
도 20은 본 발명의 제1 실시예의 형성공정을 도시한 도면,
도 21은 본 발명의 제1 실시예의 형성공정을 도시한 도면,
도 22는 본 발명의 제1 실시예의 형성공정을 도시한 도면,
도 23은 본 발명의 제1 실시예의 형성공정을 도시한 도면,
도 24는 본 발명의 제1 실시예의 단면을 도시한 도면,
도 25는 본 발명의 제3 실시예의 단면을 도시한 도면,
도 26은 본 발명의 제3 실시예의 형성공정을 도시한 도면,
도 27은 본 발명의 제3 실시예의 형성공정을 도시한 도면,
도 28은 본 발명의 제3 실시예의 형성공정을 도시한 도면,
도 29는 본 발명의 제4 실시예의 회로를 도시한 도면,
도 30은 본 발명의 제4 실시예의 단면을 도시한 도면,
도 31은 본 발명의 제5 실시예의 메모리셀회로를 도시한 도면,
도 32는 본 발명의 제5 실시예의 메모리어레이회로를 도시한 도면,
도 33은 본 발명의 제5 실시예의 메모리어레이의 회로동작을 설명하는 도면,
도 34는 본 발명의 제5 실시예의 메모리셀의 평면도를 도시한 도면,
도 35는 본 발명의 제5 실시예의 메모리셀의 단면도를 도시한 도면.
본 발명은 반도체기판상에 형성된 반도체메모리장치 및 그 제조방법에 관한 것이다.
반도체메모리에는 크게 나누어 RAM(Random Access Memory)와 ROM(Read-Only Memory)이 있다. 그 중에서도 전자계산기의 워크스토리지(Work storage)로서 가장 대량으로 사용되는 것은 다이나믹RAM(Dynamic Random Access Memory, 이하, 간단히 DRAM이라 한다)이다.
기억을 축적하는 메모리셀은 1개의 축적(storage) 정전용량(electric capacitor)과 그 용량에 축적한 전하를 리드하는 리드 트랜지스터로 구성된다. 이 메모리는 RAM으로서 최소의 구성요소로 실현되므로 대규모화에 적합하다. 따라서, 이러한 반도체메모리장치는 상대적으로 저렴하게 대량으로 생산되어 왔다.
이 DRAM은 정전용량에 축적한 전하가 반도체기판내에서 발생하는 열여기(thermal excitation)전하나 강한 자계에 의한 충돌전리(collision ionization)전하에 의해 상쇄되어 가므로, 임의의 시간이 경과하면 기억을 소실시킨다. 이 열여기전하나 충돌전리전하는 누설전류를 구성한다. 따라서, DRAM에서는 축적한 기억을 소실하기 전에 그 전하를 원래로 복귀시키므로 리프레시를 실행한다. 통상 이 간격은 100㎳정도로 설정되어 있다. 이와 같은 동작형태때문에 다이나믹RAM이라 하고 있다.
또, 이 DRAM은 상기의 누설전류와 동작에 따른 내부잡음, 그리고 알파(α)입자에 의한 요란을 회피하기 위해, 축적정전용량을 어느 일정 값 이하로 하는 것이 실질적으로 곤란하다. 바꿔말하면, 최저의 신호전하량이 존재한다. 그 값은 메모리의 규모나 메모리어레이의 구성형태에 의해 다르지만, 16M비트DRAM에서 약 백만개의 전자, 그 천배의 규모인 16G비트DRAM에서 약 10만개 정도의 전자가 필요하다고 추정된다.
특히, 상기 누설전류는 소스 또는 드레인과 반도체기판으로 형성되는 pn접합부에서 발생한다. 이것은 축적정전용량의 한쪽의 전극이 리드 트랜지스터의 소스 또는 드레인에 접속되어 있기 때문이다. 현실의 DRAM제품은 이 pn접합을 극력 미세화하고 또한 불순물농도 구배를 원만하게 해서 전계에 의한 충돌전리전류를 억제하지만, 상술한 바와 같이 반도체의 전자적 원리로 보아 누설전류를 전무로 하는 것은 불가능하다.
또, DRAM의 문제점으로서 기억이 전하량으로서 축적되고 리드는 이 전하를 그대로 리드하기 때문에 메모리셀 자체에 증폭효과는 없고 일반적으로 신호전압은 작고 리드 속도는 느려진다.
또, DRAM과 쌍을 이루는 RAM에 스테이틱RAM이 있다. 일반적으로 그 메모리셀은 6개의 트랜지스터나 2개의 저항과 4개의 트랜지스터로 구성된다. 이들은 플립플롭을 구성하고 있고 통전하고 있는 한 그 기억상태를 유지하고 있으므로, DRAM과 같이 리프레시는 불필요하다. 단, 메모리셀의 구성요소가 많고 DRAM의 수배의 크기로 되므로 상대적으로 고가이다. 그러나, 메모리셀의 증폭작용이 있으므로 고속이고 리프레시가 불필요하므로 초저소비전력을 실현할 수 있는 이점이 있다.
한편, 일반적인 불휘발성ROM은 절연막으로 둘러싸인 축적노드에 터널전류를 거쳐 전하를 축적한다. 그 전하량은 10만개 정도의 전자에 상당한다. 또, 메모리의 기억시간은 10년 이상 지속되도록 절연막은 일반적으로 약 10㎚나 그 이상의 두께로 한다. 그러나, RAM에 비하면 라이트시간이 길기 때문에 RAM으로서 사용할 수는 없다. 또, 라이트를 반복하면 절연막에 강제적으로 전류를 흐르게 하는 것으로 되어 서서히 절연막이 열화하고 최종적으로는 절연막이 도전막으로 되어 기억을 유지할 수 없게 된다. 따라서, 제품에서는 10만회로 라이트를 제한하는 것이 일반적이다.
이와 같이 DRAM, SRAM, 불휘발성ROM 모두 장점과 단점이 있고 각각이 특징이 있는 방법으로 사용되고 있다.
본 발명은 상기와 같은 RAM과 불휘발성 메모리의 양자의 특징을 모두 갖는 메모리를 제공한다. 그 골자는 기억노드에는 터널절연막을 거쳐서 라이트를 실행하고 또한 리드는 이 기억노드를 게이트로 한 트랜지스터에 의해 실행하는 것이다. 이것에 의해 불휘발성메모리의 기억동작과 SRAM과 동일한 메모리셀의 증폭작용을 갖는 메모리를 실현할 수 있다.
본 발명의 목적은 장기(長期) 기억유지특성이 우수한 특성과 고속이고 안정한 RAM동작을 아울러 갖는 반도체메모리장치를 제공하는 것이다.
또, 본 발명의 다른 목적은 그 제조방법을 제공하는 것이다.
상기 목적을 달성하기 위해서, 예를 들면 기억노드에 접속한 라이트 트랜지스터와 기억노드를 게이트로 하는 리드 트랜지스터로 메모리셀을 구성한다. 이것은 후에 실시예에서 상세하게 설명한다. 이 때, 기억노드에 제1 워드선을 접속할 수 있다. 또, 라이트 트랜지스터를 적층한 배리어기판과 배리어막으로 구성된 배리어막기판을 기판으로 하고, 제2 워드선을 게이트로 하는 트랜지스터로 할 수 있다.
이렇게 하는 것에 의해, 기억노드가 실리콘기판에 접속되어 있지 않으므로, 통상의 DRAM의 메모리셀과 같이 기억노드에 실리콘기판에서 누설전류가 유입하는 일은 없다. 또, 기억노드와 라이트 트랜지스터의 데이타선에 접속되어 있는 소스 사이에 절연막인 배리어막이 있으므로, 통상의 DRAM의 메모리셀과 같이 기억전하의 리드와 라이트를 담당하는 트랜지스터의 소스-드레인 사이에 흐르는 서브스레시홀드전류를 억제할 수 있다.
또한, 이들 누설전류와 서브스레시홀드전류는 DRAM의 기억을 소실시킨다. 이미 기술한 바와 같이 이 때문에 DRAM에서는 리프레시를 실행한다. 통상 이 리프레시 사이의 시간간격은 100㎳정도로 설정되어 있는 경우가 많다.
본 발명의 구조에서는 전원이 모두 오프(off)된 후에는 워드선, 데이타선, 센스선, 제어선이 모두 부유(플로팅)해서 0V로 된다. 따라서, 본 발명의 구조에서는 기판으로 부터의 누설전류가 없으므로, 배리어막을 충분히 두껍게 하거나 또는 라이트 트랜지스터의 임계전압을 충분히 높게 하면 기억노드의 전하를 유지할 수 있다. 이와 같이 해서 본원 발명의 구조를 불휘발성 반도체메모리장치로 할 수 있다. 임계전압을 충분히 높게 하기 위해서는 라이트 트랜지스터의 배리어막 기판의 불순물농도를 높게 하면 좋다.
또, 메모리로의 통전중에 기억노드의 전하가 소실하지 않는 동작조건은 비선택 워드선 전압과 셀라이트 트랜지스터의 임계전압의 관계를 적당히 설정하는 것에 의해 달성할 수 있다. 이것에 의해 SRAM과 같은 동작을 실현할 수 있다.
이상의 동작조건중에서 누설전류와 서브스레시홀드전류를 억제하는 정도에 따라서 본 발명의 메모리를 완전한 불휘발성 메모리와 통상의 DRAM 사이의 특성을 갖는 반도체장치로 설정할 수 있다. 배리어막이 없는 경우에는 DRAM셀과 마찬가지로 리프레시할 필요가 있고 배리어막이 불휘발성메모리의 1종인 플래시메모리와 동일 정도로 두꺼운 경우에는 불휘발성 메모리를 실현할 수 있다. 따라서, 배리어막의 재질과 그 두께 또한 배리어막 기판의 재질과 그 불순물농도를 선택하는 것에 의해 원하는 기능을 실현할 수 있는 것도 본 발명의 큰 이점이다.
예를 들면, 배리어막을 얇게 하면 서브스레시홀드전류가 발생하지만, DRAM보다 억제할 수 있으므로 리프레시시간이 충분히 긴 DRAM을 실현할 수 있고 대기(stand-by)전력을 저감할 수 있다. 대기전력을 저감할 수 있으면 전지 등에 의해 백업할 수 있고 전지를 포함한 전체로서 의사적인 불휘발성메모리로 할 수 있다.
한편, 실제의 대규모의 메모리를 실현하기 위해서는 이 메모리셀을 여러개 격자형상으로 배치하고, 이들을 제어선, 센스선, 데이타선, 제1 워드선 및 제2 워드선 등으로 결선해서 메모리를 구성한다.
본 발명의 메모리의 디바이스의 1예의 기본구조는 메모리셀, 메모리셀에 접속되는 데이타선, 워드선 및 센스선을 갖는다.
메모리셀은 전하를 축적하는 기억노드, 기억노드로의 전하의 주입 및 방출의 경로로 되는 라이트소자 및 기억노드의 전하의 축적상태를 검출하는 리드소자를 갖는다. 또, 리드소자는 기억노드의 전하의 축적상태에 따라 임계값이 변화하는 제1 트랜지스터를 갖고, 센스선은 제1 트랜지스터의 드레인-소스 경로에 접속되어 있다. 또, 라이트소자는 기억노드와 데이타선 사이에 배치되고, 라이트소자는 절연막과 반도체막의 적층구조와 이 적층막구조의 측벽에 형성된 제어전극을 갖는 제2 트랜지스터를 갖고 있다. 또, 워드선은 제어전극에 접속되어 있다.
여기에서, 기판상에 제1 트랜지스터를 형성하고 제1 트랜지스터상에 제2 트랜지스터를 배치할 수 있다. 즉, 기판면 레이아웃을 위에서 본 경우 제1 트랜지스터의 구성과 제2 트랜지스터의 구성이 일부 또는 전부가 중첩되어 보이는 구성이다. 이것에 의해, 칩면적을 축소할 수 있다.
이 때, 제1 트랜지스터를 전계효과 트랜지스터로 구성하고, 전계효과 트랜지스터의 게이트전극이 기억노드를 겸할 수 있다. 또, 게이트전극의 측벽에 절연막을 거쳐서 제2 제어전극을 마련할 수 있다. 이와 같이, 제어전극을 기억노드나 트랜지스터의 측벽에 마련할 수 있다. 즉, 제어전극은 기판면에 수직 또는 기판면과 교차하는 면을 따라서 연장할 수 있다.
또, 본 발명의 다른 예에서는 반도체기판상에 형성된 MISFET 트랜지스터와 MISFET 트랜지스터(Metal Insulator Field Effect Transistor)의 게이트에 접속된 반도체영역과 절연막의 적층구조를 갖는 장치를 제공한다. 이 예에서는 상술한 적층구조를 경유해서 게이트에 전하를 주입하거나 또는 전하를 방출하는 것에 의해 정보를 라이트 또는 소거하고 MISFET트랜지스터의 소스-드레인 경로에 접속된 센스선에 의해 정보를 리드하는 것을 특징으로 한다. MISFET 트랜지스터는 검출용 트랜지스터로서, 그 게이트가 기억노드를 겸하고 있다. 기억노드에 접속되는 적층구조는 기억노드로의 전하의 주입 및 방출을 제어하는 배리어로서 기능한다.
도 1과 도 2에 제1 실시예의 각각의 구조와 회로를 도시한다.
도 1은 본 발명의 기본적인 구조를 도시한 도면이다. (10)은 저항율이 10Ω-㎝ 전후의 p형 실리콘기판, (60)은 필드절연막, (21)은 n+ 영역에 의해 형성되는 제어선, (22)는 n+영역에 의해 형성되는 센스선이다. 또, 실리콘기판(10)의 표면상에 제1 게이트전열막(41)을 피착시키고, 또 그 위에 기억노드(30)을 형성한다. 기억노드(30)의 측벽주변에는 제2 게이트절연막(42)를 형성하고, 그 위에 중첩해서 제1 워드선(51)을 피착시킨다. 제1 워드선(51)과 기억노드(30) 사이에 제2 게이트 절연막(42)를 거쳐서 정전용량을 형성한다. 이 기억노드(30)상에 다결정실리콘 또는 무정형실리콘의 배리어막기판(11)과 실리콘산화막이나 실리콘질화막 또는 그들이 혼합된 실리콘산질화막인 배리어막(70)의 다층구조의 배리어막 기판구조(12)를 형성하고, 이 배리어막 기판구조(12)의 측면에 제3 게이트절연막(43)을 피착시킨다. 또, 이 측면에 배리어막기판 트랜지스터의 게이트인 제2 워드선(52)를 피착시키고, 배리어막기판구조(12)의 최상부에 n+형 드레인영역(24)를 형성하고, 이것에 데이타선(23)을 접속한다.
도 2는 이들 막이나 기판으로 구성된 메모리셀의 회로와 결선(connection)을 도시한 도면이다. 메모리는 이 셀을 m행, m열의 격자형상으로 배치하고, 메모리어레이를 구성하는 것에 의해 대규모화한다. 1024행, 1024열로 하면 1메가비트의 메모리를 구성할 수 있다.
도 1과 도 2에 도시한 바와 같이, 기억노드(30)에 접속한 라이트 트랜지스터(1)과 기억노드(30)을 게이트로 하는 리드 트랜지스터(2)로 메모리셀을 구성하고 있다. 또, 도 1에 도시한 바와 같이 라이트 트랜지스터(1)은 적층한 배리어기판(11)과 배리어막(70)이 구성하는 배리어막 기판구조(12)를 기판으로 하고, 제2 워드선(52)를 게이트로 하는 트랜지스터이다.
이렇게 하는 것에 의해, 기억노드가 실리콘기판에 접속되어 있지 않으므로, 통상의 DRAM의 메모리셀과 같이 기억노드로 실리콘기판에서 누설전류가 유입되는 일이 없다. 또, 기억노드와 라이트 트랜지스터의 데이타선에 접속되어 있는 소스 사이에 절연막인 배리어막이 있으므로, 통상의 DRAM의 메모리셀과 같이 기억전하의 리드와 라이트를 담당하는 트랜지스터의 소스-드레인 사이에 흐르는 서브스레시홀드전류를 억제할 수 있다.
본 발명의 구조에서는 전원이 모두 오프로 된후에는 워드선, 데이타선, 센스선, 제어선이 모두 부유 OV로 되지만, 기판으로 부터의 누설전류가 없고 또한 배리어막을 충분히 두껍게 하거나 또는 라이트 트랜지스터의 임계전압을 충분히 높게 하면 기억노드의 전하를 유지할 수 있으므로 불휘발성 메모리로 할 수 있다. 임계전압을 충분히 높게 하기 위해서는 배리어막기판(11)의 불순물농도를 높게 하면 좋다.
또, 메모리로의 통전중에 기억노드의 전하가 소실되지 않는 동작조건은 비선택워드선 전압과 셀라이트 트랜지스터의 임계전압의 관계를 적당히 설정하는 것에 의해 달성할 수 있다. 이것에 의해, SRAM과 같은 동작을 실현할 수 있다.
이상의 동작조건중에서 누설전류와 서브스레시홀드 전류를 억제하는 정도에 따라 본 발명의 메모리의 특성을 완전한 불휘발성 메모리와 통상의 DRAM 사이의 범위로 설정할 수 있다. 배리어막(70)이 없는 경우에는 DRAM셀과 마찬가지로 리프레시할 필요가 있고, 배리어막(70)이 불휘발성 메모리의 일종인 플래시메모리와 동일 정도로 두꺼운 경우에는 불휘발성 메모리를 실현할 수 있다. 따라서, 배리어막(70)의 재질과 그의 두께, 그리고 배리어막기판(11)의 재질과 그의 불순물농도를 선택하는 것에 의해 원하는 기능을 실현할 수 있는 것도 본 발명의 큰 이점이다.
예를 들면, 배리어막(70)을 얇게 하면 서브스레시홀드전류가 발생하지만, DRAM보다 억제할 수 있으므로, 리프레시시간이 충분히 긴 DRAM을 실현할 수 있어 대기전력을 저감할 수 있다. 대기전력을 저감할 수 있으면, 전지 등에 의해 백업할 수 있고 전지를 포함한 전체로서 의사적인 불휘발성 메모리로 할 수 있다.
한편, 실제의 대규모의 메모리를 실현하기 위해서는 이 메모리셀을 여러개 격자형상으로 배치하고 이들을 제어선(21), 센스선(22), 데이타선(23), 제1 워드선(51) 및 제2 워드선(52) 등으로 결선해서 메모리를 구성한다.
도 3은 본 발명의 메모리셀로의 라이트/리드동작을 도시한 타이밍도이다. 단, 라이트 트랜지스터 및 리드 트랜지스터의 임계전압을 각각 2V와 1.2V로 하고, 제1 워드선(51)과 기억노드(30) 사이에 제1 게이트절연막(41)을 거쳐서 형성되는 정전용량에 의해 기억노드(30)에 결합하는 전압을 0.8V로 가정한다.
라이트동작은 제2 워드선에 펄스를 인가하고 데이타선에 인가된 라이트정보전압1V(정보"1"에 대응) 또는 0V(정보"0"에 대응)를 기억노드에 인가하는 것에 의해 실행된다. 여기에서 워드선전압이 3V이상으로 충분히 높으므로, 라이트 트랜지스터의 임계전압(2V)의 영향을 받지 않고 데이타선 전압이 그대로 기억노드에 라이트된다.
리드동작은 제1 워드선과 제어선에 펄스를 인가하고 리드 트랜지스터가 통전되는지의 여부를 변별하는 것에 의해 실행된다. 즉, 센스선에 흐르는 전류의 유무 또는 센스선에 나타난 미소전압의 유무에 의해 "1"과 "0"을 변별한다. 예를 들면, 제1 워드선의 인가에 의해 기억노드전압은 1.8V 또는 0.8V로 승압되지만, 제어선전압이 0V이고 리드 트랜지스터의 임계전압은 1.2V이므로, 리드트랜지스터는 정보 "1"이 기억되어 있으면 도통하고, 정보"0"이 기억되어 있으면 비도통으로 된다. 센스선의 다른쪽 끝이 2V인 임피던스(MOS트랜지스터 또는 저항)를 접속해 두면, 정보 "1" 리드시에는 센스선전압은 2V에서 미소전압δ(약 200mV)만큼 저하한 값으로 된다. 한편, 정보"0" 리드시에는 2V상태 그대로이다. 이 전압차를 센스선에 접속한 검출회로에 의해 변별한다.
또한, 동일한 센스선과 제어선에 접속되어 있는 센스선방향의 다수의 비선택셀에 의해 리드동작이 방해를 받는 일이 없다. 왜냐하면, 비선택셀의 제1 워드선에는 펄스는 인가되지 않으므로 비선택셀의 기억노드의 전압은 1V 또는 0V이고, 이들은 리드 트랜지스터의 임계값전압 1.2V보다 낮고, 비선택셀의 리드 트랜지스터는 비도통이기 때문이다.
이 메모리셀구조에서는 상술한 바와 같이 셀내의 접합누설전류는 거의 없고 또 알파입자의 입사에 의한 소프트에러내성도 높다. 그러나, 라이트 트랜지스터의 임계값전압의 크기에 따라서는 정보전하가 라이트 트랜지스터를 거쳐 데이타선으로 유출되어 정보파괴의 원인으로 된다. 2V정도의 충분히 높은 임계전압이면 전원이 차단되고 워드선 등이 부유상태의 0V로 되어도 라이트 트랜지스터는 거의 완전히 비도통으로 되므로 불휘발동작이 가능하게 된다. 또, 통전중의 랜덤동작에 대해서도 비선택셀전하가 데이타선으로 유출되는 일은 없으므로, SRAM과 같이 리프레시동작이 불필요한 메모리를 제공할 수 있다.
그러나, 배리어막의 구성에 따라서 또는 제2 워드선에 인가하는 전압을 낮게 하여 저전압동작을 시키고자 하는 경우에는 임계전압을 낮게 하지 않으면 안되는 경우도 있다. 그러나, 지나치게 낮게 하면 기억노드의 전하는 라이트 트랜지스터를 거쳐서 데이타선으로 유출되기 시작한다. 이와 같은 경우에는 DRAM과 마찬가지로 기억정보를 유지하기 위해서 리프레시하지 않으면 안된다. 리프레시동작은 센스선에 접속된 검출회로에 의해 메모리셀의 정보를 리드하고, 그 결과를 데이타선상의 라이트전압으로 변환해서 리라이트하는 것에 의해 실행된다. 물 론, 본 발명의 메모리셀에서는 메모리셀내에 접합누설전류가 거의 없는 분만큼 DRAM셀보다 정보유지시간은 길게 취할 수 있다는 이점이 있다.
도 4∼도 9에 따라서 배리어막기판 트랜지스터의 동작을 설명한다.
도 4는 통상의 n채널 트랜지스터의 기판중이고 또한 소스-드레인의 중간에 두께tb의 단층의 배리어막을 삽입한 배리어막기판 트랜지스터구조를 도시한 도면이다.
도 5는 그 구조의 에너지밴드구조를 도시한 도면이다. 배리어막은 일반적으로 금지대의 에너지폭Eg를 갖는 절연막이고, 이 n채널배리어막기판 트랜지스터의 경우, 전도체Ec보다 높은 전자친화도(electron affinity)c상에 배리어막의 전도대가 있다.
도 5에 도시한 게이트전압이 인가되고 있지 않을 때에는 이 트랜지스터의 소스-드레인 사이에 전류가 흐르기 위해서는 배리어막이 충분히 얇아서 배리어막을 관통하는 직접터널전류가 흐르거나 또는 전자가 충분한 에너지를 갖고 전자친화도c를 넘어서 흐르는 것중의 어느 하나의 조건이 필요하게 된다. 실제로는 배리어막의 두께에 따라 이 중간의 전류상태를 취한다.
도 6에는 도 5의 구조에 정의 게이트전압을 인가한 에너지밴드구조를 도시한다. 이 트랜지스터의 소스-드레인 사이에 흐르는 전류는 도 6에 도시한 바와 같이 게이트G에 의해 제어할 수 있다. 일반적인 트랜지스터와 같이 게이트G에 이 트랜지스터의 임계전압보다 큰 정의 전압을 인가하면 에너지밴드는 게이트면을 향해서 크게 낮아지고, 이것에 의해 소스-드레인 사이의 전류가 증가한다. 또, 배리어절연막의 전도대의 에너지는 전자친화도c가 일정함에도 불구하고 소스의 에너지위치보다는 낮게 되어 있고 배리어막을 넘어서 전류가 흐르기 쉬워진다. 본 발명은 이러한 원리를 응용해서 이 트랜지스터의 드레인을 메모리셀의 기억노드에 유용하는 것이다.
도 7에는 배리어절연막이 2층의 배리어막기판 트랜지스터의 에너지밴드구조를 도시한다. 일반적으로 절연막이 다층으로 되면 그들 막을 전자가 통과할 확률은 그들 막의 두께의 총합의 단층막이 존재하고 있는 경우와 동일하게 된다. 따라서, 두꺼운 배리어막의 형성이 곤란한 경우 다층구조로 해서 배리어막 두께의 총합이 원하는 값으로 되도록 하면 좋다.
도 8에는 본 발명의 다른 구조를 도시한다. 이것은 배리어막기판의 주위를 게이트로 둘러싼 구조이다. 도 1의 구조와 같이 배리어막기판에 외부로 부터는 전압을 인가하지 않으므로 배리어막기판은 소위 부유(플로팅)상태로 된다.
도 9에는 도 8의 구조의 배리어막기판 트랜지스터의 에너지밴드구조를 도시한다. 배리어막기판이 부유상태로 되므로 기판의 불순물농도가 소스-드레인과 평행한 방향에서 일정한 경우 도 9에 도시한 바와 같이 소스-드레인과 평행한 방향에는 전계가 존재하지 않고 평탄하게 된다. 이 경우, 소스-드레인 사이에 흐르는 전류는 기판전체에 균등하게 흐르므로, 도 6의 게이트 바로 아래의 기판표면에 흐르는 경우보다 n채널 트랜지스터에서는 전자인 캐리어의 이동도의 저하가 적고 결과적으로 높은 상호컨덕턴스의 트랜지스터를 실현할 수 있다.
또, 후에 본 발명의 실시예의 설명에서 기술하겠지만, 도 8과 도 9에서 도시한 구조에서는 배리어막기판에 외부전압의 인가전극이 불필요하므로, 메모리셀의 구조를 간소화할 수 있을 뿐만 아니라 평면면적을 삭감할 수 있다는 이점이 있다.
또, 도 7에 배리어막을 2층 사용한 구조를 도시했지만, 도 8과 도 9에도 또 마찬가지의 구조를 적용할 수 있고 그 작용도 또 마찬가지이다.
또, 본 발명의 동작설명을 간편하게 하기 위해서, 도 3∼도 9에서는 p형 기판의 n채널 트랜지스터를 사용했지만, 본질적으로 소스-드레인 사이의 전류를 게이트에 의해 제어할 수 있으면 좋으므로, 매우 농도가 낮은 n형에서 저항율이 매우 높은 진성형을 경유해서 p형까지를 사용할 수 있다. 기판을 낮은 인가전압에 의해 제어할 때는 일반적으로 진성형에 가까운 불순물농도를 선택하면 좋다.
한편, 배리어기판이 p형인 경우에는 드레인과 배리어기판은 pn접합을 형성하고 있고, 공핍층이 존재하면 이 부분에서 열여기전하가 발생하여 기억을 파괴시킨다. 따라서, 열여기전하를 최소로 하는 불순물과 그 농도를 제어하면 좋다.
도 10은 본 발명의 제2 실시예의 메모리셀의 평면도를 도시한 도면이다. 본 실시예의 특징은 기억노드(3)이 평면형상으로 신장되어 있고, 제1 워드선(51)이 제2 워드선(52)의 바로 아래에는 없는 것이다. 이것에 의해 제1 실시예보다 전체의 높이가 낮아져 형성하기 쉽다. 이 메모리셀의 A-A'와 B-B'의 단면도를 각각 도 11과 도 12에 도시한다. 도 1에 대응하는 구성요소에는 동일한 부호를 붙이고 있다.
도 13∼도 16에 본 발명의 제2 실시예의 형성공정을 도시한다.
도 13에 도시한 바와 같이 p형이고 저항율이 10Ω-㎝ 근방인 실리콘기판에 통상의 포토에칭법과 이온주입법에 의해 n+형의 영역(21)과 (22)를 형성한다. 그 중, 선택적으로 피착한 실리콘질화막을 산화방지에 사용한 국소산화법(LOCOS: Local Oxidation of Silicon)에 의해 선택적으로 두께 500㎚의 실리콘산화막의 필드절연막(60)을 피착한다.
도 14에 도시한 바와 같이 그 후 1000℃에서 10㎚ 두께의 실리콘산화막을 기판(10)의 표면에 형성하고, 이것을 제1 게이트절연막(41)로 한다. 그 위에 n+형의 불순물을 첨가한 다결정실리콘을 선택적으로 형성하고 기억노드(30)으로 한다. 그 후, 도 11에 이미 도시한 바와 같이 CVD법에 의한 두께 500㎚의 제1 층간절연막(61)을 피착하고, 기억노드(30)의 일부의 제1 층간절연막(61)을 제거한 후 10㎚ 두께의 실리콘산화막을 이 부분의 기억노드(30)의 표면에 형성하고 이것을 제2 게이트절연막(42)로 한다. 이 위에 도전성을 갖는 다결정실리콘을 선택적으로 피착하고 이것을 제2 워드선(52)로 한다.
도 15에 도시한 바와 같이 그 후 두께 500㎚의 다결정실리콘 또는 무정형실리콘인 배리어막기판(11)을 형성하고, 1000℃에서 암모니아나 질소를 함유한 산소분위기중에서 열처리하고 5㎚의 실리콘산질화막인 배리어막(70)을 형성한다. 도 12중에서는 배리어막기판(11)과 배리어막(70)은 각각 3층과 2층 형성하였다. 각각의 최소층수는 각각 2층과 1층이다.
그 후, 이미 도 12에 도시한 바와 같이 통상의 1000℃에서의 열산화법에 의해 두께 10㎚의 제2 게이트절연막(42)를 형성하고, 또 그 위에 불순물을 첨가한 다 결정실리콘이나 W나 Mo 또는 그 실리사이드막 등으로 대표되는 제1 워드선(51)을 형성한다.
도 16에 도시한 바와 같이 그 후 1000℃에서 암모니아나 질소를 함유한 산소분위기중에서 열처리하고 5㎚의 실리콘산질화막인 제3 게이트절연막(43)을 형성한다. 그 후, 전면에 도전성을 갖는 다결정실리콘막을 피착하고, 제2 워드선(52)로 하는 부분에 포토레지스트를 남긴 상태로 방향성 드라이에칭을 실행하고 원하는 부분에 제2 워드선(52)를 형성한다. 이 때, 돌출한 다층의 배리어막기판(11)과 배리어막(70)으로 구성되는 배리어막기판구조(7)의 측벽에는 포토레지스트가 피착되어 있지 않아도 제2 워드선(52)가 잔존한다. 강한 방향성 드라이에칭을 사용하므로, 수평방향으로는 에칭이 진행하지 않기 때문이다. 이것은 자기정합(self-align)적으로 제2 워드선(52)를 배리어막기판구조(7)의 주변에 피착시킬 수 있는 것을 의미하고 있다.
그 후, 이미 도 11과 도 12에 도시한 바와 같이 비소나 인을 첨가해서 드레인영역(24)를 형성하고, 제1 층간절연막(61)과 마찬가지로 제2 층간절연막(62)를 피착한다. 그 후, 제2 층간절연막(62)에 개구부를 형성하고, 선택적으로 알루미늄 등의 데이타선(23)을 피착한다. 이것에 의해, 도 2에 그 회로를 도시한 본 발명의 메모리셀을 실현할 수 있다. 이 메모리셀은 제1 실시예에 비하면 제1 워드선(51)이 제2 워드선(52)와 인접한 평면으로 형성되어 있으므로, 평면면적이 크고 모든 패턴을 가공치수F로 형성하고 패턴맞춤정밀도를 F/2로 한 이론면적은 13.5(=3.0×4.5)F2로 된다.
도 17에는 메모리셀을 격자형상으로 배열해서 메모리어레이를 구성한 본 발명의 다른 실시예를 도시한다. 서로 인접한 센스선과 제어선을 모두 공통화해서 전체의 면적을 삭감한 것이다.
도 18은 이 메모리어레이의 회로동작을 도시한 도면이다. 라이트동작은 도 18에 도시한 바와 같이 제2 워드선(WW1)에 펄스를 인가하고 이 워드선에 접속되는 여러개의 셀(MC11, MC12, MC13, ···) 각각의 데이타선(D1, D2, ···)에 원하는 라이트정보전압을 인가하는 것에 의해 실행된다. 즉, 여러개의 셀은 동시에 일괄해서 라이트되게 된다. 리드동작은 센스선(S1, S2, S3, S4 , ···)가 워드선방향의 인접셀과 공유하고 있으므로, 셀간 간섭을 없애도록 제어선(C1, C2, ···)를 1개 걸러 어드레스신호로 선택구동한다. 예를 들면, 도 18에서는 기수번째의 제어선을 구동하는 예를 도시하였다. 셀MC11, MC12, MC15, MC 16의 리드정보는 각각 센스선S1, S2, S3, S4으로 추출되고 MC13과 MC14에서는 리드되는 일은 없다. 셀MC13과 MC14의 기억노드는 1.8V 또는 0.8V이더라도 C2는 2V, S2 와 S3은 2V-δ(약 200㎷), 리드트랜지스터의 임계전압은 1.2V이므로, 그들 리드 트랜지스터는 비도통으로 되기 때문이다.
또한, 센스선을 인접셀로 분리하는 방법도 있다. 메모리셀면적은 커지지 만 제어선을 어드레스신호로 디코드해서 선택적으로 구동할 필요가 없으므로 회로설계는 간단하게 되는 이점이 있다.
도 19는 도 10에 대응한 본 발명의 제1 실시예의 평면을 도시한 도면이다. 이 경우 도 10에 도시한 제2 실시예에 비해 이론메모리셀면적은 9.0(=3.0×3.0)F2로 되어 크게 삭감할 수 있다.
도 20∼도 23에 본 발명의 제1 실시예의 형성공정을 도시한다. 도 20에 도시한 바와 같이 p형이고 저항율이 10Ω-㎝ 근방인 실리콘기판에 통상의 포토에칭법과 이온주입법에 의해 n+형의 영역(21)과 (22)를 형성한다. 그 중, 선택적으로 피착한 실리콘질화막을 산화방지에 사용한 국소산화법(LOCOS)에 의해 선택적으로 두께 500㎚의 실리콘산화막의 필드절연막(60)을 피착한다.
그 후 도 21에 도시한 바와 같이 1000℃에서 10㎚ 두께의 실리콘산화막을 기판(10)의 표면에 형성하고, 이것을 제1 게이트절연막(41)로 한다. 그 위에 n+형의 불순물을 첨가한 다결정실리콘을 선택적으로 형성하고 기억노드(30)으로 한다. 그 후, 재차 이온주입법에 의해 기억노드(30)과 자기정합적으로 n+형의 영역(21)과 (22)의 확장부를 형성한다. 소위 저농도 드레인(LDD:Lightly Doped Drain)구조를 실현한다.
그 후 도 22에 도시한 바와 같이 1000℃에서 10㎚ 두께의 실리콘산화막을 기억노드(30)의 표면에 형성하고 이것을 제2 게이트절연막(42)로 한다. 그 후, 전면에 도전성을 갖는 다결정실리콘막을 피착하고 제1 워드선(51)로 하는 부분에 포 토레지스트를 남긴 상태로 방향성드라이에칭을 실행하고 원하는 부분에 제1 워드선(51)을 형성한다. 이 때, 돌출한 기억노드(30)의 측벽에는 포토레지스트가 피착되어 있지 않아도 제1 워드선(51)이 잔존한다. 강한 방향성 드라이에칭을 사용하므로 수평방향으로는 에칭이 진행하지 않기 때문이다. 이것은 자기정합적으로 제1 워드선(51)을 기억노드(30)의 주변에 피착시킬 수 있는 것을 의미하고 있다. 그 후, CVD법에 의한 두께 500㎚의 제1 층간절연막(61)을 피착하고 전면에 화학적기계연마법(CMP:Chemical Mechanical Polishing)에 의해 전면을 평탄하게 하고 기억노드(30)의 최상면을 노출시킨다.
그 후 도 23에 도시한 바와 같이 두께 500㎚의 다결정실리콘 또는 무정형 실리콘인 배리어막기판(11)을 형성하고 1000℃에서 암모니아나 질소를 함유한 산소분위기중에서 열처리하고 5㎚의 실리콘산질화막인 제3 게이트절연막(43)을 형성한다. 그 후, 전면에 도전성을 갖는 다결정실리콘막을 피착하고 제2 워드선(52)로 하는 부분에 포토레지스트를 남긴 상태로 방향성 드라이에칭을 실행하고 원하는 부분에 제2 워드선(52)를 형성한다. 이 때, 돌출한 다층의 배리어막기판(11)과 배리어막(70)으로 구성되는 배리어막기판구조(7)의 측벽에는 포토레지스트가 피착되어 있지 않아도 제2 워드선(52)가 잔존한다. 강한 방향성 드라이에칭을 사용하므로 수평방향으로는 에칭이 진행하지 않기 때문이다. 이것은 자기정합적으로 제2 워드선(52)를 배리어막기판구조(7)의 주변에 피착시킬 수 있는 것을 의미하고 있다.
그 후 이미 도 1에 도시한 바와 같이 비소나 인을 첨가해서 드레인영역(24) 를 형성하고 제1 층간절연막(61)과 마찬가지로 제2 층간절연막(62)를 피착한다. 그 후, 제2 층간절연막(62)에 개구부를 형성하고 선택적으로 알루미늄 등의 데이타선(23)을 피착한다. 이것에 의해, 도 2에 그 회로를 도시한 본 발명의 메모리셀을 실현할 수 있다. 도 1은 도 19에 도시한 A-A'단면을 도시한 도면이고, 도 24는 B-B'단면을 도시한 도면이다. 본 실시예는 이미 기술한 바와 같이 이론메모리셀면적이 9F2이고 가장 작은 셀을 구성할 수 있다.
도 25에 본 발명의 제3 실시예를 도시한다. 본 발명의 특징은 기억노드(30) 및 배리어막기판(11)과 배리어막(70)으로 구성되는 배리어막기판구조(7)을 일괄해서 형성하는 점에 있다. 이것에 의해, 제1 실시예와 같이 기억노드(30)과 배리어막기판구조(7)에는 포토에칭공정에서의 마스크맞춤이 불필요하게 되어 한층더 미세한 구조를 실현할 수 있다.
도 26∼도 28은 그의 형성공정의 일부를 설명한 도면이다. 도 26에 도시한 바와 같이 기억노드(30)과 배리어막기판구조(7)을 일괄해서 형성한 후 1000℃에서 암모니아나 질소를 함유한 산소분위기중에서 열처리하고 5㎚의 실리콘산질화막인 제2 게이트절연막(42)를 형성한다. 그 후, 전면에 도전성을 갖는 다결정실리콘막을 피착한다. 또, CVD법 등으로 포토레지스트나 폴리이미드막 등의 에칭보호막을 도포한 후 전면을 에칭해서 원하는 두께로 박막화해서 에칭보호막(63)을 얻는다.
이 에칭보호막(63)을 마스크로 해서 도전성을 갖는 다결정실리콘막을 에칭하 면 도 23에 도시한 바와 같이 제1 워드선(51)을 형성할 수 있다. 그리고, 이미 도 23, 도 24 및 도 1에서 도시한 형성공정을 거쳐서 도 21의 구조를 실현한다.
도 29에 본 발명의 제4 실시예의 회로를 도시한다. 이것은 이미 도 2에서 설명한 회로, 즉 제1 워드선(51)과 제2 워드선(52)를 각각 제어하는 것이 아니고 제1 워드선(51)과 제2 워드선(52)를 합체해서 제1 워드선(51)만으로 한 것이다. 라이트 트랜지스터(1)과 리드 트랜지스터(2)의 임계전압과 제1 워드선(51)에 인가하는 전압을 적당히 선택하면 합체가 가능하다.
도 30에는 메모리셀구조를 도시한다. 제4 실시예의 메모리셀구조는 제1, 제2, 제3 실시예보다 단순한 구조로 되어 미세화나 제조를 간편하게 할 수 있다.
도 31에 본 발명의 제5 실시예의 회로를 도시한다.
도 32는 그 메모리어레이회로이다.
도 33은 그 동작타이밍을 도시한 도면이다. 본 실시예는 승압용량과 그것을 구동하는 워드선이 생략되어 제조하기 쉬운 구조이다. 그 대신에 지금까지 기술해 온 실시예의 제어선을 워드선과 평행하게 재배치하고 이것을 제1 워드선으로 한 것이다. 여기에서 리드 트랜지스터의 임계전압만을 0.5V로 변경해서 동작을 설명한다. 라이트동작에 의해 기억노드에는 1V 또는 0V가 라이트된다. 메모리셀MC11과 MC12의 리드동작은 제1 워드선(RW1)을 0V로 하는 것에 의해 실행된다. 기억노드전압이 1V이면 리드 트랜지스터는 도통하고 그것이 0V이면 비도통으로 되므로, 지금까지의 실시예와 마찬가지로 "1"과 "0"의 변별은 가능하다. 또 한, 메모리셀MC11과 MC12내의 리드 트랜지스터는 비도통이므로 MC11과 MC 12의 리드동작에 악영향을 주는 일은 없다.
도 34는 본 제5 실시예의 메모리셀의 평면도이고, 도 35는 그의 A-A'의 단면도이다.
이상, 본 발명의 실시예의 설명은 모두 메모리셀과 그 어레이에 한정하였다. 그러나, 실제의 메모리는 이 어레이에 직접 접속되는 센스증폭기나 디코더 등의 직접주변회로, 메모리로서의 기능을 하기 위한 논리회로나 입출력회로 등의 간접주변회로 등으로 구성된다. 일반적으로 메모리어레이는 서브스레시홀드전류를 억제하기 위해 그 게이트길이는 직접주변회로의 게이트길이보다 길게 설정하는 경우가 많다.
본 발명의 실시예에 있어서 직접주변회로나 간접주변회로는 예를 들면 도 14에 도시한 확산층배선을 직접트랜지스터의 소스-드레인에 사용하면 게이트인 축적노드(30)이 후에 형성되므로, 마스크맞춤이 필요하게 되어 일반적으로 트랜지스터성능이 낮아진다. 따라서, 도 21에 도시한 축적노드(30)에 자기정합적으로 형성한 소스-드레인(도 21에서는 제어선(21), 센스선(22)로 표기)을 사용하는 쪽이 유리하다.
그러나, 일반적으로는 메모리어레이와는 별도로 형성하는 것이 상도이다. 그렇게 하는 편이 설계의 자유도가 좋고 원하는 성능을 얻기 쉽다는 이유에 기인한다. 그 형성방법은 일반적인 자기정합적인 실리콘게이트 또 소스-드레인 근방의 불순물농도를 낮게 한 LDD구조 등이 사용된다. 본 발명은 이들 트랜지스터의 형성방법은 규정하지 않는다.
본 발명은 상기와 같은 RAM과 불휘발성 메모리의 양자의 특징을 모두 갖는 메모리를 제공한다. 이것에 의해 불휘발성 메모리의 기억동작과 SRAM과 동일한 메모리셀의 증폭작용을 갖는 메모리를 실현할 수 있다. 즉, 본 발명의 효과는 장기 기억특성이 우수하다는 특성과 고속이고 안정한 RAM동작을 아울러 갖는 소위 "불휘발성 RAM"을 제공하는 것이다.

Claims (17)

  1. 기판;
    상기 기판상에 형성된 제1 트랜지스터;
    상기 기판상에 형성된 전기적 절연층 및;
    상기 전기적 절연층상에 형성되고 또한 게이트에 인가되는 외부바이어스의 제어하에서 전하캐리어가 상기 기판에 대해 실질적으로 수직으로 통과하는 전하캐리어 경로를 갖는 제2 트랜지스터를 포함하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터의 적어도 일부분은 서로 중첩하는 것을 특징으로 하는 메모리장치.
  2. 제1항에 있어서,
    상기 제2 트랜지스터는 상기 전하캐리어 경로에 전하캐리어를 주입하는 제1 노드 및 상기 제1 노드에서 주입된 전하캐리어를 받는 제2 노드를 더 포함하는 것을 특징으로 하는 메모리장치.
  3. 제2항에 있어서,
    상기 제1 트랜지스터는 수평 트랜지스터인 것을 특징으로 하는 메모리장치.
  4. 제3항에 있어서,
    상기 제1 트랜지스터는 상기 제2 노드에 결합되는 제3 노드를 포함하는 것을 특징으로 하는 메모리장치.
  5. 제4항에 있어서,
    상기 제3 노드는 상기 제2 트랜지스터의 게이트로서 작용하는 것을 특징으로 하는 메모리장치.
  6. 제2항에 있어서,
    상기 전하 캐리어 경로는 상기 제1 및 제2 노드 사이의 경로를 따라 전하캐리어가 흐르지 못하도록 비교적 높은 배리어높이의 내부 정전기 배리어 전위를 마련하는 재료로 이루어지는 배리어영역을 포함하고,
    상기 배리어높이는 상기 제1 및 제2 노드 사이의 경로를 따라 전하캐리어가 통과할 수 있도록 상기 게이트에 인가되는 내부 바이어스에 따라 선택적으로 낮게 할 수 있는 것을 특징으로 하는 메모리장치.
  7. 제6항에 있어서,
    상기 제2 노드는 정보를 저장하는 기억노드로서 작용하는 것을 특징으로 하는 메모리장치.
  8. 기판;
    상기 기판상에 형성된 제1 트랜지스터;
    상기 기판상에 형성된 전기적 절연층 및;
    상기 전기적 절연층상에 형성되고 또한 드레인영역, 상기 드레인영역상에 적층된 전하캐리어 경로 영역, 상기 전하 캐리어 경로 영역상에 적층된 소스영역 및 상기 캐리어 경로 영역의 측면 주변에 형성된 게이트영역을 갖는 제2 트랜지스터를 포함하고,
    상기 게이트영역에 인가되는 외부바이어스의 제어하에서 전하캐리어가 상기 전하 캐리어 경로 영역을 통과하고,
    상기 제1 트랜지스터 및 상기 제2 트랜지스터는 서로 중첩하는 것을 특징으로 하는 메모리장치.
  9. 제8항에 있어서,
    상기 드레인영역은 상기 제1 트랜지스터에 결합되는 것을 특징으로 하는 메모리장치.
  10. 제8항에 있어서,
    상기 드레인영역은 상기 제1 트랜지스터의 게이트영역에 결합되는 것을 특징으로 하는 메모리장치.
  11. 제8항에 있어서,
    상기 드레인영역은 기억노드에 결합되는 것을 특징으로 하는 메모리장치.
  12. 제8항에 있어서,
    상기 전하 캐리어 경로는 상기 소스영역과 상기 드레인영역 사이의 경로를 따라 전하캐리어가 흐르지 못하도록 비교적 높은 배리어높이의 내부 정전기 배리어 전위를 마련하는 재료로 이루어지고,
    상기 배리어높이는 상기 바이어스에 따라 선택적으로 낮게 할 수 있는 것을 특징으로 하는 메모리장치.
  13. 기판 및 상기 기판상의 메모리셀의 어레이를 포함하는 메모리장치로서,
    상기 메모리셀의 각각은
    상기 기판상에 형성된 제1 트랜지스터;
    전기적 절연층 및;
    상기 전기적 절연층상에 형성되고 또한 게이트에 인가되는 외부 바이어스의 제어하에서 전하캐리어가 상기 기판에 대해 실질적으로 수직으로 통과하는 전하캐리어 경로를 갖는 제2 트랜지스터를 포함하고,
    상기 전기적 절연층은 상기 제1 트랜지스터의 채널영역과 상기 제2 트랜지스터의 전하캐리어경로 사이에 위치하는 것을 특징으로 하는 메모리장치.
  14. 기판 및 상기 기판상의 메모리셀의 어레리를 포함하는 메모리장치로서,
    상기 메모리셀의 각각은
    상기 기판상에 형성된 제1 트랜지스터;
    전기적 절연층 및;
    상기 전기적 절연층상에 형성되고 또한 드레인영역, 상기 드레인영역상에 적층된 전하 캐리어 경로 영역, 상기 전하 캐리어 경로 영역상에 적층된 소스영역 및 상기 캐리어경로 영역의 측면 주변에 형성된 게이트영역을 갖는 제2 트랜지스터를 포함하고,
    상기 게이트영역에 인가되는 외부바이어스의 제어하에서 전하캐리어가 상기 전하 캐리어 경로 영역을 통과하고,
    상기 전기적 절연층은 상기 제1 트랜지스터의 채널영역과 상기 제2 트랜지스터의 드레인영역 사이에 마련되는 것을 특징으로 하는 메모리장치.
  15. 제14항에 있어서,
    상기 드레인영역은 기억노드로서 작용하는 것을 특징으로 하는 메모리장치.
  16. 제14항에 있어서,
    상기 전하 캐리어 경로 영역은 상기 소스영역과 상기 드레인영역 사이의 경로를 따라 전하캐리어가 흐르지 못하도록 비교적 높은 배리어높이의 내부 정전기 배리어 전위를 마련하는 재료로 이루어지고,
    상기 배리어높이는 상기 바이어스에 따라 선택적으로 낮게 할 수 있는 것을 특징으로 하는 메모리장치.
  17. 기판 및 상기 기판상의 메모리셀의 어레이를 포함하는 메모리장치로서,
    상기 셀의 각각은
    소스, 상기 기판에서 직립해서 중첩 구조로 형성되는 배리어 및 드레인영역과 상기 직립 구조로 형성되는 사이드 게이트를 구비하는 제1 수직 트랜지스터 구조체;
    상기 제1 수직 트랜지스터 구조체에 결합되는 기억노드 및;
    상기 기억노드에 결합되는 제2 트랜지스터를 포함하고,
    상기 배리어영역은 상기 소스영역과 상기 드레인영역 사이의 경로를 따라 전하캐리어가 흐르지 못하도록 비교적 높은 배리어 높이의 내부 정전기 배리어 전위를 마련하는 재료로 이루어지고,
    상기 소스영역과 드레인영역 사이의 경로를 따라 전하 캐리어를 통과시킬 수 있도록 게이트에 인가되는 외부바이어스에 따라 상기 배리어높이를 선택적으로 낮게 할 수 있고,
    상기 제1 및 제2 트랜지스터는 서로 중첩하고,
    상기 셀의 각각의 기억노드에 선택적으로 전하를 라이트하도록 어드레스회로가 구성되는 것을 특징으로 하는 메모리장치.
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