CN113224026A - 半导体存储器装置 - Google Patents

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金映奇
成象铉
吴星来
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Abstract

一种半导体存储器装置包括：多个第一焊盘，其设置在包括存储器单元阵列和联接至存储器单元阵列的多条行线的存储器芯片的一个表面中，并且分别联接至行线；以及多个第二焊盘，其设置在电路芯片的接合至存储器芯片的一个表面的一个表面中并分别联接至电路芯片的传输晶体管并且分别接合至第一焊盘。第二焊盘以与传输晶体管的间距相同的间距与传输晶体管对齐。

Description

半导体存储器装置
技术领域
各种实施方式总地涉及半导体存储器装置，并且更具体地，涉及具有其中存储器芯片和电路芯片接合的结构的半导体存储器装置。
背景技术
已经提出了一种技术，其中在单独的芯片上制造存储器单元阵列和用于控制该存储器单元阵列的逻辑电路，并且通过将具有存储器单元阵列的存储器芯片和具有逻辑电路的电路芯片接合来制造半导体存储器装置。
发明内容
各种实施方式涉及用于减小半导体存储器装置的尺寸的结构及装置。
在实施方式中，一种半导体存储器装置可以包括：多个第一焊盘，其设置在存储器芯片的一个表面中，联接至存储器芯片的存储器单元阵列中所包括的多条行线；以及多个第二焊盘，其设置在电路芯片的一个表面中并接合至多个第一焊盘，并联接至电路芯片的多个传输晶体管。第二焊盘以与传输晶体管的间距相同的间距与传输晶体管对齐。
在实施方式中，半导体存储器装置可以包括：存储器芯片以及接合到存储器芯片上的电路芯片。存储器芯片包括存储器单元阵列和第一焊盘层，第一焊盘层具有分别联接至存储器单元阵列的多条行线的多个第一焊盘。电路芯片包括多个传输晶体管以及第二焊盘层，第二焊盘层具有分别联接至多个传输晶体管并分别接合至多个第一焊盘的多个第二焊盘。多个第二焊盘中的每个设置在对应的传输晶体管的间距内。
在实施方式中，半导体存储器装置可以包括：存储器芯片，其包括存储器单元阵列，存储器单元阵列联接至以不同长度终止以限定多个阶梯部分的多条行线，多个阶梯部分分别联接至在存储器芯片的一个表面上限定的多个第一焊盘；以及电路芯片，其具有多个第二焊盘，多个第二焊盘限定在电路芯片的一个表面上，分别联接至多个传输晶体管并接合至在存储器芯片的一个表面上限定的多个第一焊盘。第一焊盘以与阶梯部分的间距相同的间距与阶梯部分对齐。
在实施方式中，半导体存储器装置可以包括：存储器芯片和层叠在存储器芯片上的电路芯片。存储器芯片包括行线，行线与层间电介质层交替地层叠在第一基板上，并以不同的长度延伸以限定阶梯部分，阶梯部分联接至设置在第一焊盘层中的多个第一焊盘。电路芯片包括在第二基板上限定的多个传输晶体管，多个传输晶体管分别联接至限定在第二焊盘层中并分别接合到第一焊盘的多个第二焊盘。多个第一焊盘中的每个设置在联接至其的阶梯部分的间距内。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示图1所示的存储块之一的等效电路图。
图3是例示根据本公开的实施方式的半导体存储器装置的截面图。
图4是例示图3所示的传输晶体管的布置的布局图。
图5是例示添加到图4的第一焊盘和第二焊盘的布局图。
图6是例示根据本公开的实施方式的半导体存储器装置的截面图。
图7是例示图6中所示的传输晶体管以及联接至其的第一焊盘和第二焊盘的布局图。
图8是示意性地例示根据本公开的实施方式的半导体存储器装置的结构的布局图。
图9至图11是例示根据本公开的实施方式的半导体存储器装置的无焊盘区的截面图。
图12是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器***的图。
图13是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算***的框图。
具体实施方式
通过本文在下面并且参照附图所描述的示例性实施方式的描述，本公开的优点和特征以及实现它们的方法将变得显而易见。然而，本公开不限于本文公开的示例性实施方式，而是可以以各种不同方式来实现。本公开的示例性实施方式将本公开的范围传达给本领域技术人员。
描述本公开的实施方式的附图中给出的元件的图形、尺寸、比率、角度、数量仅是示例性的并非限制性的。在整个说明书中，相似的附图标记指代相似的元件。在描述本公开时，当确定已知相关技术的详细描述可能使本公开的要旨或清楚性模糊时，将省略其详细描述。应当理解，除非另有明确说明，否则说明书和权利要求书中使用的术语“包括”、“具有”、“包含”等不应解释为限于其后列出的装置。在提及单数名词时使用不定冠词或定冠词(例如，“一”、“该”、“所述”)的情况下，除非另有明确说明，否则该冠词可以包括该名词的复数形式。在解释本公开的实施方式中的元件时，即使在没有明确陈述的情况下，它们也应被解释为包括误差容限。
此外，在描述本公开的组件时，可能存在诸如第一、第二、A、B、(a)和(b)之类的术语。这些术语仅是为了将一个组件与另一组件区别开，而不是暗示或教导组件的实质、顺序、次序或数量。此外，本公开的实施方式中的元件不受这些术语的限制。这些术语仅用于将一个元件与另一元件区分开。因此，如本文所使用的，在本公开的技术思想内，第一元件可以是第二元件。
如果一个组件被描述为“连接”，“联接”或“链接”至另一组件，则这可以意味着该组件不仅直接“连接”、“联接”或“链接”，而且经由第三组件间接地进行“连接”、“联接”或“链接”。在描述位置关系时，诸如“在元件B上的元件A”、“在元件B上方的元件A”、“在元件Bi下方的元件A”和“元件B旁边的元件A”，除非明确使用术语“直接”或“紧接着”，否则另一元件C可以设置在元件A和B之间。
本公开的各种示例性实施方式的特征可以部分地或全部地联接、组合或分离。从技术上讲，各种交互和操作也是可行的。可以单独地或组合地实践各种示例性实施方式。
在下文中，将参照附图详细描述本公开的实施方式的各种示例。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，根据本公开的实施方式的半导体存储器装置100可以包括存储器单元阵列110和逻辑电路120。逻辑电路120可以包括行解码器(X-DEC)121、页缓冲器电路122和***电路(PERI电路)123。
存储器单元阵列110可以包括多个存储块BLK。虽然未示出，但每个存储块BLK可以包括多个单元串。每个单元串可以包括串联联接的至少一个漏极选择晶体管、多个存储器单元和至少一个源极选择晶体管。
存储器单元阵列110可以通过多条行线RL联接至行解码器121。行线RL可以包括至少一条漏极选择线、多条字线和至少一条源极选择线。存储器单元阵列110可以通过多条位线BL联接至页缓冲器电路122。
响应于从***电路123提供的行地址X_A，行解码器121可以选择存储器单元阵列110中包括的多个存储块BLK中的任何一个。行解码器121可以向联接至从存储器单元阵列110中所包括的多个存储块BLK当中选择的存储块BLK的行线RL传送从***电路123提供的操作电压X_V。为了向行线RL传送操作电压，行解码器121可以包括联接至行线RL的多个传输晶体管。操作电压X_V可以是提供给所选择的存储块BLK的字线的高电压。为了传送高电压，传输晶体管可以配置为高电压晶体管。
页缓冲器电路122可以包括分别联接至位线BL的多个页缓冲器PB。页缓冲器电路122可以从***电路123接收页缓冲器控制信号PB_C，并且可以向***电路123发送数据信号DATA和从***电路123接收数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而控制布置在存储器单元阵列110中的位线BL。例如，页缓冲器电路122可以通过响应于页缓冲器控制信号PB_C而感测存储器单元阵列110的位线BL的信号来检测存储器单元阵列110的存储器单元中所存储的数据，并且可以依据检测到的数据向***电路123发送数据信号DATA。页缓冲器电路122可以响应于页缓冲器控制信号PB_C而基于从***电路123接收的数据信号DATA向位线BL施加信号，从而可以将数据写入到存储器单元阵列110的存储器单元中。页缓冲器电路122可以在联接至激活字线的存储器单元中写入数据或从联接至激活字线的存储器单元中读取数据。
***电路123可以从半导体存储器装置100的外部接收命令信号CMD、地址信号ADD和控制信号CTRL，并且可以向半导体存储器装置100外部的装置(例如，存储器控制器)发送数据DATA和从半导体存储器装置100外部的装置(例如，存储器控制器)接收数据DATA。***电路123可以基于命令信号CMD、地址信号ADD和控制信号CTRL而输出用于将数据写入存储器单元阵列110或从存储器单元阵列110中读取数据的信号，例如，行地址X_A、页缓冲器控制信号PB_C等。***电路123可以生成半导体存储器装置100中所需的包括操作电压X_V的各种电压。
以下，在附图中，将与基板的顶表面正交的方向定义为第一方向FD，将与基板的顶表面平行且彼此交叉的两个方向分别定义为第二方向SD和第三方向TD。例如，第一方向FD可以对应于存储器芯片和电路芯片的层叠方向，第二方向SD可以对应于位线的布置方向，并且第三方向TD可以对应于位线的延伸方向。第二方向SD和第三方向TD可以彼此基本垂直地交叉。在下面的描述中，术语“垂直”或“垂直方向”将用作与第一方向FD基本相同的含义。在附图中，由箭头指示的方向和与之相反的方向表示相同的方向。
图2是例示图1所示的存储块BLK之一的等效电路图。
参照图2，存储块BLK可以包括联接在多条位线BL和公共源极线CSL之间的多个单元串CSTR。位线BL可以在第三方向TD上延伸并且可以在第二方向SD上布置。多个单元串CSTR可以与每条位线BL并联联接。单元串CSTR可以共同地联接至公共源极线CSL。多个单元串CSTR可以联接在多条位线BL和一条公共源极线CSL之间。
每个单元串CSTR可以包括联接至位线BL的漏极选择晶体管DST、联接至公共源极线CSL的源极选择晶体管SST、以及联接在漏极选择晶体管DST和源极选择晶体管SST之间的多个存储器单元MC。漏极选择晶体管DST、存储器单元MC和源极选择晶体管SST可以在第一方向FD上串联联接。
漏极选择线DSL、多条字线WL和源极选择线SSL可以在第一方向FD上层叠在位线BL和公共源极线CSL之间。漏极选择线DSL可以分别联接至对应的漏极选择晶体管DST的栅极。每条字线WL可以联接至对应的存储器单元MC的栅极。源极选择线SSL可以联接至源极选择晶体管SST的栅极。共同联接至一条字线WL的存储器单元MC可以构成一页。半导体存储器装置可以以页为单位执行读取操作。
图3是例示根据本公开的实施方式的半导体存储器装置的截面图。图4是例示图3所示的传输晶体管的布置的布局图，并且图5是例示添加到图4的第一焊盘和第二焊盘的布局图。
参照图3，根据本公开的实施方式的半导体存储器装置100可以包括存储器芯片MC和在第一方向FD上层叠在存储器芯片MC上的电路芯片PC。半导体存储器装置100可以具有POC(单元上***)结构。
存储器芯片MC可以包括在第一方向FD上交替地层叠在第一基板10上的多个电极层20和多个层间电介质层22。第一基板10可以包括例如选自包括单晶硅层、SOI(绝缘体上硅)层、形成于硅锗(SiGe)层上的硅层、形成于电介质层上的单晶硅层、以及形成于电介质层上的多晶硅层的组中的至少一个。
电极层20可以包括导电材料。例如，电极层20可以包括选自掺杂半导体(例如，掺杂硅)、金属(例如，钨、铜或铝)、导电金属氮化物(例如，氮化钛或氮化钽)和过渡金属(例如，钛或钽)中的至少一种。。层间电介质层22可以例如包括氧化硅。
电极层20可以配置行线。电极层20当中从最下层起的至少一层可以配置源极选择线。电极层20当中从最上层起的至少一层可以配置漏极选择线。源极选择线和漏极选择线之间的电极层20可以配置字线。
半导体存储器装置100可以包括单元区域CAR和联接区域CNR。单元区域CAR和联接区域CNR可以在第二方向SD上顺序设置。可以在单元区域CAR中限定多个垂直沟道CH。多个垂直沟道CH可以在第一方向FD上穿过电极层20和层间电介质层22。虽然未示出，但是每个垂直沟道CH可以包括沟道层和栅极电介质层。沟道层可以包括多晶硅或单晶硅，并且在一些区域中可以包括诸如硼(B)之类的P型杂质。栅极电介质层可以包括在垂直于第一方向FD的方向上从沟道层的外壁顺序地层叠的隧道电介质层、电荷储存层和阻挡层。在一些实施方式中，栅极电介质层可以具有其中氧化物层、氮化物层和氧化物层顺序层叠的ONO(氧化物-氮化物-氧化物)层叠结构。可以在源极选择线围绕垂直沟道CH的地方配置源极选择晶体管，并且可以在字线围绕垂直沟道CH的地方配置存储器单元。可以在漏极选择线围绕垂直沟道CH的地方配置漏极选择晶体管。源极选择晶体管、存储器单元和漏极选择晶体管可以配置存储器单元阵列。单元区域CAR可以被定义为其中设置有存储器单元阵列的区域。
电极层20可以在第二方向SD上以不同长度从单元区域CAR延伸至联接区域CNR，并且在联接区域CNR中，每个电极层20可以终止于阶梯部分SP，该阶梯部分SP比位于其上的另一电极层20进一步突出。通过电极层20的阶梯部分SP可以形成阶梯结构。
联接区域CNR可以被划分为多个阶梯区域SR和多个缓冲区域BR。电极层20的阶梯部分SP可以位于阶梯区域SR中。阶梯区域SR可以在第二方向SD上设置或布置。每个缓冲区域BR可以设置在相邻的阶梯区域SR之间。因此，可以在第二方向SD上交替地设置多个阶梯区域SR和多个缓冲区域BR。
可以在第一基板10上限定第一电介质层30，以覆盖交替地层叠的电极层20和层间电介质层22以及垂直沟道CH。第一电介质层30的顶表面可以配置存储器芯片MC的与电路芯片PC接合的一个表面。可以在第一电介质层30中限定多个金属层ML1a和ML2a。可以在第一电介质层30的顶表面中限定第一焊盘层PL1。金属层ML2a可以设置在金属层ML1a上方，并且第一焊盘层PL1可以设置在金属层ML2a上方。
可以在金属层ML1a中限定多条位线BL和多条布线W1a。位线BL可以设置在单元区域CAR中。可以在位线BL下方限定位线接触件BLC，以联接位线BL和垂直沟道CH。可以在布线W1a下方限定接触件41，以联接布线W1a和电极层20的阶梯部分SP。
可以在金属层ML2a中限定多条布线W2a。可以在各条布线W2a的下方限定接触件42，以联接布线W2a和布线W1a。可以在第一焊盘层PL1中限定多个第一焊盘PAD1。可以在各个第一焊盘PAD1下方限定接触件43，以联接第一焊盘PAD1和布线W2a。图3例示了如下结构，其中限定在存储器芯片MC中的电极层20联接至限定在电路芯片PC中的传输晶体管PTR，并且每个第一焊盘PAD1可以通过布线W1a和W2a以及接触件41至43联接至电极层20的阶梯部分SP。
参照图3和图4，可以在第二基板12的联接区域CNR中限定隔离层12A以限定有源区ACT。有源区ACT可以以阵列状方式沿第二方向SD和第三方向TD布置。可以在第二基板12上限定在第二方向SD上跨过有源区ACT的栅极G，并且可以在栅极G的相对两侧上的有源区ACT中限定漏极区域D和源极区域S。在每个有源区ACT中，每个传输晶体管PTR由栅极G和漏极区域D以及源极区域S来配置。由于有源区ACT可以沿第二方向SD和第三方向TD布置，因此相应的传输晶体管PTR也可以沿第二方向SD和第三方向TD布置。
可以在沿第二方向SD彼此相邻的传输晶体管PTR之间限定第一边界B1。第一边界B1可以对应于将在第二方向SD上彼此相邻的传输晶体管PTR隔离的隔离层12A的中心线。在本说明书中，中心线可以表示沿着组件的宽度方向中心延伸的线，或者自身沿着组件之间的间隔距离的中心延伸的线。
在第二方向SD上彼此相邻的第一边界B1之间的间隔距离可以定义为传输晶体管PTR在第二方向SD上的间距。传输晶体管PTR在第二方向SD上的间距可以指定为P1。
可以在沿第三方向TD彼此相邻的传输晶体管PTR之间限定第二边界B2。第二边界B2可以对应于将在第三方向TD上彼此相邻的传输晶体管PTR隔离的隔离层12A的中心线。在第三方向TD上彼此相邻的第二边界B2之间的间隔距离可以定义为传输晶体管PTR在第三方向TD上的间距。传输晶体管PTR在第三方向TD上的间距可以指定为P2。
单位区域UA可以由在第二方向SD上彼此相邻的两个第一边界B1和在第三方向TD上彼此相邻的两个第二边界B2限定。单位区域UA在第二方向SD上的长度可以是P1，并且单位区域UA在第三方向TD上的长度可以是P2。在每个单位区域UA中可以设置有一个传输晶体管PTR。单位区域UA可以被定义为用于布置一个传输晶体管PTR的区域。
参照图3，可以在第二基板12上限定第二电介质层50以覆盖传输晶体管PTR。第二电介质层50的顶表面可以配置电路芯片PC的与存储器芯片MC接合的一个表面。可以在第二电介质层50中限定多个金属层ML1b至ML3b。可以在第二电介质层50的顶表面中限定第二焊盘层PL2。金属层ML2b可以设置在金属层ML1b上方，并且金属层ML3b可以设置在金属层ML2b上方。第二焊盘层PL2可以设置在金属层ML3b上方。
可以在金属层ML1b中限定多条布线W1b。可以在各条布线W1b之下限定接触件61，以联接布线W1b和传输晶体管PTR的源极区域S。可以在金属层ML2b中限定多条布线W2b。可以在各条布线W2b下方限定接触件62，以联接布线W2b和布线W1b。可以在金属层ML3b中限定多条布线W3b。可以在各条布线W3b下方限定接触件63，以联接布线W3b和布线W2b。
可以在第二焊盘层PL2中限定多个第二焊盘PAD2。可以在各个第二焊盘PAD2下方限定接触件64，以联接第二焊盘PAD2和布线W3b。每个第二焊盘PAD2可以通过布线W1b、W2b和W3b以及接触件61至64联接至传输晶体管PTR之一的源极区域S。存储器芯片MC和电路芯片PC可以彼此接合，使得第一焊盘PAD1和相应的第二焊盘PAD2彼此联接。
传输晶体管PTR可以由高电压晶体管来配置。配置传输晶体管PTR的每个高电压晶体管比低电压晶体管需要更宽的面积来承受高电压。也就是说，每个传输晶体管PTR需要以足够大以传送高电压的尺寸来制造。
阶梯部分SP在第二方向SD上的间距可以小于传输晶体管PTR在第二方向SD上的间距P1。例如，电极层20的阶梯部分SP在第二方向SD上的间距可以是L1，L1可以是小于P1的值。
由于阶梯部分SP的间距L1和传输晶体管PTR的间距P1之间的尺寸不同，因此阶梯部分SP和相应传输晶体管PTR的源极区域S可能在第一方向FD上彼此不交叠。为了联接在第一方向FD上彼此不交叠的阶梯部分SP和传输晶体管PTR的源极区域S，分别限定于存储器芯片MC的金属层ML1a中的至少一层和金属层ML2a中的至少一层中的至少一条布线W1a和至少一条布线W2a可以通过在与第二方向SD和第三方向TD所限定的平面平行的方向上延伸的重分布线来配置。图3例示了其中金属层ML1a的布线W1a由重分布线配置的示例。
参照图3和图5，第二焊盘PAD2可以以与传输晶体管PTR相同的间距与传输晶体管PTR对齐。每个第二焊盘PAD2可以设置在联接至其的传输晶体管PTR的间距内。
像第二焊盘PAD2一样，第一焊盘PAD1也可以以与传输晶体管PTR相同的间距与传输晶体管PTR对齐。每个第一焊盘PAD1可以设置在联接至其的传输晶体管PTR的间距内。像在第二方向SD和第三方向TD上以恒定间距布置的传输晶体管PTR一样，第一焊盘PAD1和第二焊盘PAD2也可以在第二方向SD和第三方向TD上以恒定间距布置。
第二焊盘PAD2的上述布置不仅可以缩短联接传输晶体管PTR和第二焊盘PAD2的布线W1b、W2b和W3b的长度，而且还可以使布线W1b、W2b和W3b以及接触件61至64均匀分布。例如，联接每个传输晶体管PTR和每个第二焊盘PAD2的布线W1b、W2b和W3b以及接触件61至64可以设置在联接至其的传输晶体管PTR的间距内。布线W1b、W2b和W3b中的每条可以具有短的长度，以便设置在由第二方向SD上的间距和在第三方向TD上的间距限定的传输晶体管PTR的间距区域内。可以针对传输晶体管PTR的每个间距提供相同结构的布线W1b、W2b和W3b以及接触件61至64，并且因此布线W1b、W2b和W3b以及接触件61至64可以形成均匀分布。
减少制造工艺中的制造步骤的数量是减少制造时间和制造成本的非常重要的因素。此外，通过减少制造步骤的数量来简化制造工艺，可以减少在制造工艺期间发生的故障。根据本文公开的实施方式，由于可以缩短电路芯片PC的布线W1b至W3b的长度，因此可以减小布置布线W1b至W3b所需的面积，这可以有助于减小电路芯片PC的金属层的数量。因此，通过减少形成金属层所需的制造步骤的数量，可以减少制造时间和制造成本，并且通过简化制造工艺，可以抑制在制造工艺期间发生的故障。
在第一焊盘层PL1和第二焊盘层PL2中，不设置第一焊盘PAD1和第二焊盘PAD2的区域可以定义为无焊盘区FZ1。无焊盘区FZ1可以不与传输晶体管PTR交叠。在传输晶体管PTR仅设置在联接区域CNR中而不设置在单元区域CAR中的情况下，第一焊盘PAD1和第二焊盘PAD2可以仅设置在联接区域CNR中，而可以不设置在单元区域CAR中。在这种情况下，可以在单元区域CAR中限定无焊盘区FZ1。
无焊盘区FZ1可以用于布置半导体存储器装置中所需的除焊盘以外的元件，诸如例如布线、屏蔽图案、电容器等。在这些元件当中，可能存在需要设置在相对宽的连续空间中的元件。为了提高第一焊盘层PL1和第二焊盘层PL2的利用效率，应当提供在第二方向SD和第三方向TD上具有相对宽的连续形状的无焊盘区FZ1。
在其它实施方式中，第一焊盘PAD1和第二焊盘PAD2可以随机且不规则地设置，使得每个无焊盘区FZ1可以以具有相对窄的面积的不连续形状来提供。在这种情况下，可能无法在每个无焊盘区FZ1中设置需要设置在较宽的面积中的元件，因此可能需要增加布局面积或附加层。然而，如果增加布局面积，则半导体存储器装置100的尺寸可以增加，并且如果形成附加层，则制造步骤的数量可以增加。两种情况都导致制造时间和制造成本的增加，并且导致制造工艺中发生故障的可能性增加。
根据实施方式，通过将第一焊盘PAD1和第二焊盘PAD2设置成与在第二方向SD和第三方向TD上以恒定间距布置的传输晶体管PTR的间距对齐，可以在第一焊盘层PL1和第二焊盘层PL2中配置各自具有相对宽的面积的连续形状的无焊盘区FZ1。因此，由于可以在无焊盘区FZ1中设置需要设置在相对宽的连续空间中的元件，因此不必增加布局面积或不必形成用于布置附加所需元件的附加层。因此，可以减小半导体存储器装置100的尺寸。此外，通过省略形成附加层所需的制造步骤，可以减少制造时间和制造成本，并且通过简化制造工艺，可以抑制在制造工艺期间发生的故障。
图6是例示根据本公开的实施方式的半导体存储器装置的截面图。图7是例示图6所示的传输晶体管、以及联接至其的第一焊盘和第二焊盘的布局图。为了便于说明，将省略对与以上参照图3至图5所描述的组件相同的组件的描述，并且下面将仅描述不同之处。
参照图6和图7，第一焊盘PAD1可以以与阶梯部分SP相同的间距与阶梯部分SP对齐。每个第一焊盘PAD1可以设置在联接至其的阶梯部分SP的间距L1内。第一焊盘PAD1可以设置在阶梯区域SR中，并且可以不设置在缓冲区域BR中。
像第一焊盘PAD1一样，第二焊盘PAD2也可以以与阶梯部分SP相同的间距与阶梯部分SP对齐。每个第二焊盘PAD2可以设置在联接至其的阶梯部分SP的间距L1内。第二焊盘PAD2可以设置在阶梯区域SR中，并且可以不设置在缓冲区域BR中。
联接第一焊盘PAD1和阶梯部分SP的布线W1a和W2a以及接触件41至43可以在阶梯部分SP之上在第一方向FD上对齐，并且可以设置在阶梯部分SP的间距L1内。联接第一焊盘PAD1和阶梯部分SP的布线W1a和W2a以及接触件41至43可以设置在阶梯区域SR中，并且可以不设置在缓冲区域BR中。
在金属层ML1a和ML2a中，不设置布线W1a和W2a的区域可以定义为无金属区FZ2。无金属区FZ2可以在第一方向FD上与缓冲区域BR交叠。无金属区FZ2可以用于布置半导体存储器装置中所需的元件，例如，布线、屏蔽图案、电容器等。
由于阶梯部分SP的间距L1和传输晶体管PTR的间距P1之间的尺寸不同，阶梯部分SP和相应传输晶体管PTR的源极区域S在第一方向FD上可以彼此不交叠也是可行的。为了联接在第一方向FD上彼此不交叠的阶梯部分SP和传输晶体管PTR的源极区域S，可以在电路芯片PC的第二焊盘层PL2中限定重分布线RDL。每条重分布线RDL的一端可以联接至第二焊盘PAD2，并且每条重分布线RDL的另一端可以联接至接触件64。
根据以上参照图6和图7描述的实施方式，由于在第二焊盘层PL2中配置了重分布线RDL，所以不必在存储器芯片MC或电路芯片PC中配置用于布置重分布线RDL的单独金属层。因此，通过减少形成金属层所需的制造步骤的数量，可以减少制造时间和制造成本，并且通过简化制造过程，可以抑制在制造工艺期间发生故障。
在第一焊盘层PL1和第二焊盘层PL2中，不设置第一焊盘PAD1和第二焊盘PAD2以及重分布线RDL的区域可以定义为无焊盘区FZ1。无焊盘区FZ1可以不与传输晶体管PTR交叠。
联接每个传输晶体管PTR和每个第二焊盘PAD2的布线W1b、W2b和W3b以及接触件61至64可以设置在联接至其的传输晶体管PTR的间距内。布线W1b、W2b和W3b中的每条可以具有短的长度，以便设置在由在第二方向SD上的间距P1和在第三方向TD上的间距P2所限定的传输晶体管PTR的间距区域内。可以针对传输晶体管PTR的每个间距提供相同结构的布线W1b、W2b和W3b以及接触件61至64，因此，布线W1b、W2b和W3b以及接触件61至64可以形成均匀分布。
图8是示意性地例示根据本公开的实施方式的半导体存储器装置的结构的布局图。
参照图8，存储器芯片MC的存储器单元阵列110可以设置在单元区域CAR中。电路芯片PC的行解码器121可以设置在联接区域CNR中。行解码器121可以设置为具有在与字线WL的延伸方向垂直的方向(即，第三方向TD)上延伸的形状，第三方向TD也是字线WL的布置方向。电路芯片PC的页缓冲器电路122可以设置在单元区域CAR中。页缓冲器电路122可以设置为具有在垂直于位线BL的延伸方向的方向(即，第二方向SD)上延伸的形状，第二方向SD也是位线BL的布置方向。页缓冲器电路122可以在第一方向FD上与存储器单元阵列110交叠。
行解码器121可以包括多个传输晶体管。在行解码器121所位于的联接区域CNR中，将联接至存储器单元阵列110的电极层和传输晶体管联接的焊盘可以设置在存储器芯片MC的焊盘层和电路芯片PC的焊盘层中。
在单元区域CAR中的页缓冲器电路122所位于的部分中，联接存储器单元阵列110的位线BL和页缓冲器电路122的焊盘可以设置在存储器芯片MC的焊盘层和电路芯片PC的焊盘层中。在页缓冲器电路122外部的单元区域CAR中，无焊盘区FZ1可以设置在存储器芯片MC的焊盘层和电路芯片PC的焊盘层中。
图9至图11是例示根据本公开的实施方式的半导体存储器装置的无焊盘区的截面图。
参照图9，可以在存储器芯片MC的金属层ML2a中限定配置源极线的布线W2a。布线W2a可以联接至第一基板10以将电压传送至第一基板10。布线W2a可以在第一方向FD上与位线BL交叠。在布线W2a与每条位线BL交叠的区域中，可以配置联接电容器，该联接电容器通过由布线W2a制成的第一电极、由位线BL制成的第二电极和由在布线W2a和位线BL之间的第一电介质层30制成的电介质层组成。在擦除操作中，可以通过布线W2a向第一基板10和位线BL施加擦除电压。
如果具有高电平的擦除电压施加到布线W2a，则由于存储器芯片MC的布线W2a和电路芯片PC的布线W1b至W3b之间的耦合，在施加到布线W2a的擦除电压的影响下，电路芯片PC的布线W1b至W3b的电压可能不期望地增加。因此，半导体存储器装置的操作特性可能劣化，并且半导体存储器装置的可靠性可能劣化。
为了解决这种可能性，可以在第一焊盘层PL1的无焊盘区和第二焊盘层PL2的无焊盘区中分别限定屏蔽图案SHIELD1和SHIELD2。可以将恒定电压加载到屏蔽图案SHIELD1和SHIELD2，而与存储器芯片MC和电路芯片PC是否工作无关。例如，恒定电压可以是接地电压。屏蔽图案SHIELD1和SHIELD2可以抑制存储器芯片MC和电路芯片PC之间的不必要的耦合，并且可以减少由于不必要的耦合而导致的半导体存储器装置的操作特性的劣化。
虽然上面参照图9描述的实施方式例示了在存储器芯片MC的第一焊盘层PL1和电路芯片PC的第二焊盘层PL2二者中配置屏蔽图案的情况，应当注意，本公开不限于此。在其它实施方式中，可以仅在存储器芯片MC的第一焊盘层PL1和电路芯片PC的第二焊盘层PL2中的任何一者中配置屏蔽图案。
根据本公开的实施方式，由于可以提供具有宽的面积的连续无焊盘区，因此可以在无焊盘区中设置具有宽的面积的连续屏蔽图案。因此，可以更有效地抑制存储器芯片MC与电路芯片PC之间的耦合，这有助于提高半导体存储器装置的操作特性和可靠性。
参照图10，布线W可以设置在存储器芯片MC的第一焊盘层PL1的无焊盘区中。存储器芯片MC的第一焊盘层PL1的无焊盘区可以用于布置布线W。布线W可以包括传送电源电压的电源线、传送接地电压的接地线、以及传送信号的信号线。
根据本公开的实施方式，由于可以提供具有宽的面积的连续无焊盘区，因此可以增加设置在无焊盘区中的布线的数量。因此，由于可以减少要在电路芯片PC中形成的布线的数量，因此可以有助于减少电路芯片PC的金属层的数量。此外，通过减少形成更少金属层所需的制造步骤的数量，可以减少制造时间和制造成本，并且通过简化制造工艺，可以抑制在制造工艺期间发生的故障。
参照图11，第一电极E1和第二电极E2可以交替地设置在存储器芯片MC的第一焊盘层PL1的无焊盘区和电路芯片PC的第二焊盘层PL2的无焊盘区中。可以配置由彼此相邻的第一电极E1和第二电极E2以及其间的电介质层30和50组成的电容器。第一电极E1和第二电极E2中的每个可以具有其中在第一焊盘层PL1的无焊盘区中限定的第一导电图案M1和在第二焊盘层PL2的无焊盘区中限定的第二导电图案M2层叠的结构。虽然实施方式例示了其中第一电极E1和第二电极E2中的每个包括与第二导电图案M2层叠的第一导电图案M1的情况，但是要注意，本公开不限于此。第一电极E1和第二电极E2中的每个可以由第一导电图案M1或第二导电图案M2来配置。
需要电力来操作半导体存储器装置。当供电时，会伴随有噪声，因此电源的电压电平可能变得不稳定。第一电极E1和第二电极E2中的任何一个可以联接至第一电源V1，而另一个电极可以联接至第二电源V2。第一电源V1可以对应于电源电压(Vcc)，而第二电源V2可以对应于接地电压(Vss)。电容器可以配置使电力供应稳定的储能电容器。
根据本公开的实施方式，由于可以提供具有宽的面积的连续无焊盘区，因此可以在无焊盘区中设置大容量的储能电容器。因此，可以有助于提高半导体存储器装置的电源稳定性。
图12是示意性地例示根据本公开的实施方式的包括半导体存储器装置的存储器***的框图。
参照图12，根据实施方式的存储器***600可以包括非易失性存储器装置610和存储器控制器620。
非易失性存储器装置(NVM装置)610可以由上述半导体存储器装置组成并且可以以上述方式操作。存储器控制器620可以被配置为控制非易失性存储器装置610。通过非易失性存储器装置610和存储器控制器620的组合，可以提供存储卡或固态盘(SSD)。SRAM 621用作处理单元(CPU)622的工作存储器。主机接口(主机I/F)623包括与存储器***600联接的主机的数据交换协议。
纠错码块(ECC)624检测并纠正从非易失性存储器装置610读取的数据中包括的错误。
存储器接口(存储器I/F)625与本实施方式的非易失性存储器装置610接口连接。处理单元622执行用于存储器控制器620的数据交换的总体控制操作。
尽管在附图中未示出，但是对于实施方式所属领域的技术人员而言显而易见的是，根据实施方式的存储器***600可以附加地设置有ROM，该ROM存储用于与主机接口连接的代码数据。非易失性存储器装置610可以被提供为由多个闪存芯片组成的多芯片封装件。
如上所述，根据本实施方式的存储器***600可以被提供为发生错误的可能性低的高可靠性储存介质。具体地，本实施方式的非易失性存储器装置可以包括在诸如最近正在被积极地研究的固态盘(SSD)之类的存储器***中。在这种情况下，存储器控制器620可以被配置为通过诸如USB(通用串行总线)协议、MMC(多媒体卡)协议、PCI-E(***组件互连快速)协议、SATA(串行高级技术附件)协议、PATA(并行高级技术附件)协议、SCSI(小型计算机***接口)协议、ESDI(增强型小型磁盘接口)协议和IDE(集成驱动电子设备)协议之类的各种接口协议之一与外部(例如，主机)进行通信。
图13是示意性地例示根据本公开的实施方式的包括半导体存储器装置的计算***的框图。
参照图13，根据实施方式的计算***700可以包括电联接至***总线760的存储器***710、微处理器(CPU)720、RAM 730、用户接口740和诸如基带芯片组之类的调制解调器750。在根据实施方式的计算***700是移动装置的情况下，可以附加提供用于提供计算***700的操作电压的电池(未示出)。尽管在附图中未示出，但是对于实施方式所属领域的技术人员来说显而易见的是，根据实施方式的计算***700可以附加地设置有应用芯片组、相机图像处理器(CIS)、移动DRAM等。存储器***710可以配置例如使用非易失性存储器来存储数据的SSD(固态驱动器/盘)。否则，存储器***710可以设置为融合闪存(例如，OneNAND闪存)。
尽管已经出于示例性目的描述了本公开的示例实施方式，但是本领域技术人员将理解，在不脱离本公开的范围和精神的情况下，可以进行各种修改、添加和替换。因此，以上和附图中公开的实施方式应仅在描述性意义上考虑，并非用于限制技术范围。本公开的技术范围不受实施方式和附图的限制。本公开的精神和范围应由所附权利要求解释并且包括落入所附权利要求范围内的所有等同物。
相关申请的交叉引用
本申请要求于2020年2月5日向韩国知识产权局提交的韩国专利申请No.10-2020-0013456的优先权，其全部内容通过引用合并于此。

Claims (35)

1.一种半导体存储器装置，该半导体存储器装置包括：
多个第一焊盘，所述多个第一焊盘设置在存储器芯片的一个表面中，联接至所述存储器芯片的存储器单元阵列中所包括的多条行线；以及
多个第二焊盘，所述多个第二焊盘设置在电路芯片的一个表面中并接合至所述多个第一焊盘，并且联接至所述电路芯片的多个传输晶体管，
其中，所述第二焊盘以与所述传输晶体管的间距相同的间距与所述传输晶体管对齐。
2.根据权利要求1所述的半导体存储器装置，
其中，所述电路芯片包括联接所述第二焊盘和所述传输晶体管的布线和接触件，并且
其中，所述布线和所述接触件中的每一者设置在联接至其的传输晶体管的间距内。
3.根据权利要求1所述的半导体存储器装置，
其中，所述第一焊盘设置在所述存储器芯片的一个表面的第一焊盘层中，并且所述第二焊盘设置在所述电路芯片的一个表面的第二焊盘层中，并且
其中，所述第一焊盘层和所述第二焊盘层中的每一者包括未设置所述第一焊盘和所述第二焊盘的无焊盘区，并且所述无焊盘区与所述传输晶体管不交叠。
4.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
布线，所述布线设置在所述无焊盘区中。
5.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
屏蔽图案，所述屏蔽图案设置在所述无焊盘区中，并且具有独立于所述存储器芯片或所述电路芯片的操作的恒定电位。
6.根据权利要求3所述的半导体存储器装置，该半导体存储器装置还包括：
电容器，所述电容器设置在所述无焊盘区中，所述电容器由第一电极、第二电极以及在所述第一电极和所述第二电极之间的电介质层来配置。
7.根据权利要求6所述的半导体存储器装置，其中，所述电容器的所述第一电极和所述第二电极中的一个电极联接至电源电压，并且所述第一电极和所述第二电极中的另一个电极联接至接地电压。
8.根据权利要求1所述的半导体存储器装置，其中，所述存储器芯片包括：
第一基板；
多个层间电介质层，所述多个层间电介质层与所述多条行线交替地层叠在所述第一基板上；以及
多个垂直沟道，所述多个垂直沟道穿过所述多条行线和所述多个层间电介质层。
9.一种半导体存储器装置，该半导体存储器装置包括：
存储器芯片以及接合到所述存储器芯片上的电路芯片，
其中，所述存储器芯片包括存储器单元阵列和第一焊盘层，所述第一焊盘层具有分别联接至所述存储器单元阵列的多条行线的多个第一焊盘，
其中，所述电路芯片包括多个传输晶体管以及第二焊盘层，所述第二焊盘层具有分别联接至所述多个传输晶体管并且分别接合至所述多个第一焊盘的多个第二焊盘，并且
其中，所述多个第二焊盘中的每一个设置在对应的传输晶体管的间距内。
10.根据权利要求9所述的半导体存储器装置，
其中，所述电路芯片还包括联接所述多个第二焊盘和所述多个传输晶体管的布线和接触件，并且
其中，所述布线和所述接触件中的每一者设置在对应的传输晶体管的间距内。
11.根据权利要求9所述的半导体存储器装置，
其中，所述第一焊盘层和所述第二焊盘层包括未设置所述第一焊盘和所述第二焊盘的无焊盘区，并且
其中，所述无焊盘区与所述多个传输晶体管不交叠。
12.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
布线，所述布线设置在所述无焊盘区中。
13.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
屏蔽图案，所述屏蔽图案设置在所述无焊盘区中，并且具有与所述存储器芯片和所述电路芯片是否操作无关的恒定电位。
14.根据权利要求11所述的半导体存储器装置，该半导体存储器装置还包括：
电容器，所述电容器由设置在所述无焊盘区中的第一电极和第二电极以及在所述第一电极和所述第二电极之间的电介质层来配置。
15.根据权利要求14所述的半导体存储器装置，其中，所述电容器的所述第一电极和所述第二电极中的一个电极联接至电源电压，并且所述第一电极和所述第二电极中的另一个电极联接至接地电压。
16.一种半导体存储器装置，该半导体存储器装置包括：
存储器芯片，所述存储器芯片包括存储器单元阵列，所述存储器单元阵列联接至以不同长度终止以限定多个阶梯部分的多条行线，所述多个阶梯部分分别联接至在所述存储器芯片的一个表面上限定的多个第一焊盘；以及
电路芯片，所述电路芯片具有多个第二焊盘，所述多个第二焊盘限定在所述电路芯片的一个表面上，所述多个第二焊盘分别联接至多个传输晶体管并且接合至在所述存储器芯片的一个表面上限定的所述多个第一焊盘，
其中，所述第一焊盘以与所述阶梯部分的间距相同的间距与所述阶梯部分对齐。
17.根据权利要求16所述的半导体存储器装置，
其中，所述存储器芯片还包括联接所述多个第一焊盘和所述多个阶梯部分的第一布线和第一接触件，并且
其中，所述第一布线和所述第一接触件中的每一者设置在对应的阶梯部分的间距内。
18.根据权利要求17所述的半导体存储器装置，
其中，所述半导体存储器装置包括设置有所述存储器单元阵列的单元区域以及在所述单元区域外部的联接区域，
其中，所述联接区域包括所述多个阶梯部分所位于的多个阶梯区域以及设置在相邻的阶梯区域之间的缓冲区域，并且
其中，所述第一布线设置在所述存储器芯片的金属层中，所述金属层包括与所述缓冲区域交叠的、未设置所述第一布线的无金属区。
19.根据权利要求16所述的半导体存储器装置，
其中，所述电路芯片还包括联接所述第二焊盘和所述传输晶体管的第二布线和第二接触件，并且
其中，所述第二布线和所述第二接触件中的每一者设置在对应的传输晶体管的间距内。
20.根据权利要求19所述的半导体存储器装置，
其中，所述多个第一焊盘设置在所述存储器芯片的一个表面的第一焊盘层中，并且所述多个第二焊盘设置在所述电路芯片的一个表面的第二焊盘层中，
其中，所述电路芯片包括在所述第二焊盘层中限定的多条重分布线，并且
其中，所述多条重分布线中的每一条的一端联接至所述多个第二焊盘中的一个第二焊盘，而另一端联接至所述第二接触件中的一个第二接触件。
21.根据权利要求20所述的半导体存储器装置，
其中，所述第一焊盘层和所述第二焊盘层中的每一个包括未设置所述多个第一焊盘、所述多个第二焊盘和所述重分布线的无焊盘区，并且
其中，所述无焊盘区与所述多个传输晶体管不交叠。
22.根据权利要求21所述的半导体存储器装置，该半导体存储器装置还包括：
布线，所述布线设置在所述无焊盘区中。
23.根据权利要求21所述的半导体存储器装置，该半导体存储器装置还包括：
屏蔽图案，所述屏蔽图案设置在所述无焊盘区中，并且具有独立于所述存储器芯片和所述电路芯片的操作的恒定电位。
24.根据权利要求21所述的半导体存储器装置，该半导体存储器装置还包括：
电容器，所述电容器由设置在所述无焊盘区中的第一电极和第二电极以及在所述第一电极和所述第二电极之间的电介质层来配置。
25.根据权利要求24所述的半导体存储器装置，其中，所述电容器的所述第一电极和所述第二电极中的一个电极联接至电源电压，并且所述第一电极和所述第二电极中的另一个电极联接至接地电压。
26.一种半导体存储器装置，该半导体存储器装置包括：
存储器芯片和层叠在所述存储器芯片上的电路芯片，
其中，所述存储器芯片包括行线，多条所述行线与多个层间电介质层交替地层叠在第一基板上，多条所述行线以不同的长度延伸以限定阶梯部分，所述阶梯部分联接至设置在第一焊盘层中的多个第一焊盘，
其中，所述电路芯片包括在第二基板上限定的多个传输晶体管，所述多个传输晶体管分别联接至限定在第二焊盘层中并分别接合至所述第一焊盘的多个第二焊盘，并且
其中，所述多个第一焊盘中的每个第一焊盘设置在与所述第一焊盘联接的阶梯部分的间距内。
27.根据权利要求26所述的半导体存储器装置，
其中，所述存储器芯片还包括联接所述多个第一焊盘和所述阶梯部分的第一布线和第一接触件，并且
其中，所述第一布线和所述第一接触件中的每一者设置在对应的阶梯部分的间距内。
28.根据权利要求27所述的半导体存储器装置，
其中，所述半导体存储器装置包括设置有存储器单元阵列的单元区域和在所述单元区域外部的联接区域，并且所述联接区域包括设置有所述阶梯部分的多个阶梯区域以及在相邻的阶梯区域之间的缓冲区域，并且
其中，所述第一布线设置在所述存储器芯片的金属层中，所述金属层包括未设置所述第一布线并且与所述缓冲区域交叠的无金属区。
29.根据权利要求26所述的半导体存储器装置，
其中，所述电路芯片还包括联接所述第二焊盘和所述传输晶体管的第二布线和第二接触件，并且
其中，所述第二布线和所述第二接触件中的每一者设置在对应的传输晶体管的间距内。
30.根据权利要求29所述的半导体存储器装置，
其中，所述电路芯片包括设置在所述第二焊盘层中的多条重分布线，并且
其中，所述多条重分布线中的每一条的一端联接至所述多个第二焊盘中的一个第二焊盘，并且另一端联接至所述第二接触件中的一个第二接触件。
31.根据权利要求30所述的半导体存储器装置，
其中，所述第一焊盘层和所述第二焊盘层包括无焊盘区，在所述无焊盘区中未设置所述第一焊盘、所述第二焊盘以及所述重分布线，并且
其中，所述无焊盘区与所述多个传输晶体管不交叠。
32.根据权利要求31所述的半导体存储器装置，该半导体存储器装置还包括：
布线，所述布线设置在所述无焊盘区中。
33.根据权利要求31所述的半导体存储器装置，半导体存储器装置还包括：
屏蔽图案，所述屏蔽图案设置在所述无焊盘区中，并且具有与所述存储器芯片和所述电路芯片是否操作无关的恒定电位。
34.根据权利要求31所述的半导体存储器装置，该半导体存储器装置还包括：
电容器，所述电容器由设置在所述无焊盘区中的第一电极和第二电极以及在所述第一电极和所述第二电极之间的电介质层来配置。
35.根据权利要求34所述的半导体存储器装置，其中，所述电容器的所述第一电极和所述第二电极中的一个电极联接至电源电压，并且所述第一电极和所述第二电极中的另一个电极联接至接地电压。
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