JP3080146B2 - 自動ロック回路 - Google Patents
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- 240000007320 Pinus strobus Species 0.000 claims description 49
- 238000000034 method Methods 0.000 claims description 19
- 238000001514 detection method Methods 0.000 claims description 2
- 230000001360 synchronised effect Effects 0.000 description 7
- 238000010586 diagram Methods 0.000 description 6
- 230000010355 oscillation Effects 0.000 description 3
- 230000000630 rising effect Effects 0.000 description 3
- FEWCTJHCXOHWNL-UHFFFAOYSA-N Roxatidine acetate hydrochloride Chemical compound Cl.CC(=O)OCC(=O)NCCCOC1=CC=CC(CN2CCCCC2)=C1 FEWCTJHCXOHWNL-UHFFFAOYSA-N 0.000 description 2
- 230000001419 dependent effect Effects 0.000 description 2
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000004519 manufacturing process Methods 0.000 description 1
- 238000001228 spectrum Methods 0.000 description 1
- 238000003786 synthesis reaction Methods 0.000 description 1
- 230000002123 temporal effect Effects 0.000 description 1
- 238000009966 trimming Methods 0.000 description 1
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
- H03L7/191—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number using at least two different signals from the frequency divider or the counter for determining the time difference
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Description
【0001】
【発明の属する技術分野】本発明は、周波数合成位相ロ
ックループを使用する場合に用いられる全てのBiCM
OS電圧制御発振器に関する。
ックループを使用する場合に用いられる全てのBiCM
OS電圧制御発振器に関する。
【0002】
【従来の技術】電圧制御発振器(以下、VCOと呼ぶ)
は、その出力周波数(Fout)が入力制御電圧(Vc
nt)の関数となっている装置である。VCOは基準信
号を追跡するためにしばしば用いられる。これは、位相
ロックループ(以下、PLLと呼ぶ)を用いることによ
りなされる。位相検出器は、基準信号の周波数(Fre
f)の位相とVCOの分割周波数(Fvco/N、N=
1、2、3、4、…)の位相とを比較する。この位相差
によって、VCOの発振周波数が交流になり、VCOの
入力部が充電または放電される。位相検出器の2つの入
力信号の周波数が所定のエラーマージンの範囲内で等し
い時、PLLは基準信号に対して“ロックされた”とい
う。VCOの設計は、PLLの全性能を決定するうえで
重要である。入力電圧の小さな変動に対するVCOの安
定性は、PLLの安定性およびジッタを決定するうえで
重要である。ジッタは、連続する一連のパルスの時間的
位置における見かけ変動であると考えられる。
は、その出力周波数(Fout)が入力制御電圧(Vc
nt)の関数となっている装置である。VCOは基準信
号を追跡するためにしばしば用いられる。これは、位相
ロックループ(以下、PLLと呼ぶ)を用いることによ
りなされる。位相検出器は、基準信号の周波数(Fre
f)の位相とVCOの分割周波数(Fvco/N、N=
1、2、3、4、…)の位相とを比較する。この位相差
によって、VCOの発振周波数が交流になり、VCOの
入力部が充電または放電される。位相検出器の2つの入
力信号の周波数が所定のエラーマージンの範囲内で等し
い時、PLLは基準信号に対して“ロックされた”とい
う。VCOの設計は、PLLの全性能を決定するうえで
重要である。入力電圧の小さな変動に対するVCOの安
定性は、PLLの安定性およびジッタを決定するうえで
重要である。ジッタは、連続する一連のパルスの時間的
位置における見かけ変動であると考えられる。
【0003】以下、VCOに特有の性質について述べ
る。図3(a)に示されているVCOの特性として、簡
単に言えば、直流の入力制御電圧Vcntが増加する
と、これに応じて出力周波数Foutも上昇すると考え
られる。勿論、これとは逆の特性もある。温度および電
力供給の変動が、発振周波数の変化を起こす一方(図3
(a)においては<−>で示されている)、その特性が
最終的に存在する条件により大きな影響を受け、その勾
配は製造時の実際のプロセス条件(“bst”、“ty
p”、および“wst”)となる。“bst”は、結果
として最も高い出力速度で得られるプロセス条件(抵抗
値、トランジスタのパラメータ値、線材の容量値)を表
し、“typ”は平均出力速度で得られる前記条件値を
表し、一方、“wst”は最も低い出力速度で得られる
前記条件値をあらわす。図3(a)において、一般的な
温度および電力供給の条件が想定されている。
る。図3(a)に示されているVCOの特性として、簡
単に言えば、直流の入力制御電圧Vcntが増加する
と、これに応じて出力周波数Foutも上昇すると考え
られる。勿論、これとは逆の特性もある。温度および電
力供給の変動が、発振周波数の変化を起こす一方(図3
(a)においては<−>で示されている)、その特性が
最終的に存在する条件により大きな影響を受け、その勾
配は製造時の実際のプロセス条件(“bst”、“ty
p”、および“wst”)となる。“bst”は、結果
として最も高い出力速度で得られるプロセス条件(抵抗
値、トランジスタのパラメータ値、線材の容量値)を表
し、“typ”は平均出力速度で得られる前記条件値を
表し、一方、“wst”は最も低い出力速度で得られる
前記条件値をあらわす。図3(a)において、一般的な
温度および電力供給の条件が想定されている。
【0004】実際必要とされている目標周波数出力範囲
を生成する入力電圧範囲(Va、Vb、Vc)は、プロ
セス条件に大きく依存する。従って、バイアス発生器中
を流れる必要な電流範囲(図3(b)に示されているI
a、Ib、およびIc)は、あるプロセス条件から他の
条件へ急激に変化する。必要とされる電流範囲(Ic)
は、最低のプロセス条件において最も広く、最高のプロ
セス条件では最も狭く(Ia)なる。
を生成する入力電圧範囲(Va、Vb、Vc)は、プロ
セス条件に大きく依存する。従って、バイアス発生器中
を流れる必要な電流範囲(図3(b)に示されているI
a、Ib、およびIc)は、あるプロセス条件から他の
条件へ急激に変化する。必要とされる電流範囲(Ic)
は、最低のプロセス条件において最も広く、最高のプロ
セス条件では最も狭く(Ia)なる。
【0005】
【発明が解決しようとする課題】従来、プロセス条件に
関係なく、固定された電流範囲(Itrad)は必要な
出力周波数Foutを生成するために用いられていた。
図3(b)において、大きな電流範囲(Ic)が目標出
力時間Tout(target)を生成することを要求
されている最低の場合にVCOに同じ電流範囲が与えら
れるが、反対に、小さな電流範囲(Ia)のみが必要と
される場合は、最高の状態にあるといえる。ここで、こ
の従来の手法を用いて、入力電流における小さな変動が
目標出力時間Tout(target)における重要な
シフトを生成するので、ジッタを増加し、システムの安
定性を低下させてしまう例を示す。
関係なく、固定された電流範囲(Itrad)は必要な
出力周波数Foutを生成するために用いられていた。
図3(b)において、大きな電流範囲(Ic)が目標出
力時間Tout(target)を生成することを要求
されている最低の場合にVCOに同じ電流範囲が与えら
れるが、反対に、小さな電流範囲(Ia)のみが必要と
される場合は、最高の状態にあるといえる。ここで、こ
の従来の手法を用いて、入力電流における小さな変動が
目標出力時間Tout(target)における重要な
シフトを生成するので、ジッタを増加し、システムの安
定性を低下させてしまう例を示す。
【0006】例えば、以下のごとく設定する。
【0007】(a) Itrad=250μA、Ia=
20μA、Ib=40μA、およびIc=90μA。
20μA、Ib=40μA、およびIc=90μA。
【0008】(b) 入力電圧を0.8〜3.3ボルト
で変化させることにより、120MHz周波数範囲に亘
ってVCOが起動する。そして、 (c) 入力電圧における50mVの変動で入力電流に
おける(Itrad/50)の変動を生成する。
で変化させることにより、120MHz周波数範囲に亘
ってVCOが起動する。そして、 (c) 入力電圧における50mVの変動で入力電流に
おける(Itrad/50)の変動を生成する。
【0009】入力電流におけるこの5μAの変化は発振
周波数において、最良、通常、および最悪の場合のそれ
ぞれのプロセス条件に対して30MHz、15MHz、
および6.67MHzの変化を生成する。事実、時間T
out−電流Iの特性の勾配が大きい程、周波数シフト
が大きくなる。従って、システムの安定性は、低下し、
ジッタが増加する。
周波数において、最良、通常、および最悪の場合のそれ
ぞれのプロセス条件に対して30MHz、15MHz、
および6.67MHzの変化を生成する。事実、時間T
out−電流Iの特性の勾配が大きい程、周波数シフト
が大きくなる。従って、システムの安定性は、低下し、
ジッタが増加する。
【0010】これとは反対に、電流Itradを複数の
電流範囲に分割することにより、システムの安定性とジ
ッタを著しく改善することができる。例えば、次の3つ
の電流範囲がIr1=40μA、Ir2=80μA、お
よびIr3=160μA、であったとすると、同じ50
mVの入力電圧変動は、入力電流においては(40/5
0)μA、(80/50)μA、(160/50)μA
の変化のみを生成する。従って、最良、通常、および最
悪の場合のそれぞれのプロセス条件に対して、4.8M
Hz、4.8MHz、および4.26MHzの周波数シ
フトが生成される。電流範囲の数値が大きくなる程、周
波数シフトが小さくなるので、ジッタがより小さくな
る。電流範囲は、プロセス条件、周囲の温度、あるいは
電力供給電圧に関係なく、PLLがロックを達成するこ
とを確実にするために、明らかにオーバーラップしなけ
ればならない。
電流範囲に分割することにより、システムの安定性とジ
ッタを著しく改善することができる。例えば、次の3つ
の電流範囲がIr1=40μA、Ir2=80μA、お
よびIr3=160μA、であったとすると、同じ50
mVの入力電圧変動は、入力電流においては(40/5
0)μA、(80/50)μA、(160/50)μA
の変化のみを生成する。従って、最良、通常、および最
悪の場合のそれぞれのプロセス条件に対して、4.8M
Hz、4.8MHz、および4.26MHzの周波数シ
フトが生成される。電流範囲の数値が大きくなる程、周
波数シフトが小さくなるので、ジッタがより小さくな
る。電流範囲は、プロセス条件、周囲の温度、あるいは
電力供給電圧に関係なく、PLLがロックを達成するこ
とを確実にするために、明らかにオーバーラップしなけ
ればならない。
【0011】この結果、プロセス変動に関係なく低いジ
ッタを得るために、複数の電流範囲を有し、それぞれの
プロセスチップに最適の電流範囲を選択することができ
るVCOが必要となる。手動電流スイッチは、レーザト
リミングが非常に高価である以上に、顧客には面倒であ
り、ピンの数が増加してしまう。このため、最適の電流
範囲を持つプロセスチップのそれぞれのタイプを与える
自動手段が重要となってくる。また、非常に幅広い動作
温度範囲に亘ってロックを維持できることも重要とな
る。
ッタを得るために、複数の電流範囲を有し、それぞれの
プロセスチップに最適の電流範囲を選択することができ
るVCOが必要となる。手動電流スイッチは、レーザト
リミングが非常に高価である以上に、顧客には面倒であ
り、ピンの数が増加してしまう。このため、最適の電流
範囲を持つプロセスチップのそれぞれのタイプを与える
自動手段が重要となってくる。また、非常に幅広い動作
温度範囲に亘ってロックを維持できることも重要とな
る。
【0012】本発明は、目標周波数に対してPLLが自
動的にロックされることを確実にし、プロセス変動に関
係なく低ジッタを示し、非常に幅広い動作温度範囲にわ
たってこのロックを維持できる自動ロック回路を提供し
ようとするものである。
動的にロックされることを確実にし、プロセス変動に関
係なく低ジッタを示し、非常に幅広い動作温度範囲にわ
たってこのロックを維持できる自動ロック回路を提供し
ようとするものである。
【0013】
【課題を解決するための手段】本発明によれば、ほぼ零
の電圧温度係数をもつ基準電圧を生成する電圧発生器
と、直流入力電圧と接地電圧を切り替えるための2つの
スイッチの一方の出力電圧と前記基準電圧とを比較する
電圧比較器と、電圧制御発振器の出力とこの出力を受け
るプログラマブル分周器内からの内部ノードの出力とか
らしきい位相値を決定するために使用される高周波信号
出力を選択する選択回路であって、前記しきい位相値は
PLL回路の最大エラー許容値と前記プログラマブル分
周器の分周比によって規定される選択回路と、前記高周
波信号に応答して、基準周波数信号と前記電圧制御発振
器の分周された出力周波数信号との間の位相差を比較す
るロック検出器であって、前記位相差が前記しきい位相
値より小さいとき、該ロック検出器の出力は、前記位相
同期ループ回路がロックされたことを示し、前記位相差
が前記しきい位相値より大きいとき、前記ロック検出器
の出力は前記PLL回路が非同期であることを示す、ロ
ック検出器と、前記基準周波数に応答して、ストローブ
点を規定する単一または多数の出力クロック信号を生成
するタイマ回路であって、これら出力クロックの1つは
前記位相同期ループ回路の必要なロックアップ時間より
長いサイクル時間を持つ、タイマ回路と、前記タイマ回
路からの前記出力クロック信号と前記基準周波数信号と
を使って前記ロック検出器の出力をストローブするスト
ローブ回路であって、該ストローブ回路の出力は現在の
周囲の温度でロックが現在の周波数範囲で達成されたか
否かを示す、ストローブ回路と、前記電圧比較器の出力
と前記ストローブ回路の出力との論理積をとるアンドゲ
ートであって、該アンドゲートの出力値は、前記PLL
回路がロックを達成することができたか否かを示し、か
つそれは“通常のPLL動作”の下で全ての温度範囲で
このロックを維持できるかを示す、アンドゲートと、前
記アンドゲートの出力に応じて前記2つのスイッチのい
ずれかを任意のある時間でオンにすることを制御するレ
ベルに変換するレベル変換器と、前記アンドゲートの出
力を入力制御信号として受け、前記ストローブ回路の出
力をクロック信号として受け、2nまでの唯一出力状態
を持つnビットカウンタであって、各唯一の状態は前記
電圧制御発振器に含まれるバイアス発生器の唯一の電流
範囲を規定し、よって前記位相同期ループ回路の唯一の
周波数範囲を規定し、各唯一の状態の値は前記入力制御
信号の値によって制御され、該入力制御信号は前記位相
同期ループ回路がすべての動作温度範囲において“ロッ
ク”状態を維持できるか否かを示す、nビットカウンタ
と、前記nビットカウンタの出力に応答して、前記バイ
アス発生器における電流範囲をセットするバイアススイ
ッチとを含むことを特徴とする自動ロック回路が得られ
る。
の電圧温度係数をもつ基準電圧を生成する電圧発生器
と、直流入力電圧と接地電圧を切り替えるための2つの
スイッチの一方の出力電圧と前記基準電圧とを比較する
電圧比較器と、電圧制御発振器の出力とこの出力を受け
るプログラマブル分周器内からの内部ノードの出力とか
らしきい位相値を決定するために使用される高周波信号
出力を選択する選択回路であって、前記しきい位相値は
PLL回路の最大エラー許容値と前記プログラマブル分
周器の分周比によって規定される選択回路と、前記高周
波信号に応答して、基準周波数信号と前記電圧制御発振
器の分周された出力周波数信号との間の位相差を比較す
るロック検出器であって、前記位相差が前記しきい位相
値より小さいとき、該ロック検出器の出力は、前記位相
同期ループ回路がロックされたことを示し、前記位相差
が前記しきい位相値より大きいとき、前記ロック検出器
の出力は前記PLL回路が非同期であることを示す、ロ
ック検出器と、前記基準周波数に応答して、ストローブ
点を規定する単一または多数の出力クロック信号を生成
するタイマ回路であって、これら出力クロックの1つは
前記位相同期ループ回路の必要なロックアップ時間より
長いサイクル時間を持つ、タイマ回路と、前記タイマ回
路からの前記出力クロック信号と前記基準周波数信号と
を使って前記ロック検出器の出力をストローブするスト
ローブ回路であって、該ストローブ回路の出力は現在の
周囲の温度でロックが現在の周波数範囲で達成されたか
否かを示す、ストローブ回路と、前記電圧比較器の出力
と前記ストローブ回路の出力との論理積をとるアンドゲ
ートであって、該アンドゲートの出力値は、前記PLL
回路がロックを達成することができたか否かを示し、か
つそれは“通常のPLL動作”の下で全ての温度範囲で
このロックを維持できるかを示す、アンドゲートと、前
記アンドゲートの出力に応じて前記2つのスイッチのい
ずれかを任意のある時間でオンにすることを制御するレ
ベルに変換するレベル変換器と、前記アンドゲートの出
力を入力制御信号として受け、前記ストローブ回路の出
力をクロック信号として受け、2nまでの唯一出力状態
を持つnビットカウンタであって、各唯一の状態は前記
電圧制御発振器に含まれるバイアス発生器の唯一の電流
範囲を規定し、よって前記位相同期ループ回路の唯一の
周波数範囲を規定し、各唯一の状態の値は前記入力制御
信号の値によって制御され、該入力制御信号は前記位相
同期ループ回路がすべての動作温度範囲において“ロッ
ク”状態を維持できるか否かを示す、nビットカウンタ
と、前記nビットカウンタの出力に応答して、前記バイ
アス発生器における電流範囲をセットするバイアススイ
ッチとを含むことを特徴とする自動ロック回路が得られ
る。
【0014】
【発明の実施の形態】本発明の実施の形態について説明
する前に、原理及び作用について説明する。ロック検出
器は、その名が示すように、しきい値に対する周波数F
refとFvco/Nとの位相差を比較することによっ
て、PLLのロック状態を検出する。検出は、高周波数
信号(HFS)により規定される。もし、これら2周波
数間の位相差がこのしきい値よりも大きければ、ロック
検出器はFLS=“0”を出力する。そうでなければ、
FLS=“1”を出力する。ロック検出器の出力は高分
解能信号であるので、微細ロック信号(FLS)と呼ば
れる。タイマ回路は、ストローブ回路におけるストロー
ブ点を規定する出力クロック信号を発生する。これらク
ロック信号の1つは、要求されるPLLのロックアップ
時間(tlck)よりも長い周期を有する。この同じ信
号は、ストローブ回路を作動させる。ひとたび作動する
と、ストローブ回路は、時間における多くの点の整数m
(m>1)点にて信号FLSをストローブする。
する前に、原理及び作用について説明する。ロック検出
器は、その名が示すように、しきい値に対する周波数F
refとFvco/Nとの位相差を比較することによっ
て、PLLのロック状態を検出する。検出は、高周波数
信号(HFS)により規定される。もし、これら2周波
数間の位相差がこのしきい値よりも大きければ、ロック
検出器はFLS=“0”を出力する。そうでなければ、
FLS=“1”を出力する。ロック検出器の出力は高分
解能信号であるので、微細ロック信号(FLS)と呼ば
れる。タイマ回路は、ストローブ回路におけるストロー
ブ点を規定する出力クロック信号を発生する。これらク
ロック信号の1つは、要求されるPLLのロックアップ
時間(tlck)よりも長い周期を有する。この同じ信
号は、ストローブ回路を作動させる。ひとたび作動する
と、ストローブ回路は、時間における多くの点の整数m
(m>1)点にて信号FLSをストローブする。
【0015】もし、これらストローブ点全てにおけるF
LSの値が“1”ならば、ストローブ回路の出力(CL
S)もまた“1”である。CLS=“1”とは、温度T
にてPLLが“同期”状態に達したことを示している。
もし、これらmストローブ点のいずれか一つの点でFL
Sの値が“0”ならば、PLLはまだ“非同期”状態、
すなわちCLS=“0”であると考えられる。ところ
が、CLS=“1”は、温度TにてPLLが“同期”状
態に達したことを示しているが、全体の動作温度範囲に
亘ってPLLがこの状態を維持できるか否かは電圧比較
器の出力VCOUTによる。
LSの値が“1”ならば、ストローブ回路の出力(CL
S)もまた“1”である。CLS=“1”とは、温度T
にてPLLが“同期”状態に達したことを示している。
もし、これらmストローブ点のいずれか一つの点でFL
Sの値が“0”ならば、PLLはまだ“非同期”状態、
すなわちCLS=“0”であると考えられる。ところ
が、CLS=“1”は、温度TにてPLLが“同期”状
態に達したことを示しているが、全体の動作温度範囲に
亘ってPLLがこの状態を維持できるか否かは電圧比較
器の出力VCOUTによる。
【0016】電圧比較器は、2つの電圧信号(Vcnt
またはGND)のいずれか一方を基準電圧Vrefと比
較する。基準電圧Vrefは、ほぼゼロの温度係数を有
している。一方、PLLは“非同期”状態にある間、電
圧比較器はVCOの入力制御電圧VcntをVrefと
比較する。もし、所定の温度でVcnt<Vrefであ
れば、VCOUT=“1”である。そうでない場合は、
VCOUT=“0”である。もし、CLS=“1”、か
つVCOUT=“1”であれば、全てのロック信号(O
LS)は“1”である。OLS=“1”は、PLLが
“同期”状態であり、温度に関係なくこの状態を維持で
きることを示している。もしそうでなければ、OLS=
“0”となる。ひとたびOLS=“1”となると、電圧
比較器は、基準電圧VrefをGNDと比較する。事
実、基準電圧Vrefよりも低いいかなる電圧でも問題
はない。
またはGND)のいずれか一方を基準電圧Vrefと比
較する。基準電圧Vrefは、ほぼゼロの温度係数を有
している。一方、PLLは“非同期”状態にある間、電
圧比較器はVCOの入力制御電圧VcntをVrefと
比較する。もし、所定の温度でVcnt<Vrefであ
れば、VCOUT=“1”である。そうでない場合は、
VCOUT=“0”である。もし、CLS=“1”、か
つVCOUT=“1”であれば、全てのロック信号(O
LS)は“1”である。OLS=“1”は、PLLが
“同期”状態であり、温度に関係なくこの状態を維持で
きることを示している。もしそうでなければ、OLS=
“0”となる。ひとたびOLS=“1”となると、電圧
比較器は、基準電圧VrefをGNDと比較する。事
実、基準電圧Vrefよりも低いいかなる電圧でも問題
はない。
【0017】信号OLSの値は、nビットカウンタの出
力状態を制御する。OLS=“0”はnビットカウンタ
に対してその次の出力状態に変えるように命令するが、
OLS=“1”は結局nビットカウンタに対して出力状
態を変えないように命令する。nビットカウンタのそれ
ぞれの状態は、バイアス発生器における単一電流範囲を
規定するので、VCO内の電流制御発振器における単一
周波数範囲も規定される。
力状態を制御する。OLS=“0”はnビットカウンタ
に対してその次の出力状態に変えるように命令するが、
OLS=“1”は結局nビットカウンタに対して出力状
態を変えないように命令する。nビットカウンタのそれ
ぞれの状態は、バイアス発生器における単一電流範囲を
規定するので、VCO内の電流制御発振器における単一
周波数範囲も規定される。
【0018】nビットカウンタのそれぞれの出力状態に
対するバイアス発生器の単一電流範囲を規定するバイア
ススイッチを用いることによって、非常に幅広い動作周
波数範囲を有するVCOを生成することが可能である。
言うまでもなく、これらの周波数範囲は、プロセスある
いは周囲の(温度および電圧の)変動に関係なくロック
を保証するためにオーバーラップしなければならない。
クロック信号CLKの立上がり端でのnビットカウンタ
に対する全てのロック信号(OLS)の入力値により、
ロックが達成されるまでVCO周波数範囲のフルスペク
トラムをスキャンすることが可能である。スイッチ電圧
(Vsw)を基準電圧(Vref)と比較することによ
って、全体の動作温度範囲にわたってロックを維持でき
ないのであれば、周波数範囲の最右端にてPLLがロッ
クしないようにすることが可能である。整数m(m>
1)番点にて微細ロック信号(FLS)をストローブす
ることにより、誤ロックが発生しないようにすることが
可能である。
対するバイアス発生器の単一電流範囲を規定するバイア
ススイッチを用いることによって、非常に幅広い動作周
波数範囲を有するVCOを生成することが可能である。
言うまでもなく、これらの周波数範囲は、プロセスある
いは周囲の(温度および電圧の)変動に関係なくロック
を保証するためにオーバーラップしなければならない。
クロック信号CLKの立上がり端でのnビットカウンタ
に対する全てのロック信号(OLS)の入力値により、
ロックが達成されるまでVCO周波数範囲のフルスペク
トラムをスキャンすることが可能である。スイッチ電圧
(Vsw)を基準電圧(Vref)と比較することによ
って、全体の動作温度範囲にわたってロックを維持でき
ないのであれば、周波数範囲の最右端にてPLLがロッ
クしないようにすることが可能である。整数m(m>
1)番点にて微細ロック信号(FLS)をストローブす
ることにより、誤ロックが発生しないようにすることが
可能である。
【0019】次に、本発明の好ましい実施の形態につい
て説明する。図1は、本発明による自動ロック回路を示
し、図2は、図1の自動ロック回路を組み込んだ位相ロ
ックループ回路100を示している。図1、図2におい
て、同じ部分には同一番号を付しており、動作説明は図
2を参照して行う。
て説明する。図1は、本発明による自動ロック回路を示
し、図2は、図1の自動ロック回路を組み込んだ位相ロ
ックループ回路100を示している。図1、図2におい
て、同じ部分には同一番号を付しており、動作説明は図
2を参照して行う。
【0020】位相検出器110は、2つの出力信号UP
とDNを生成すべく、入力される基準信号の周波数Fr
efとVCO140の分割周波数Fvco/Nとの間の
位相差に応答する。周波数Frefが周波数Fvco/
Nよりも高い時は、信号UPは高くなる。そして、基準
信号の周波数FrefがVCO140の分割周波数Fv
co/Nよりも低い時は、信号DNが高くなる。チャー
ジポンプ回路120は、入力信号UPおよびDNに応じ
て、差異信号Vcpを発生する。ループフィルタ130
は、電圧信号Vcpを濾波し、VCO140の発振周波
数を制御するために使用される入力制御電圧Vcntを
発生する。
とDNを生成すべく、入力される基準信号の周波数Fr
efとVCO140の分割周波数Fvco/Nとの間の
位相差に応答する。周波数Frefが周波数Fvco/
Nよりも高い時は、信号UPは高くなる。そして、基準
信号の周波数FrefがVCO140の分割周波数Fv
co/Nよりも低い時は、信号DNが高くなる。チャー
ジポンプ回路120は、入力信号UPおよびDNに応じ
て、差異信号Vcpを発生する。ループフィルタ130
は、電圧信号Vcpを濾波し、VCO140の発振周波
数を制御するために使用される入力制御電圧Vcntを
発生する。
【0021】VCO140は、バイアス発生器142と
電流制御発振器144とを含んでいる。プログラマブル
分周器150は、出力周波数信号Fvco/Nを生成す
べくVCO140の出力周波数信号Fvcoを整数値N
によって分割する。整数値Nは、プログラマブル分周器
150への制御入力により設定される。VCO140
は、周波数FrefとVCO140の分割周波数Fvc
o/Nとがエラーマージンの範囲内で整合したときに、
同期状態あるいは“ロックされた”状態にあるとされ
る。反対に、VCO140は、周波数Frefと分割周
波数Fvco/Nとが不整合のときには、非同期状態あ
るいは“ロックされていない”状態にあるとされる。P
LL100がロック状態に達するまでに要した時間は、
ロックアップタイムtlckと呼ばれる。
電流制御発振器144とを含んでいる。プログラマブル
分周器150は、出力周波数信号Fvco/Nを生成す
べくVCO140の出力周波数信号Fvcoを整数値N
によって分割する。整数値Nは、プログラマブル分周器
150への制御入力により設定される。VCO140
は、周波数FrefとVCO140の分割周波数Fvc
o/Nとがエラーマージンの範囲内で整合したときに、
同期状態あるいは“ロックされた”状態にあるとされ
る。反対に、VCO140は、周波数Frefと分割周
波数Fvco/Nとが不整合のときには、非同期状態あ
るいは“ロックされていない”状態にあるとされる。P
LL100がロック状態に達するまでに要した時間は、
ロックアップタイムtlckと呼ばれる。
【0022】上述された構成要素の全ては、ほとんどの
位相ロックループ回路において見受けられる一般的な構
成要素である。“通常のPLL動作”は、これらの構成
要素のみを伴う。図2に示されているこの他の構成要素
の全ては、本発明、即ち、自動ロック回路を構成してい
る。
位相ロックループ回路において見受けられる一般的な構
成要素である。“通常のPLL動作”は、これらの構成
要素のみを伴う。図2に示されているこの他の構成要素
の全ては、本発明、即ち、自動ロック回路を構成してい
る。
【0023】本発明による自動ロック回路の基本動作に
ついて図4、図5をも参照して説明する。nビットカウ
ンタ250の出力は、初めに、特別な状態(例えば、図
4に示す状態1)にセットされる。この単一カウンタ状
態は、バイアス発生器142における唯一の電流範囲を
規定するので、電流制御発振器144に対する唯一の周
波数範囲(FR1と呼ぶ)を規定する。nビットカウン
タ250のそれぞれの状態は、VCO140に対する唯
一の周波数範囲を規定する。固定時間td>ロックアッ
プタイムtlckの経過後、全てのロック信号OLSの
値がチェックされる。もし、OLS=“1”ならば、n
ビットカウンタ250の出力およびこれによるFvco
の周波数範囲は、依然として同じに維持される(本例で
は、FR1)。そして、本自動ロック回路は、ロックを
チェックすることをやめる(SCFL)。
ついて図4、図5をも参照して説明する。nビットカウ
ンタ250の出力は、初めに、特別な状態(例えば、図
4に示す状態1)にセットされる。この単一カウンタ状
態は、バイアス発生器142における唯一の電流範囲を
規定するので、電流制御発振器144に対する唯一の周
波数範囲(FR1と呼ぶ)を規定する。nビットカウン
タ250のそれぞれの状態は、VCO140に対する唯
一の周波数範囲を規定する。固定時間td>ロックアッ
プタイムtlckの経過後、全てのロック信号OLSの
値がチェックされる。もし、OLS=“1”ならば、n
ビットカウンタ250の出力およびこれによるFvco
の周波数範囲は、依然として同じに維持される(本例で
は、FR1)。そして、本自動ロック回路は、ロックを
チェックすることをやめる(SCFL)。
【0024】もし、これが終わった時OLS=“0”な
らば、nビットカウンタ250の出力は、バイアススイ
ッチ260にバイアス発生器142における新しい電流
範囲をセットするよう命令する新しい状態(例えば状態
2)と、電流制御発振器144に対する新しい周波数範
囲(FR2とよぶ)に変化する。このプロセスは、“ロ
ックされた”状態が達成されるまで繰り返される。そし
て、ロックは、n個の状態の電力に対して可能な2個の
うちの1つにおいて発生することを保証される。
らば、nビットカウンタ250の出力は、バイアススイ
ッチ260にバイアス発生器142における新しい電流
範囲をセットするよう命令する新しい状態(例えば状態
2)と、電流制御発振器144に対する新しい周波数範
囲(FR2とよぶ)に変化する。このプロセスは、“ロ
ックされた”状態が達成されるまで繰り返される。そし
て、ロックは、n個の状態の電力に対して可能な2個の
うちの1つにおいて発生することを保証される。
【0025】ロックが達成された(即ち、OLS=
“1”)後、自動ロック回路は、ロックをチェックする
ことをやめる(SCFL)。ロックは、温度および供給
電力変動に対する信号Vcntのバイアス電圧を調整す
る“通常のPLL動作”によって維持される。以下、自
動ロック回路におけるそれぞれの構成要素について、詳
細に説明する。
“1”)後、自動ロック回路は、ロックをチェックする
ことをやめる(SCFL)。ロックは、温度および供給
電力変動に対する信号Vcntのバイアス電圧を調整す
る“通常のPLL動作”によって維持される。以下、自
動ロック回路におけるそれぞれの構成要素について、詳
細に説明する。
【0026】ロック検出器160は、入力基準信号の周
波数FrefとVCO140の分割周波数信号の周波数
Fvco/Nとの位相差と、高周波数信号HFSにより
規定されるしきい値とを比較する。もし、周波数Fre
fとFvco/Nとの位相差がしきい値よりも大きけれ
ば、ロック検出器160の出力(FLS)は“0”であ
る。また、周波数FrefとFvco/Nとの位相差が
しきい値よりも小さければ、ロック検出器160の出力
FLSは“1”である。しきい位相値は、PLLの最大
エラー許容値とプログラマブル分周器150の分周比N
により規定される。例えば、PLL回路が、Fvco=
625MHzおよびN=8のとき50psecのジッタ
特性を有すると設定する。この場合に、Tref=1
2.8nsec、かつTvco*N=12.4nsec
であった。従って、DELTAT=0.4nsecとな
る。これは、最小許容しきい値(DELTATmin)
を表している。実際のしきい値は、この最小値よりも大
きい値であろう。実際のしきい値がいかなる値をとって
も、それは小さい値である。従って、しきい位相値を規
定するために、高周波数信号HFSが必要となる。ロッ
ク検出器160の出力信号は分解度が高いので、微細ロ
ック信号FLSと呼ばれる。
波数FrefとVCO140の分割周波数信号の周波数
Fvco/Nとの位相差と、高周波数信号HFSにより
規定されるしきい値とを比較する。もし、周波数Fre
fとFvco/Nとの位相差がしきい値よりも大きけれ
ば、ロック検出器160の出力(FLS)は“0”であ
る。また、周波数FrefとFvco/Nとの位相差が
しきい値よりも小さければ、ロック検出器160の出力
FLSは“1”である。しきい位相値は、PLLの最大
エラー許容値とプログラマブル分周器150の分周比N
により規定される。例えば、PLL回路が、Fvco=
625MHzおよびN=8のとき50psecのジッタ
特性を有すると設定する。この場合に、Tref=1
2.8nsec、かつTvco*N=12.4nsec
であった。従って、DELTAT=0.4nsecとな
る。これは、最小許容しきい値(DELTATmin)
を表している。実際のしきい値は、この最小値よりも大
きい値であろう。実際のしきい値がいかなる値をとって
も、それは小さい値である。従って、しきい位相値を規
定するために、高周波数信号HFSが必要となる。ロッ
ク検出器160の出力信号は分解度が高いので、微細ロ
ック信号FLSと呼ばれる。
【0027】本発明の一実施例においては、高周波数信
号HFSの立ち上がり端および立ち下がり端がしきい値
を規定するために用いられる。上記例においてFvco
=625MHzでは、しきい値がDELTAT=0.8
nsecであった。それ故、この場合では、PLLはD
ELTAT<0.8nsecのときに“ロックされた”
状態であると考えられ、信号FLS=“1”を出力する
であろう。反対に、DELTAT>0.8nsecのと
きには、“ロックされていない”状態にあると考えら
れ、信号FLS=“0”を出力するであろう。
号HFSの立ち上がり端および立ち下がり端がしきい値
を規定するために用いられる。上記例においてFvco
=625MHzでは、しきい値がDELTAT=0.8
nsecであった。それ故、この場合では、PLLはD
ELTAT<0.8nsecのときに“ロックされた”
状態であると考えられ、信号FLS=“1”を出力する
であろう。反対に、DELTAT>0.8nsecのと
きには、“ロックされていない”状態にあると考えら
れ、信号FLS=“0”を出力するであろう。
【0028】しきい位相値がNの値に依存するので、高
周波数信号HFSの周波数は、N依存であることを変え
る必要がある。従って、セレクタ270は、いくつかの
入力信号、即ち周波数Fvco、Fvco/N1、…、
Fvco/Nqを必要とする。周波数Fvcoを除い
て、これら入力信号全てが、プログラマブル分周器15
0から取得される。セレクタ270の最上から最下まで
の入力信号は、下降する順序、即ち、Fvco>Fvc
o/N1>、…、>Fvco/Nqの周波数を持つ信号
を意味している。
周波数信号HFSの周波数は、N依存であることを変え
る必要がある。従って、セレクタ270は、いくつかの
入力信号、即ち周波数Fvco、Fvco/N1、…、
Fvco/Nqを必要とする。周波数Fvcoを除い
て、これら入力信号全てが、プログラマブル分周器15
0から取得される。セレクタ270の最上から最下まで
の入力信号は、下降する順序、即ち、Fvco>Fvc
o/N1>、…、>Fvco/Nqの周波数を持つ信号
を意味している。
【0029】タイマ回路170は、入力基準信号を受信
し、互いに異なる周期を持ついくつかのクロック信号、
即ち、TM01、TM02、・・・、TM0Pを生成す
る。信号TM01は最も短い周期を有している一方、信
号TM0Pは最も長い周期を有している。信号TM0P
は、PLL100の必要なロックアップ時間よりも長い
周期(tcyc)を有している。このクロック信号は、
ストローブ回路180を起動させ、ロック検出器160
の出力信号FLSをストローブし始めるようストローブ
回路180に命令する。従って、信号TM0Pは、第1
のストローブ点を規定する。ストローブ回路180の出
力はほとんど全ての時間のtcyc(uS〜mSの順
序)を変化させることのみ可能であるので、この出力は
粗ロック信号CLSと呼ばれる。
し、互いに異なる周期を持ついくつかのクロック信号、
即ち、TM01、TM02、・・・、TM0Pを生成す
る。信号TM01は最も短い周期を有している一方、信
号TM0Pは最も長い周期を有している。信号TM0P
は、PLL100の必要なロックアップ時間よりも長い
周期(tcyc)を有している。このクロック信号は、
ストローブ回路180を起動させ、ロック検出器160
の出力信号FLSをストローブし始めるようストローブ
回路180に命令する。従って、信号TM0Pは、第1
のストローブ点を規定する。ストローブ回路180の出
力はほとんど全ての時間のtcyc(uS〜mSの順
序)を変化させることのみ可能であるので、この出力は
粗ロック信号CLSと呼ばれる。
【0030】信号CLSを規定するために1つ以上のス
トローブ点が必要な理由は、実際には“ロックされた”
状態に到達できない周波数範囲でPLL100が“ロッ
ク”されないようにするためである。
トローブ点が必要な理由は、実際には“ロックされた”
状態に到達できない周波数範囲でPLL100が“ロッ
ク”されないようにするためである。
【0031】これを立証するために、以下のように設定
した。
した。
【0032】(a) PLL100は、ジッタ50ps
ec未満のときに625MHzでロックされることが必
要である。
ec未満のときに625MHzでロックされることが必
要である。
【0033】(b) VCO140は、Fvco=55
5.5MHzの周波数範囲の最端(右側)にて機能して
いる。従って、周波数Fvcoは継続して固定される。
5.5MHzの周波数範囲の最端(右側)にて機能して
いる。従って、周波数Fvcoは継続して固定される。
【0034】(c) 信号FLSは信号TM0Pにより
規定される一点でのみストローブされる。
規定される一点でのみストローブされる。
【0035】(d) N=4。
【0036】図6のケース1およびケース2の場合を検
討することで、出力信号CLSの最終値が、ストローブ
点を生じることによって純粋に決定されることが証明さ
れる。従って、PLLが明らかに“ロックされた”状態
にないにも拘らず、CLS=“1”という誤った結果を
自動ロック回路が出してしまう可能性がある。このよう
なエラーが生ずることを防ぐために、信号FLSは少く
とも2点でストローブされるべきである。実際には、2
つのストローブ点でも、自動ロック回路が絶対に誤った
結果を生じないという保証はない。これは、ちょうど2
ストローブ点で、CLS=“1”が可能であるからであ
る。従って、2以上のストローブ点を使用し、かつスト
ローブ点の間の時間が異なっていることが好ましい。た
だし、明らかに、ストローブ点数が多くなるほど、スト
ローブ回路が大規模になる。ストローブ点の最適点数
は、DELTAT、最大許容ジッタ、およびNの選択値
に依存する。
討することで、出力信号CLSの最終値が、ストローブ
点を生じることによって純粋に決定されることが証明さ
れる。従って、PLLが明らかに“ロックされた”状態
にないにも拘らず、CLS=“1”という誤った結果を
自動ロック回路が出してしまう可能性がある。このよう
なエラーが生ずることを防ぐために、信号FLSは少く
とも2点でストローブされるべきである。実際には、2
つのストローブ点でも、自動ロック回路が絶対に誤った
結果を生じないという保証はない。これは、ちょうど2
ストローブ点で、CLS=“1”が可能であるからであ
る。従って、2以上のストローブ点を使用し、かつスト
ローブ点の間の時間が異なっていることが好ましい。た
だし、明らかに、ストローブ点数が多くなるほど、スト
ローブ回路が大規模になる。ストローブ点の最適点数
は、DELTAT、最大許容ジッタ、およびNの選択値
に依存する。
【0037】第1のストローブ点と最後のストローブ点
との間の時間は、ストローブ時間と呼ばれる。ストロー
ブ時間(ts)は、以下のアプローチによって決定され
る。
との間の時間は、ストローブ時間と呼ばれる。ストロー
ブ時間(ts)は、以下のアプローチによって決定され
る。
【0038】(i) PLL100は、ジッタ50ps
ec未満のとき625MHzでロックすることを要求さ
れる。
ec未満のとき625MHzでロックすることを要求さ
れる。
【0039】(ii) 信号TM0Pの立ち上がり端に
おける周波数FrefとFvco/N間の位相差をなく
す。
おける周波数FrefとFvco/N間の位相差をなく
す。
【0040】(iii) PLLの最大エラー許容値が
N倍なので、すなわちジッタ特性が、N倍であるので、
周波数Fvco/Nは、周波数Frefと異なる。
N倍なので、すなわちジッタ特性が、N倍であるので、
周波数Fvco/Nは、周波数Frefと異なる。
【0041】(iv) ジッタ特性は50psec、D
ELTAT=0.8nsec、N=4。
ELTAT=0.8nsec、N=4。
【0042】図7に示す信号FLSは、3つの独立した
領域を有している。
領域を有している。
【0043】(a) “同期”領域:PLLは、明らか
に“同期”状態にある。
に“同期”状態にある。
【0044】(b) 中間領域:PLLは、“同期”状
態か、あるいは“非同期”状態か“区別のつかない”状
態にある。
態か、あるいは“非同期”状態か“区別のつかない”状
態にある。
【0045】(c) “非同期”領域:PLLは、明ら
かに“非同期”状態にある。
かに“非同期”状態にある。
【0046】図7におけるtpは、t=0から“非同
期”範囲が明らかに始まる時刻までの時間として規定さ
れている。注意すべきことは、tpは、単に正方向のみ
を表していることである。従って、 最小ストローブ時間ts(分)>2*tp 出力信号TM01、TM02、・・・、TM0Pは、時
間tsにおけるストローブ点を規定する。ストローブ点
の数は、タイマ回路170からの出力信号の数と等しく
ある必要はない。もし、それぞれのストローブ点毎に信
号FLSの値が“1”であれば、信号CLSの値は
“1”である。そうでなければ、信号CLSの値は
“0”である。CLS=“1”は、PLLが、固定温度
Tの現在の周波数範囲でロックされることが可能である
ことを示し、一方、CLS=“0”はロックされること
が不可能であることを示す。また、CLS=“1”は、
PLL100が、特定の温度Tで現在の動作範囲でロッ
クされることが可能であることを示しているが、動作温
度全範囲に亘ってこのロックが維持できるか否かはVC
OUTの値による。
期”範囲が明らかに始まる時刻までの時間として規定さ
れている。注意すべきことは、tpは、単に正方向のみ
を表していることである。従って、 最小ストローブ時間ts(分)>2*tp 出力信号TM01、TM02、・・・、TM0Pは、時
間tsにおけるストローブ点を規定する。ストローブ点
の数は、タイマ回路170からの出力信号の数と等しく
ある必要はない。もし、それぞれのストローブ点毎に信
号FLSの値が“1”であれば、信号CLSの値は
“1”である。そうでなければ、信号CLSの値は
“0”である。CLS=“1”は、PLLが、固定温度
Tの現在の周波数範囲でロックされることが可能である
ことを示し、一方、CLS=“0”はロックされること
が不可能であることを示す。また、CLS=“1”は、
PLL100が、特定の温度Tで現在の動作範囲でロッ
クされることが可能であることを示しているが、動作温
度全範囲に亘ってこのロックが維持できるか否かはVC
OUTの値による。
【0047】VCOUTは、電圧比較器240の出力信
号である。電圧比較器240は、その負入力端子の電圧
と正入力端子の電圧とを比較する。正入力端子の電圧
は、固定基準電圧Vrefであり、ほぼゼロの温度係数
を有している。電圧比較器240の負入力端子の電圧
は、GNDあるいは可変の入力制御電圧Vcntに接続
されることが可能である。アンドゲート190は、出力
信号OLSを生成するべく、2つの信号VCOUTとC
LSとの論理積をとる。後者は、信号OLS′を生成す
るために、レベル変換器220を用いて変換されたレベ
ルである。OLS′=“0”のときは、CMOS補助ス
イッチ200がオンになり、入力制御電圧Vcntが、
電圧比較器240の負入力端子に接続される。OLS′
=“1”のとき、CMOS補助スイッチ200がオフ、
CMOS補助スイッチ210がオンとなり、電圧比較器
240の負入力端子にGNDが接続される。もし、負入
力端子の電圧が正入力端子の電圧よりも低ければ、出力
信号VCOUTは“1”である。そうでなければ、出力
信号VCOUTは“0”である。CLS=“1”、かつ
VCOUT=“1”であるならば、OLS=“1”であ
る。OLS=“1”とは、PLLが、“通常のPLL動
作”下の動作温度全範囲に亘って現在の周波数範囲のロ
ックを維持できることを意味する。そうでなければ、O
LS=“0”である。OLS=“0”とは、“通常のP
LL動作”下の動作温度全範囲に亘って現在の周波数範
囲のロックを維持できないことを意味する。
号である。電圧比較器240は、その負入力端子の電圧
と正入力端子の電圧とを比較する。正入力端子の電圧
は、固定基準電圧Vrefであり、ほぼゼロの温度係数
を有している。電圧比較器240の負入力端子の電圧
は、GNDあるいは可変の入力制御電圧Vcntに接続
されることが可能である。アンドゲート190は、出力
信号OLSを生成するべく、2つの信号VCOUTとC
LSとの論理積をとる。後者は、信号OLS′を生成す
るために、レベル変換器220を用いて変換されたレベ
ルである。OLS′=“0”のときは、CMOS補助ス
イッチ200がオンになり、入力制御電圧Vcntが、
電圧比較器240の負入力端子に接続される。OLS′
=“1”のとき、CMOS補助スイッチ200がオフ、
CMOS補助スイッチ210がオンとなり、電圧比較器
240の負入力端子にGNDが接続される。もし、負入
力端子の電圧が正入力端子の電圧よりも低ければ、出力
信号VCOUTは“1”である。そうでなければ、出力
信号VCOUTは“0”である。CLS=“1”、かつ
VCOUT=“1”であるならば、OLS=“1”であ
る。OLS=“1”とは、PLLが、“通常のPLL動
作”下の動作温度全範囲に亘って現在の周波数範囲のロ
ックを維持できることを意味する。そうでなければ、O
LS=“0”である。OLS=“0”とは、“通常のP
LL動作”下の動作温度全範囲に亘って現在の周波数範
囲のロックを維持できないことを意味する。
【0048】ひとたびOLS=“1”になると、“通常
のPLL動作”は、入力制御電圧Vcntの値を調整す
ることにより、全ての温度および電力供給電圧変動に亘
ってロックを維持する。従って、ロックの時は、Vcn
t<Vrefである。そして、ロックが達成された後
は、信号VCOUTが“1”から“0”に変化するこ
と、およびVCO140が作動する周波数範囲が変化す
ることを防ぐために、電圧比較器240の負入力端子に
加えられる電圧が,OLS=“1”になった時Vcnt
からGNDに切り換えられる。事実、Vrefよりも低
い電圧ならば可能である。
のPLL動作”は、入力制御電圧Vcntの値を調整す
ることにより、全ての温度および電力供給電圧変動に亘
ってロックを維持する。従って、ロックの時は、Vcn
t<Vrefである。そして、ロックが達成された後
は、信号VCOUTが“1”から“0”に変化するこ
と、およびVCO140が作動する周波数範囲が変化す
ることを防ぐために、電圧比較器240の負入力端子に
加えられる電圧が,OLS=“1”になった時Vcnt
からGNDに切り換えられる。事実、Vrefよりも低
い電圧ならば可能である。
【0049】ストローブ回路180は、OLS=“1”
後、すなわちロック後は、実際ロックを検出する必要が
ないということで、機能しなくなる。図2の点線は、付
加的なもので無くても良い。本発明の好ましい実施例に
おいては、ロック後は、ストローブ回路180は機能し
ない。これは、タイマ回路170の出力信号TM0Pを
レベル“0”にセットすることにより達成される。従っ
て、ストローブ回路180は再作動することはなく、信
号CLSは値“1”のままである。本発明の自動ロック
回路によるロック後は、”通常のPLL動作”が行われ
る。
後、すなわちロック後は、実際ロックを検出する必要が
ないということで、機能しなくなる。図2の点線は、付
加的なもので無くても良い。本発明の好ましい実施例に
おいては、ロック後は、ストローブ回路180は機能し
ない。これは、タイマ回路170の出力信号TM0Pを
レベル“0”にセットすることにより達成される。従っ
て、ストローブ回路180は再作動することはなく、信
号CLSは値“1”のままである。本発明の自動ロック
回路によるロック後は、”通常のPLL動作”が行われ
る。
【0050】
【0051】
【発明の効果】本発明は、PLLが所望の周波数を自動
的にロックすることを保証し、プロセス変動に関係なく
極めて低いジッタを示し、このロックを非常に広いプロ
セス温度範囲に亘って維持することを保証する。
的にロックすることを保証し、プロセス変動に関係なく
極めて低いジッタを示し、このロックを非常に広いプロ
セス温度範囲に亘って維持することを保証する。
【図1】本発明の好ましい実施の形態のブロック図を示
している。
している。
【図2】図1の回路を組み込んだ位相ロックループを示
している。
している。
【図3】従来のVCO特性を示している。
【図4】本発明の動作を説明するためのアルゴリズムを
示した図である。
示した図である。
【図5】本発明の動作を説明するために状態概念図であ
るアルゴリズムを示した図である。
るアルゴリズムを示した図である。
【図6】本発明の動作を説明するための波形図で、たっ
た1つのストローブ点では、信号CLSを規定するため
には不十分で、誤ロックが発生するかもしれないことを
説明するための図である。
た1つのストローブ点では、信号CLSを規定するため
には不十分で、誤ロックが発生するかもしれないことを
説明するための図である。
【図7】本発明の動作を説明するための波形図で、最小
ストローブ時間を決定するための技術を示している。
ストローブ時間を決定するための技術を示している。
100 位相同期ループ 190 アンドゲート 200、210 CMOS補助スイッチ 240 電圧比較器
Claims (3)
- 【請求項1】 PLL回路がプロセス変動に関係なく低
ジッタでロックされることを保証し、非常に広い操作温
度範囲にわたってこのロックを維持できる自動ロック回
路において、 ほぼ零の電圧温度係数をもつ基準電圧を生成する電圧発
生器と、 直流入力電圧と接地電圧を切り替えるための2つのスイ
ッチの一方の出力電圧と前記基準電圧とを比較する電圧
比較器と、 電圧制御発振器の出力とこの出力を受けるプログラマブ
ル分周器内からの内部ノードの出力とからしきい位相値
を決定するために使用される高周波信号出力を選択する
選択回路であって、前記しきい位相値はPLL回路の最
大エラー許容値と前記プログラマブル分周器の分周比に
よって規定される選択回路と、 前記高周波信号に応答して、基準周波数信号と前記電圧
制御発振器の分周された出力周波数信号との間の位相差
を比較するロック検出器であって、前記位相差が前記し
きい位相値より小さいとき、該ロック検出器の出力は、
前記位相同期ループ回路がロックされたことを示し、前
記位相差が前記しきい位相値より大きいとき、前記ロッ
ク検出器の出力は前記PLL回路が非同期であることを
示す、ロック検出器と、 前記基準周波数に応答して、ストローブ点を規定する単
一または多数の出力クロック信号を生成するタイマ回路
であって、これら出力クロックの1つは前記位相同期ル
ープ回路の必要なロックアップ時間より長いサイクル時
間を持つ、タイマ回路と、 前記タイマ回路からの前記出力クロック信号と前記基準
周波数信号とを使って前記ロック検出器の出力をストロ
ーブするストローブ回路であって、該ストローブ回路の
出力は現在の周囲の温度でロックが現在の周波数範囲で
達成されたか否かを示す、ストローブ回路と、 前記電圧比較器の出力と前記ストローブ回路の出力との
論理積をとるアンドゲートであって、該アンドゲートの
出力値は、前記PLL回路がロックを達成することがで
きたか否かを示し、かつそれは“通常のPLL動作”の
下で全ての温度範囲でこのロックを維持できるかを示
す、アンドゲートと、 前記アンドゲートの出力に応じて前記2つのスイッチの
いずれかを任意のある時間でオンにすることを制御する
レベルに変換するレベル変換器と、 前記アンドゲートの出力を入力制御信号として受け、前
記ストローブ回路の出力をクロック信号として受け、2
nまでの唯一出力状態を持つnビットカウンタであっ
て、各唯一の状態は前記電圧制御発振器に含まれるバイ
アス発生器の唯一の電流範囲を規定し、よって前記位相
同期ループ回路の唯一の周波数範囲を規定し、各唯一の
状態の値は前記入力制御信号の値によって制御され、該
入力制御信号は前記位相同期ループ回路がすべての動作
温度範囲において“ロック”状態を維持できるか否かを
示す、nビットカウンタと、 前記nビットカウンタの出力に応答して、前記バイアス
発生器における電流範囲をセットするバイアススイッチ
とを含むことを特徴とする自動ロック回路。 - 【請求項2】 前記自動ロック回路は、ロックされた
後、前記ストローブ回路が無効にされ、そのストローブ
回路は再作動しないような請求項1記載の自動ロック回
路。 - 【請求項3】 前記ロック検出回路は、ロックが達成さ
れると以後はロックをチェックするための動作を停止
し、“通常のPLL動作”において用いられる位相検出
器を用いてロックが維持される請求項1記載の自動ロッ
ク回路。
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08223638A JP3080146B2 (ja) | 1996-08-26 | 1996-08-26 | 自動ロック回路 |
EP97114656A EP0827283A3 (en) | 1996-08-26 | 1997-08-25 | Auto-lock circuit for PLL frequency synthesizers |
US08/917,483 US5986485A (en) | 1996-08-26 | 1997-08-26 | Auto-lock circuit guaranteeing low jitter in phase-locked loop frequency synthesizers irrespective of process variations |
KR1019970040868A KR100232271B1 (ko) | 1996-08-26 | 1997-08-26 | 공정 변화에 관계없이 위상 동기 루프 주파수 합성기에서 낮은지터를 보장하는 자동 동기 회로 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP08223638A JP3080146B2 (ja) | 1996-08-26 | 1996-08-26 | 自動ロック回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH1070458A JPH1070458A (ja) | 1998-03-10 |
JP3080146B2 true JP3080146B2 (ja) | 2000-08-21 |
Family
ID=16801337
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP08223638A Expired - Fee Related JP3080146B2 (ja) | 1996-08-26 | 1996-08-26 | 自動ロック回路 |
Country Status (4)
Country | Link |
---|---|
US (1) | US5986485A (ja) |
EP (1) | EP0827283A3 (ja) |
JP (1) | JP3080146B2 (ja) |
KR (1) | KR100232271B1 (ja) |
Cited By (1)
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US9641113B2 (en) | 2014-02-28 | 2017-05-02 | General Electric Company | System and method for controlling a power generation system based on PLL errors |
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1996
- 1996-08-26 JP JP08223638A patent/JP3080146B2/ja not_active Expired - Fee Related
-
1997
- 1997-08-25 EP EP97114656A patent/EP0827283A3/en not_active Withdrawn
- 1997-08-26 US US08/917,483 patent/US5986485A/en not_active Expired - Fee Related
- 1997-08-26 KR KR1019970040868A patent/KR100232271B1/ko not_active IP Right Cessation
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Publication number | Publication date |
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EP0827283A2 (en) | 1998-03-04 |
JPH1070458A (ja) | 1998-03-10 |
KR100232271B1 (ko) | 1999-12-01 |
EP0827283A3 (en) | 1999-11-17 |
KR19980018999A (ko) | 1998-06-05 |
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Legal Events
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