CN115424932A - Ldmos器件及工艺方法 - Google Patents
Ldmos器件及工艺方法 Download PDFInfo
- Publication number
- CN115424932A CN115424932A CN202210998915.0A CN202210998915A CN115424932A CN 115424932 A CN115424932 A CN 115424932A CN 202210998915 A CN202210998915 A CN 202210998915A CN 115424932 A CN115424932 A CN 115424932A
- Authority
- CN
- China
- Prior art keywords
- ldmos device
- region
- sti2
- layer
- field plate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 101000658644 Homo sapiens Tetratricopeptide repeat protein 21A Proteins 0.000 claims abstract description 43
- 102100034913 Tetratricopeptide repeat protein 21A Human genes 0.000 claims abstract description 43
- 210000000746 body region Anatomy 0.000 claims abstract description 32
- 239000002184 metal Substances 0.000 claims abstract description 27
- 238000002955 isolation Methods 0.000 claims abstract description 26
- 230000008569 process Effects 0.000 claims abstract description 17
- 229910021332 silicide Inorganic materials 0.000 claims abstract description 17
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims abstract description 17
- 230000015556 catabolic process Effects 0.000 claims abstract description 15
- 230000005684 electric field Effects 0.000 claims abstract description 15
- 238000000605 extraction Methods 0.000 claims abstract description 8
- 238000009826 distribution Methods 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 30
- 238000005468 ion implantation Methods 0.000 claims description 25
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 18
- 239000004065 semiconductor Substances 0.000 claims description 13
- 239000000758 substrate Substances 0.000 claims description 13
- 229920005591 polysilicon Polymers 0.000 claims description 12
- 238000000151 deposition Methods 0.000 claims description 10
- 238000002347 injection Methods 0.000 claims description 9
- 239000007924 injection Substances 0.000 claims description 9
- 238000004519 manufacturing process Methods 0.000 claims description 5
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical group O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 3
- 150000002500 ions Chemical class 0.000 claims description 3
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 3
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- 230000002349 favourable effect Effects 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000004020 conductor Substances 0.000 claims 2
- 230000009286 beneficial effect Effects 0.000 abstract 1
- 230000006872 improvement Effects 0.000 description 3
- 230000008901 benefit Effects 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000002093 peripheral effect Effects 0.000 description 2
- 206010063385 Intellectualisation Diseases 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 238000005265 energy consumption Methods 0.000 description 1
- 238000004904 shortening Methods 0.000 description 1
- 239000000243 solution Substances 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66681—Lateral DMOS transistors, i.e. LDMOS transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/402—Field plates
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
本发明公开了一种LDMOS器件及工艺方法。在外延层的表面具有STI及STI2；所述外延层中还具有埋层；在所述埋层上方的边缘位置具有第一深阱，所述埋层与边缘的第一深阱形成一隔离空间；所述第一深阱的外侧，间隔一STI具有第三阱，所述第三阱中具有重掺杂引出区形成引出；所述第三阱形成隔离环；在所述的隔离空间的中心区域具有所述LDMOS器件的体区；体区两侧为所述LDMOS器件的漏区，所述漏区与体区之间的外延层表面间隔有STI2；所述LDMOS器件的栅极一侧顶部与STI2的表面覆盖金属硅化物并形成一个场板。本发明结构抬高了漂移区电场，有效改善了器件漂移区电场分布，有助于漂移区电场耗尽展开，能够提高器件的击穿电压BV，同时通过控制STI2的深度，可以提高器件的offBV。
Description
技术领域
本发明涉及半导体器件制造领域，特别是指一种LDMOS器件。
本发明还涉及所述的LDMOS器件的工艺方法。
背景技术
LDMOS既具有分立器件高压大电流特点，又吸取了低压集成电路高密度智能逻辑控制的优点，单芯片实现原来多个芯片才能完成的功能，大大缩小了面积，降低了成本，提高了能效，符合现代电力电子器件小型化、智能化、低能耗的发展方向。击穿电压和导通电阻是衡量高压LDMOS器件的关键参数。因此在获得相同击穿电压的情况下，应尽量降低RSP以提高产品的竞争力。
现有的一种开关型LDMOS结构中，如图1所示，包含有埋层及N型深阱形成的隔离区域。该LDMOS结构，采用双STI的结构，体区是自对准形成，通过刻蚀多晶硅后自对准注入形成沟道。其制造工艺过程大致包含如下的过程：在衬底上形成外延层，然后双STI结构；形成有源区，包括N阱或P阱的形成以及漂移区的注入，沉积栅介质层及多晶硅层，完成体区的注入激活，然后刻蚀形成多晶硅栅极结构；形成栅极侧墙，完成源、漏区的离子注入，完成后段工艺，包括接触孔及金属。
目前开关型LDMOS器件主要遇到的一下的问题：
1.击穿电压BV受限于漂移区的长度，无法进一步提高以满足高电压的应用。
2.方块电阻Rsp受限于多晶硅长度，不能大比例缩小，从而很难降低芯片的整体面积。
分析导致上述问题的主要原因在于：
1.漂移区的长度不能继续增大，会导致Rsp变大，限制了offBV（关态击穿电压，即器件关态，没有沟道时的击穿电压）的提高。
2.多晶硅的长度缩短会导致有效沟道长度太短而发生穿通效应。
发明内容
本发明所要解决的技术问题在于提供一种LDMOS器件及其工艺方法，具有更高的击穿电压性能。
为解决上述问题，本发明所述的一种LDMOS器件的工艺方法，包含如下的工艺步骤：
第一步，提供一半导体衬底，在所述半导体衬底上形成外延层；在所述外延层中通过离子注入形成第二导电类型的埋层；再在所述外延层表面进行刻蚀并填充形成STI2；
形成有源区；离子注入形成第二导电类型的第一深阱，并在所述的第一深阱中再进行离子注入形成第二导电类型的第二阱；
在所述第一阱的外侧进行离子注入形成第一导电类型的第三阱；
第二步，再在外延表面进行刻蚀形成STI；
第三步，在所述的埋层之上，第一深阱之间的局域进行离子注入，形成漂移区；
第四步，在所述的外延层表面沉积一层栅介质层及多晶硅层；
第五步，对所述多晶硅层进行刻蚀，利用多晶硅层刻蚀打开体区注入窗口，进行离子注入形成体区；
第六步，对所述多晶硅层进行刻蚀，形成所述LDMOS器件的栅极；
第七步，沉积第一介质层并刻蚀形成所述栅极的侧墙，然后进行第一导电类型的第一重掺杂区注入以及第二导电类型的第二重掺杂区注入；
第八步，形成第二介质层，然后进行刻蚀，在所述栅极的部分顶面、侧面以及靠近栅极的STI2上形成场板隔离介质层；
第九步，在场板隔离介质层上再形成金属硅化物覆盖层，并在的其他区域的所述第二介质层中进行刻蚀形成接触孔及其他孔；
第十步，淀积金属层并刻蚀，形成所述LDMOS的引出电极。
进一步地，所述第二步中，STI的深度大于STI2。
进一步地，所述的第三步为选择性步骤；对于开关LDMOS器件，通过离子注入形成漂移区；对于非开关LDMOS器件，离子注入形成漂移区的步骤能够省略。
进一步地，所述第四步中，栅介质层为氧化硅或氮氧化硅。
进一步地，所述的第五步为选择性步骤；对于开关LDMOS器件，通过离子注入形成体区；对于非开关LDMOS器件，离子注入形成体区的步骤能够省略。
进一步地，所述的第八步中，形成金属硅化物并刻蚀之后，保留在STI2上的金属硅化物，并和栅极顶部的保留的金属硅化物一起形成盾型结构的场板；后续在此场板上形成接触引出，并和源区引出通过金属连接在一起。
本发明提供一种LDMOS器件，包含一半导体衬底，在所述半导体衬底上形成外延层；
在所述的外延层的表面具有STI及STI2；所述的STI的深度大于STI2；所述外延层中，还形成有第二导电类型的埋层；在所述埋层上方的边缘位置具有第二导电类型的第一深阱，所述埋层与边缘的第一深阱形成一隔离空间；
所述第一深阱中还包含有第二导电类型的第二阱；
所述第一深阱的外侧，间隔一STI具有第一导电类型的第三阱，所述第三阱中具有重掺杂引出区形成引出；所述第三阱形成隔离环；
在所述的隔离空间的中心区域具有所述LDMOS器件的体区；体区两侧为所述LDMOS器件的漏区，所述漏区与体区之间的外延层表面间隔有STI2；
所述体区中包含有LDMOS器件的源区，所述源区与STI2之间的外延表面为所述LDMOS器件的栅极；
所述的栅极的一侧顶部与STI2的表面覆盖金属硅化物并形成一个场板。
进一步地，对于开关LDMOS器件，所述的隔离空间中还包含有漂移区，位于体区与第一深阱之间。
进一步地，所述的场板通过接触孔引出，并和源区连接在一起。
进一步地，所述的场板及STI2能够改善漂移区的电场分布，有助于漂移区耗尽展开，抬高内部电场，提高器件击穿电压。
进一步地，通过控制所述的STI2的深度能够调整所述LDMOS器件的关态击穿电压。
本发明所提供的LDMOS器件及工艺方法，通过在栅极及STI2上方形成与源极连接的场板，抬高了漂移区电场，有效改善了器件漂移区电场分布，有助于漂移区电场耗尽展开，能够提高器件的击穿电压BV，同时，通过控制STI2的深度，可以提高器件的offBV。
附图说明
图1 是现有的LDMOS器件的剖面结构示意图。
图2～11 是本发明工艺步骤示意图。
图12 是本发明工艺流程图。
附图标记说明
1是埋层，2是第一深阱（DNW），3是第二阱，4是第三阱，5是STI，6是STI2，7是多晶硅（栅极），8是N型重掺杂区，9是体区,10是P型重掺杂区，11是接触孔，12是金属硅化物（场板），13是漂移区，14是场板隔离介质层（第二介质层）。
具体实施方式
以下结合附图给出本发明的具体实施方式，对本发明中的技术方案进行清楚、完整的描述，但本发明不限于以下的实施方式。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比率，仅用于方便、明晰地辅助说明本发明实施例的目的。本领域普通技术人员在不做出创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
本发明能够以不同形式实施，而不应当解释为局限于这里提出的实施例。相反地，提供这些实施例将使公开彻底和完全，并且将本发明的范围完全地传递给本领域技术人员。在附图中，为了清楚，层和区的尺寸以及相对尺寸可能被夸大，自始至终相同附图标记表示相同的元件。在本申请的描述中，需要说明的是，术语“中心”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”、“第三”仅用于描述目的，而不能理解为指示或暗示相对重要性。
由于传统的LDMOS器件结构其漂移区的尺寸受限，无法进一步增大来提高器件的击穿电压BV，而且单单增大漂移区长度又会带来电阻过大的问题，所以需要从其他方面找解决的办法。
本发明实施例提供一种LDMOS器件，如图12所示，是一种开关N型LDMOS器件。包含一半导体衬底，如MCZ衬底，在所述半导体衬底上形成外延层。
在所述的外延层的表面具有双STI：STI及STI2。所述的STI的深度大于STI2；所述外延层中，还形成有N型的埋层1；在所述埋层1上方的边缘位置具有N型的第一深阱2，所述埋层1与其边缘的第一深阱2形成一隔离空间。
所述第一深阱中还包含有N型的第二阱3。
所述第一深阱2的外侧，间隔一STI具有P型的第三阱4，所述第三阱4中具有P型的重掺杂引出区10形成引出。所述的第三阱形成***的隔离环结构。
在所述的隔离空间的中心区域具有所述LDMOS器件的体区9，体区9中的重掺杂N型区8为LDMOS器件的源区。所述源区与STI2之间的外延表面为所述LDMOS器件的栅极7。
体区9两侧为所述LDMOS器件的漂移区13，漏区位于漂移区13中，所述漏区与体区之间的外延层表面间隔有STI2。
所述体区中包含有LDMOS器件的源区，所述的栅极的一侧顶部与STI2的表面具有场板隔离介质层并覆盖金属硅化物并形成一个场板。
所述的场板通过接触孔引出，并和源区连接在一起。
上述实施例中结构采用了金属硅化物导电场板的结构，通过接触孔及金属连线与源区短接。在有些器件中可以不制作导电场板，在不制作导电场板的情况下，则直接在所述的场板隔离介质层上制作通孔。本发明针对STI2结构的性能提高，在STI2上只做介质层也可以实现介质层作场板的功能。
本发明结构中的场板结合STI2能够改善漂移区的电场分布，抬高内部电场，有助于漂移区耗尽展开，提高器件击穿电压。通过控制所述的STI2的深度能够调整所述LDMOS器件的关态击穿电压。
上述开关N型LDMOS器件的工艺方法，参考图3～12所示，包含如下的工艺步骤：
第一步，提供一半导体衬底，在所述半导体衬底上形成外延层；在所述外延层中通过离子注入形成N型的埋层1；再在所述外延层表面进行刻蚀并填充形成STI2。如图3所示。
形成有源区；离子注入形成N型的第一深阱2，并在所述的第一深阱2中再进行离子注入形成N型的第二阱3。所述第二阱3位于第一深阱2中的靠上位置，并部分位于STI2的下方。
在所述第一阱的外侧进行离子注入形成P型的第三阱4。所述的P阱4处于器件的***区域，形成一个隔离环结构。
第二步，再在外延表面进行刻蚀然后填充介质层比如氧化硅形成STI，STI的深度大于STI2。
第三步，对于开关型LDMOS器件来说，在所述的埋层1之上，第一深阱2之间的局域进行N型的离子注入，形成漂移区。非开关型LDMOS器件可以取消这一步骤。
第四步，如图6所示，在所述的外延层表面沉积一层栅介质层及多晶硅层。
第五步，针对开关型LDMOS器件，对所述多晶硅层进行刻蚀，利用多晶硅层刻蚀打开体区注入窗口，进行离子注入形成体区9。对于非开关LDMOS器件，离子注入形成体区的步骤可以省略。
第六步，对所述多晶硅层进行刻蚀，形成所述LDMOS器件的栅极7。
第七步，沉积第一介质层并刻蚀形成所述栅极的侧墙，然后进行P型的第一重掺杂区10注入以及N型的第二重掺杂区8注入。
第八步，形成第二介质层并进行刻蚀，刻蚀之后保留在STI2上的第二介质层，并和栅极部分顶部区域包括侧面保留的金属硅化物一起形成盾型结构的场板隔离介质层14。
第九步，在场板隔离介质层上再形成金属硅化物覆盖层，并进行接触孔工艺。在其他区域的所述第二介质层中进行刻蚀形成接触孔11及其他孔。在此场板上形成的引出接触孔和源区引出通过金属连接在一起。
第十步，淀积金属层并刻蚀形成所述LDMOS的金属互联。 完成器件的制作。
本发明所提供的LDMOS器件的工艺方法，通过在栅极及STI2上方形成与源极连接的场板，抬高了漂移区电场，有效改善了器件漂移区电场分布，有助于漂移区电场耗尽展开，能够提高器件的击穿电压BV，同时，通过控制STI2的深度，可以提高器件的offBV。
以上仅为本发明的优选实施例，并不用于限定本发明。对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (13)
1.一种LDMOS器件的工艺方法，其特征在于：包含如下的工艺步骤：
第一步，提供一半导体衬底，在所述半导体衬底上形成外延层；在所述外延层中通过离子注入形成第二导电类型的埋层；再在所述外延层表面进行刻蚀并填充形成STI2；
形成有源区；离子注入形成第二导电类型的第一深阱，并在所述的第一深阱中再进行离子注入形成第二导电类型的第二阱；
在所述第一阱的外侧进行离子注入形成第一导电类型的第三阱；
第二步，再在外延表面进行刻蚀形成STI；
第三步，在所述的埋层之上，第一深阱之间的局域进行离子注入，形成漂移区；
第四步，在所述的外延层表面沉积一层栅介质层及多晶硅层；
第五步，对所述多晶硅层进行刻蚀，利用多晶硅层刻蚀打开体区注入窗口，进行离子注入形成体区；
第六步，对所述多晶硅层进行刻蚀，形成所述LDMOS器件的栅极；
第七步，沉积第一介质层并刻蚀形成所述栅极的侧墙，然后进行第一导电类型的第一重掺杂区注入以及第二导电类型的第二重掺杂区注入；
第八步，形成第二介质层，然后进行刻蚀，在所述栅极的部分顶面、侧面以及靠近栅极的STI2上形成场板隔离介质层；第九步，在其他区域的所述第二介质层中进行刻蚀形成接触孔以及普通的孔；
第十步，淀积金属层并刻蚀，形成所述LDMOS的引出电极。
2.如权利要求1所述的LDMOS器件的工艺方法，其特征在于：所述第二步中，STI的深度大于STI2。
3.如权利要求1所述的LDMOS器件的工艺方法，其特征在于：所述的第三步为选择性步骤；对于开关LDMOS器件，通过离子注入形成漂移区；对于非开关LDMOS器件，离子注入形成漂移区的步骤能够省略。
4.如权利要求1所述的开关LDMOS器件的工艺方法，其特征在于：所述第四步中，栅介质层为氧化硅或氮氧化硅。
5.如权利要求1所述的LDMOS器件的工艺方法，其特征在于：所述的第五步为选择性步骤；对于开关LDMOS器件，通过离子注入形成体区；对于非开关LDMOS器件，离子注入形成体区的步骤能够省略。
6.如权利要求1所述的LDMOS器件的工艺方法，其特征在于：所述的第九步中，还可选择性地在场板隔离介质层上再覆盖导电材质膜层形成导电场板的结构；所述的导电材质膜层为金属硅化物，或者是金属。
7.如权利要求6所述的LDMOS器件的工艺方法，其特征在于：如果不形成导电场板，则直接制作通孔到场板隔离介质层上；如制作有导电场板的结构，在形成金属硅化物并刻蚀之后，保留在STI2上的金属硅化物，并和栅极顶部的保留的金属硅化物一起形成盾型结构的场板；后续在此场板上形成接触引出，并和源区引出通过金属连接在一起。
8.一种LDMOS器件，其特征在于：包含一半导体衬底，在所述半导体衬底上形成外延层；
在所述的外延层的表面具有STI及STI2；所述的STI的深度大于STI2；所述外延层中，还形成有第二导电类型的埋层；在所述埋层上方的边缘位置具有第二导电类型的第一深阱，所述埋层与边缘的第一深阱形成一隔离空间；
所述第一深阱中还包含有第二导电类型的第二阱；
所述第一深阱的外侧，间隔一STI具有第一导电类型的第三阱，所述第三阱中具有重掺杂引出区形成引出；所述第三阱形成隔离环；
在所述的隔离空间的中心区域具有所述LDMOS器件的体区；体区两侧为所述LDMOS器件的漏区，所述漏区与体区之间的外延层表面间隔有STI2；
所述体区中包含有LDMOS器件的源区，所述源区与STI2之间的外延表面为所述LDMOS器件的栅极；
所述的栅极的一侧顶部与STI2的表面覆盖金属硅化物并形成一个场板。
9.如权利要求8所述的LDMOS器件，其特征在于：对于开关LDMOS器件，所述的隔离空间中还包含有漂移区，位于体区与第一深阱之间。
10.如权利要求8所述的LDMOS器件，其特征在于：所述的场板通过接触孔引出，并和源区连接在一起。
11.如权利要求8所述的LDMOS器件，其特征在于：所述的场板及STI2能够改善漂移区的电场分布，有助于漂移区耗尽展开，抬高内部电场，提高器件击穿电压。
12.如权利要求8所述的LDMOS器件，其特征在于：通过控制所述的STI2的深度能够调整所述LDMOS器件的关态击穿电压。
13.如权利要求8～12任一项所述的LDMOS器件，其特征在于：所述的第一导电类型为P型，所述的第二导电类型为N型；或者是进行相反定义。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210998915.0A CN115424932A (zh) | 2022-08-19 | 2022-08-19 | Ldmos器件及工艺方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202210998915.0A CN115424932A (zh) | 2022-08-19 | 2022-08-19 | Ldmos器件及工艺方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN115424932A true CN115424932A (zh) | 2022-12-02 |
Family
ID=84197579
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202210998915.0A Pending CN115424932A (zh) | 2022-08-19 | 2022-08-19 | Ldmos器件及工艺方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN115424932A (zh) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115881786A (zh) * | 2023-01-19 | 2023-03-31 | 合肥晶合集成电路股份有限公司 | Ldmos器件以及ldmos器件的制作方法 |
| CN116960183A (zh) * | 2023-07-27 | 2023-10-27 | 荣芯半导体(淮安)有限公司 | 包含ldmos晶体管的半导体器件 |
| CN117457747A (zh) * | 2023-12-22 | 2024-01-26 | 粤芯半导体技术股份有限公司 | 一种嵌入式闪存工艺的demos结构及其制备方法 |
| CN117727801A (zh) * | 2024-02-05 | 2024-03-19 | 芯联先锋集成电路制造(绍兴)有限公司 | 调节稳压管击穿电压温漂的方法 |
-
2022
- 2022-08-19 CN CN202210998915.0A patent/CN115424932A/zh active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN115881786A (zh) * | 2023-01-19 | 2023-03-31 | 合肥晶合集成电路股份有限公司 | Ldmos器件以及ldmos器件的制作方法 |
| CN116960183A (zh) * | 2023-07-27 | 2023-10-27 | 荣芯半导体(淮安)有限公司 | 包含ldmos晶体管的半导体器件 |
| CN116960183B (zh) * | 2023-07-27 | 2024-05-17 | 荣芯半导体(淮安)有限公司 | 包含ldmos晶体管的半导体器件 |
| CN117457747A (zh) * | 2023-12-22 | 2024-01-26 | 粤芯半导体技术股份有限公司 | 一种嵌入式闪存工艺的demos结构及其制备方法 |
| CN117457747B (zh) * | 2023-12-22 | 2024-06-04 | 粤芯半导体技术股份有限公司 | 一种嵌入式闪存工艺的demos结构及其制备方法 |
| CN117727801A (zh) * | 2024-02-05 | 2024-03-19 | 芯联先锋集成电路制造(绍兴)有限公司 | 调节稳压管击穿电压温漂的方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US6365942B1 (en) | MOS-gated power device with doped polysilicon body and process for forming same | |
| CN203325907U (zh) | 绝缘栅半导体装置结构 | |
| JP3202021B2 (ja) | パンチスルー電界効果トランジスタ | |
| US9911840B2 (en) | Self aligned trench MOSFET with integrated diode | |
| CN102237279B (zh) | 用三个或四个掩膜制备的氧化物终止沟槽mosfet | |
| CN100334731C (zh) | 内含沟道型肖特基整流器的沟道型dmos晶体管 | |
| JP4024503B2 (ja) | 半導体装置及びその製造方法 | |
| US8022476B2 (en) | Semiconductor device having vertical and horizontal type gates and method for fabricating the same | |
| CN115424932A (zh) | Ldmos器件及工艺方法 | |
| US8445958B2 (en) | Power semiconductor device with trench bottom polysilicon and fabrication method thereof | |
| CN104779166B (zh) | 一种沟槽式分栅功率器件及其制造方法 | |
| CN101290936A (zh) | 半导体器件及其制造方法 | |
| CN110718546A (zh) | 在源极接触沟槽中具有集成的伪肖特基二极管的功率mosfet | |
| CN112117332B (zh) | Ldmos器件及工艺方法 | |
| CN104377244A (zh) | 一种降低ldmos导通电阻的器件结构 | |
| CN111063737A (zh) | Ldmos器件及工艺方法 | |
| CN109755310B (zh) | 一种分栅结构的功率晶体管 | |
| CN115547838A (zh) | 金属氧化物半导体器件的制备方法及器件 | |
| CN101803030A (zh) | 半导体功率装置的制造方法 | |
| CN113394277B (zh) | 沟槽栅igbt的元胞结构、其制备方法及沟槽栅igbt | |
| CN111106043B (zh) | 功率半导体器件元胞结构、其制备方法及功率半导体器件 | |
| CN112864250A (zh) | 改善栅漏电荷的沟槽型功率半导体器件及其制备方法 | |
| CN111223931B (zh) | 沟槽mosfet及其制造方法 | |
| CN113690303A (zh) | 半导体器件及其制备方法 | |
| CN104600119A (zh) | 能实现电流双向流通的功率mosfet器件及其制造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |