CN116960183B - 包含ldmos晶体管的半导体器件 - Google Patents
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Abstract
本发明涉及一种包含LDMOS晶体管的半导体器件。所述半导体器件中，所述LDMOS晶体管包括由构成多晶硅栅极的多晶硅条沿宽度方向扩展至漂移区场氧化层表面形成的场极板，并且，第一栅极金属接触对应于所述场极板形成于所述多晶硅条顶表面，栅电压通过所述第一栅极金属接触施加在所述场极板和所述多晶硅栅极上，对于多晶硅栅极和场极板的控制能力较强，可以有效控制场极板下方的漂移区表面电场，使漂移区的表面电场得到有效弱化，能够优化表面电场分布，有利于提高LDMOS晶体管的击穿电压以及降低导通电阻，有助于提高LDMOS晶体管的综合性能。
Description
技术领域
本发明涉及集成电路制造领域，尤其涉及一种包含LDMOS晶体管的半导体器件。
背景技术
LDMOS(Laterally Diffused Metal Oxide Semiconductor，横向扩散金属氧化物半导体)晶体管是一种双扩散结构的功率器件，相较于普通的MOS晶体管，LDMOS晶体管增加了低掺杂的漂移区，漂移区在沟道和漏区之间起缓冲作用，削弱了短沟道效应，漏源电压(VDS)的大部分会降落在漂移区上，在沟道夹断后，基本上没有沟道的长度调制效应，并且当漏源电压进一步增大时，输出电阻不会降低，沟道区不易穿通，从而LDMOS晶体管的击穿电压(BV)基本不受沟道长度和掺杂水平限制，可以进行独立设计。LDMOS晶体管在工艺上容易实现0.4μm～2μm的沟道长度，故跨导gm、漏极电流(ID)、最高工作频率和速度都较普通的MOS晶体管有较大幅度的提高。LDMOS晶体管在中高压以及高压领域应用广泛。
对于LDMOS晶体管而言，增加漂移区的长度可以提高击穿电压，但会增加芯片面积和导通电阻(Rdson)，需进行适合的结构设计，以获得较大的击穿电压和较小的导通电阻。目前，对于包含LDMOS晶体管的半导体器件，在提高LDMOS晶体管的击穿电压和降低导通电阻方面，仍需改进。
发明内容
为了提高LDMOS晶体管的击穿电压和降低导通电阻，本发明提供一种包含LDMOS晶体管的半导体器件。
本发明提供的包含LDMOS晶体管的半导体器件包括具有第一导电类型的半导体衬底以及基于所述半导体衬底形成的LDMOS晶体管，所述LDMOS晶体管包括：
形成于所述半导体衬底内且具有第二导电类型的漂移区、源区以及漏区；
形成于所述半导体衬底上的多晶硅栅极，所述多晶硅栅极从所述源区横跨至所述漂移区；
漂移区场氧化层，形成于所述漂移区的表面且邻接所述漏区；
场极板，由构成所述多晶硅栅极的多晶硅条沿宽度方向扩展至所述漂移区场氧化层表面形成；以及
第一栅极金属接触，对应于所述场极板形成于所述多晶硅条顶表面。
可选地，所述半导体器件包括多个所述LDMOS晶体管，至少两个所述LDMOS晶体管的多晶硅栅极共用所述多晶硅条，至少两个所述LDMOS晶体管的源区和漏区分别位于所述多晶硅条的两侧。
可选地，所述LDMOS晶体管还包括源区金属接触和漏区金属接触，所述源区金属接触和所述漏区金属接触分别形成于所述源区顶表面和所述漏区顶表面。
可选的，所述多晶硅条顶表面对应于所述场极板的区域分散形成有多个所述第一栅极金属接触。
可选地，所述多晶硅条顶表面形成的所述第一栅极金属接触的横截面面积大于所述源区金属接触和/或所述漏区金属接触的横截面面积。
可选地，所述多晶硅条顶表面形成的所述第一栅极金属接触的数量大于或等于位于所述多晶硅条侧面的所述源区金属接触或所述漏区金属接触的数量。
可选地，所述半导体器件包括至少一对镜像设置的所述LDMOS晶体管，每对镜像设置的所述LDMOS晶体管共用所述源区。
可选地，所述LDMOS晶体管还包括第二栅极金属接触，所述第二栅极金属接触形成于所述多晶硅条的长度方向上的端部。
可选地，所述半导体器件还包括形成于所述场极板顶表面的金属硅化物层以及层间介质层，所述层间介质层覆盖所述半导体衬底以及各所述LDMOS晶体管，所述第一栅极金属接触填充于贯穿所述层间介质层的通孔中，所述通孔暴露出所述金属硅化物层。
可选地，所述半导体器件为BCD器件，所述BCD器件包括基于所述半导体衬底形成的所述LDMOS晶体管、双极晶体管以及CMOS晶体管。
本发明提供的包含LDMOS晶体管的半导体器件中，所述LDMOS晶体管具有由构成多晶硅栅极的多晶硅条沿宽度方向扩展至漂移区场氧化层表面形成的场极板，并且，第一栅极金属接触对应于所述场极板形成于所述多晶硅条顶表面，栅电压通过所述第一栅极金属接触施加在所述场极板和所述多晶硅栅极上，对于多晶硅栅极和场极板的控制能力较强，可以有效控制场极板下方的漂移区表面电场，使漂移区的表面电场得到有效弱化，能够优化表面电场分布，有利于提高LDMOS晶体管的击穿电压以及降低导通电阻，有助于提高LDMOS晶体管的综合性能。
附图说明
图1是一种包含LDMOS晶体管的半导体器件的接触层版图示意图。
图2是图1所示的半导体器件的剖面示意图。
图3是本发明一实施例的包含LDMOS晶体管的半导体器件的剖面示意图。
图4是本发明一实施例的包含LDMOS晶体管的半导体器件的接触层版图示意图。
附图标记说明：
100-半导体衬底；101-漂移区；102-体区；103-漂移区场氧化层。
具体实施方式
以下结合附图和具体实施例对本发明的包含LDMOS晶体管的半导体器件作进一步详细说明。根据下面的说明，本发明的优点和特征将更清楚。应当理解，说明书的附图均采用了非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。需要说明的是，本文所呈现的方法中各步骤的顺序并非必须是执行这些步骤的唯一顺序，一些所述的步骤可被省略和/或一些本文未描述的其它步骤可被添加到该方法。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的结构被倒置或者以其它不同方式定位(如旋转)，示例性术语“在……上”也可以包括“在……下”和其它方位关系。
图1和图2分别示意的是一种包含LDMOS晶体管的半导体器件的接触层版图和剖面结构。参照图1和图2，一半导体器件包括半导体衬底100以及基于所述半导体衬底100形成的多个LDMOS晶体管。多个LDMOS晶体管排成一列并共用一多晶硅条以形成多晶硅栅极(如多晶硅栅极G1或多晶硅栅极G2)，其中各个LDMOS晶体管的源区S和漏区(例如漏区D1或漏区D2)分别位于相应的多晶硅条的两侧。所述多晶硅栅极连接栅极金属接触CG，源区S连接源区金属接触CS，漏区D1连接漏区金属接触CD1，漏区D2连接漏区金属接触CD2。
以位于图2中右侧的LDMOS晶体管为例，每个LDMOS晶体管还可包括形成于半导体衬底100内的漂移区101和体区102、形成于所述漂移区101表面且邻接漏区D1的漂移区场氧化层103以及由构成多晶硅栅极G1的多晶硅条沿宽度方向(此处指多晶硅条的宽度方向)扩展至漂移区场氧化层103表面而形成的场极板FP1，所述LDMOS晶体管的源区S形成于所述体区102顶部，漏区D1形成于所述漂移区101顶部，此外，源区金属接触CS、漏区金属接触CD1以及栅极金属接触CG分别形成于所述源区S顶表面、所述漏区D1顶表面以及所述多晶硅栅极G1顶表面。
如图1所示，该半导体器件中，用于控制多晶硅栅极G1以及场极板FP1的栅极金属接触CG位于构成多晶硅栅极G1的多晶硅条的端部，栅极金属接触CG与多晶硅条之间会形成肖特基势垒(SchottkyBarrier)，虽然可以通过在多晶硅条表面形成金属硅化物层来减小接触电阻以及使多晶硅条具有高掺杂浓度来提高电子隧穿几率，但是，由于栅极金属接触CG位于多晶硅条的端部，栅电压的加压路径较长，多晶硅条的阻抗分压导致电压损失，继而导致栅极金属接触CG对于多晶硅栅极G1以及场极板FP1的控制能力较差，使得漂移区101的表面电场不能得到有效弱化，从而LDMOS晶体管的击穿电压较小，导通电阻较高，LDMOS晶体管的综合性能较差。
以下所述的本发明实施例的包含LDMOS晶体管的半导体器件可以有效改善图1和图2所示的半导体器件存在的问题。
下文主要以LDMOS晶体管为n沟道晶体管为例进行说明。在该情形中，下文所述第一导电类型为p型，与第一导电类型相反的第二导电类型为n型。然而，所述LDMOS晶体管不限于n沟道，其也可以为p沟道，在p沟道的情形中，第一导电类型为n型，与第一导电类型相反的第二导电类型为p型。用于形成n型掺杂的n型掺杂物例如包括磷(P)或砷(As)，用于形成p型掺杂的p型掺杂物例如包括硼(B)。
图3是本发明一实施例的包含LDMOS晶体管的半导体器件的剖面示意图。图4是本发明一实施例的包含LDMOS晶体管的半导体器件的接触层版图示意图。参照图3和图4，本发明实施例涉及一种包含LDMOS晶体管的半导体器件，所述半导体器件包括具有第一导电类型的半导体衬底100以及基于所述半导体衬底100形成的LDMOS晶体管。可选地，所述半导体器件为BCD器件，所述BCD器件例如包括基于所述半导体衬底100形成的至少一个所述LDMOS晶体管、至少一个双极晶体管以及至少一个CMOS晶体管。
半导体衬底100用来形成包含LDMOS晶体管的半导体器件。半导体衬底100的材料可以是硅、锗、硅锗、碳化硅、砷化镓、磷化镓、磷化铟、砷化铟或锑化铟等，也可以是绝缘体上覆硅(SOI)或者绝缘体上覆锗(GOI)，或者还可以为其它的材料，例如GaAsP、AlInAs、AlGaAs、GaInAs、GaInP或GaInAsP等，或者还可以是上述材料的组合。半导体衬底100可以包括掺杂的外延层、梯度半导体层和位于不同类型的其它半导体层上面的半导体层(例如锗硅层上的硅层)。此处半导体衬底100例如为硅外延衬底，其具有第一导电类型(例如p-)掺杂。
作为示例，如图3所示，所述半导体器件包括多个所述LDMOS晶体管。多个所述LDMOS晶体管中，至少一对所述LDMOS晶体管例如镜像设置，每对镜像设置的所述LDMOS晶体管共用源区S。图3中左侧的LDMOS晶体管与右侧的LDMOS晶体管镜像对称。
以位于图3中右侧的LDMOS晶体管为例，所述半导体器件中，至少一个LDMOS晶体管包括形成于半导体衬底100内的漂移区101、源区S以及漏区D1，还包括形成于半导体衬底100上的多晶硅栅极G1、场极板FP1、源区金属接触CS、漏区金属接触CD1以及第一栅极金属接触CG。对于图3中左侧的LDMOS晶体管，其包括多晶硅栅极G2、源区S、漏区D2以及相应的漂移区、第一栅极金属接触CG、源区金属接触CS以及漏区金属接触CD2。图3中左侧和右侧的LDMOS晶体管的第一栅极金属接触CG可在半导体衬底100上方通过互连层连接。
以下以图3中右侧的LDMOS晶体管为例作进一步说明。
所述漂移区101用于在LDMOS晶体管工作时通过形成耗尽电场而使载流子发生漂移，漂移区101与半导体衬底100的掺杂类型相反，漂移区101例如具有第二导电类型(例如n-)掺杂。
源区S和漏区D1形成于半导体衬底100的顶部。本实施例中，半导体衬底100内具有体区102，体区102在区别于所述漂移区101的位置(即与所述漂移区101没有重合)从半导体衬底100内扩展至半导体衬底100的表面。体区102的导电类型与漂移区101相反，为第一导电类型。源区S被体区102包围。所述漏区D1设置于半导体衬底100顶部且被所述漂移区101包围。源区S和漏区D1具有第二导电类型掺杂，所述源区S和漏区D1的第二导电类型掺杂浓度例如大于所述漂移区101的第二导电类型掺杂浓度。
栅介质层(未示出)和多晶硅栅极G1依次叠加设置在半导体衬底100表面，所述多晶硅栅极G1从所述源区S横跨至所述漂移区101。源区S和漏区D1非对称地设置于多晶硅栅极G1两侧，其中漏区D1与多晶硅栅极G1间隔一定距离设置，漂移区101设置于多晶硅栅极G1的朝向漏区D1一侧。当LDMOS晶体管的多晶硅栅极G1被合适地偏置时，导电沟道(例如n型)形成在所述栅介质层下方的有源区表面。该结构的LDMOS晶体管在阻断时漏区D1被施加高电压。
漂移区场氧化层103形成于漂移区101的表面且邻接相应LDMOS晶体管的漏区D1。漂移区场氧化层103具有缓和电场的作用。漂移区场氧化层103可以为利用浅沟槽隔离(STI)工艺、硅局部氧化隔离(LOCOS)工艺或者低压化学气相沉积(LPCVD)工艺形成。漂移区场氧化层103可以包括氧化硅层(SiO2)、氮化硅层(Si3N4)或其它适合材料。
场极板FP1由构成所述多晶硅栅极G1的多晶硅条沿宽度方向(此处指多晶硅条的宽度方向)扩展至漂移区场氧化层103表面形成，通过在场极板FP1上施加适当的电压，可以缓和在阻断状态下在漂移区101表面区域形成的耗尽电场集中，弱化漂移区101的表面电场，并且，通过优化表面电场分布，可以提高单位长度漂移区的耐压值从而可以缩短漂移区长度，有助于降低导通电阻。
所述LDMOS晶体管中，所述源区S顶表面、所述漏区D1顶表面以及所述场极板FP1顶表面例如分别形成有源区金属接触CS、漏区金属接触CD1以及第一栅极金属接触CG。第一栅极金属接触CG对应于所述场极板FP1形成于构成多晶硅栅极G1的多晶硅条的顶表面。如图4所示，可选地，所述LDMOS晶体管还可包括第二栅极金属接触CG'，所述第二栅极金属接触CG'形成于相应的所述多晶硅条的长度方向上的端部。
所述半导体器件还可包括层间介质层(图未示)，所述层间介质层覆盖所述半导体衬底100以及各所述LDMOS晶体管，所述源区金属接触CS、所述漏区金属接触CD1以及第一栅极金属接触CG、第二栅极金属接触CG'例如分别填充于贯穿所述层间介质层的通孔中，即可采用接触插塞实现。
所述半导体器件还可包括金属硅化物层(图未示)，所述金属硅化物层例如形成于所述源区S顶表面、所述漏区D1顶表面以及所述场极板FP1(或者所述多晶硅条)顶表面，并被上述通孔暴露。所述金属硅化物层可包括硅化钛、硅化钴、硅化镍及硅化钽中的至少一种。所述金属硅化物层可以在半导体衬底100上沉积所述层间介质层之前形成，也可以在所述层间介质层中形成上述通孔之后再在所述通孔底表面形成。
所述通孔的侧面可覆盖有金属迁移阻挡层和/或粘合层，例如，所述通孔的侧面覆盖有氮化钛(TiN)和钛(TiN)的叠层。所述源区金属接触CS、所述漏区金属接触CD1、所述第一栅极金属接触CG以及第二栅极金属接触CG'可包括填充于相应的所述通孔内的铜、镍、锌、锡、银、金、钨、镁、钽、钛、钼、铂、铝、铪、钌、钴、铜合金以及铝合金中的至少一种。
本发明实施例中的包含LDMOS晶体管的半导体器件中，每个所述LDMOS晶体管具有由构成多晶硅栅极G1的多晶硅条沿宽度方向扩展至漂移区场氧化层103表面形成的场极板FP1，并且，第一栅极金属接触CG对应于所述场极板FP1形成于所述多晶硅条顶表面，相较于如图1和图2所示的仅在多晶硅条的端部设置栅极金属接触的方式，本发明实施例利用第一栅极金属接触CG，能够提高栅电压对于多晶硅栅极G1以及场极板FP1的控制能力，可以有效控制场极板FP1下方的漂移区表面电场，使漂移区101的表面电场得到有效弱化，优化表面电场分布，有利于提高LDMOS晶体管的击穿电压以及降低导通电阻。
如图4所示，可选地，至少两个所述LDMOS晶体管的多晶硅栅极相连而共用一上述的多晶硅条作为多晶硅栅极。进一步地，所述半导体器件中，多个LDMOS晶体管例如排成多列，每列LDMOS晶体管的多晶硅栅极共用一多晶硅条以形成多晶硅栅极(如多晶硅栅极G1或多晶硅栅极G2)，每个LDMOS晶体管的源区S和漏区(例如漏区D1或漏区D2)分别位于相应的多晶硅条的两侧。
为了缩短栅电压的加压路径，减小多晶硅条的阻抗分压导致的电压损失，所述多晶硅条顶表面对应于场极板的区域分散形成有多个所述第一栅极金属接触CG。此外，所述多晶体条的长度方向的端部还可以形成有第二栅极金属接触CG'。从而，对各LDMOS晶体管的多晶硅栅极以及场极板施加的电压可以通过形成于相应的所述多晶硅条顶表面的多个第一栅极金属接触CG以及第二栅极金属接触CG'施加，相较于如图1所示的仅在多晶硅条的端部设置栅极金属接触的方式，能够显著提高栅电压对于场极板和多晶硅栅极的控制能力。
所述半导体器件中，场极板FP1顶表面形成有第一栅极金属接触CG，并且场极板FP1与漏区D1之间间隔有漂移区场氧化层103，所述场极板FP1与源区S之间间隔有多晶硅栅极G1，从而所述场极板FP1与漏区金属接触CD1以及源区金属接触CS之间的距离都没有过近，在场极板FP1顶表面设置所述第一栅极金属接触CG不会影响源区金属接触CS以及所述漏区金属接触CD1的性能，也不会显著增加工艺难度。所述第一栅极金属接触CG的横截面面积可以设置得较大，以降低接触电阻。可选地，所述多晶硅条顶表面形成的所述第一栅极金属接触CG的横截面面积大于所述源区金属接触CS和/或所述漏区金属接触CD1的横截面面积。
由于至少两个所述LDMOS晶体管共用多晶硅条作为多晶硅栅极，因此所述多晶硅条上设置的栅极金属接触CG被共用该多晶硅条的LDMOS晶体管共用，所述栅极金属接触CG的数量可以根据需要设置，例如可以大于、小于或者等于半导体器件中所述LDMOS晶体管的数量(也即相应的源区金属接触CS或漏区金属接触CD1的数量)。考虑到保持栅极金属接触CG之间合适的间距以及避免增加工艺成本，可选地，所述多晶硅条顶表面形成的所述栅极金属接触CG的数量小于或等于位于所述多晶硅条侧面的所述源区金属接触CS或所述漏区金属接触CD1的数量。
本发明实施例描述的包含LDMOS晶体管的半导体器件中，所述LDMOS晶体管具有由构成多晶硅栅极G1的多晶硅条沿宽度方向扩展至漂移区场氧化层103表面而形成的场极板FP1，并且，所述场极板FP1顶表面形成有第一栅极金属接触CG，相较于仅在构成多晶硅栅极G1的多晶硅条的端部设置栅极金属接触(如图1所示的结构)的方式，本发明实施例的方案可以提高栅电压对于场极板FP1和多晶硅栅极G1的控制能力，可有效弱化漂移区101的表面电场，优化表面电场分布，有利于提高LDMOS晶体管的击穿电压以及降低导通电阻，有助于提高LDMOS晶体管的综合性能。
上述描述仅是对本发明较佳实施例的描述，并非对本发明权利范围的任何限定，任何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。
Claims (8)
1.一种包含LDMOS晶体管的半导体器件，其特征在于，所述半导体器件包括具有第一导电类型的半导体衬底以及基于所述半导体衬底形成的多个LDMOS晶体管，所述LDMOS晶体管包括：
形成于所述半导体衬底内且具有第二导电类型的漂移区、源区以及漏区；
形成于所述半导体衬底上的多晶硅栅极，所述多晶硅栅极从所述源区横跨至所述漂移区；
漂移区场氧化层，形成于所述漂移区的表面且邻接所述漏区；
场极板，由构成所述多晶硅栅极的多晶硅条沿宽度方向扩展至所述漂移区场氧化层表面形成，所述场极板与所述多晶硅栅极在所述宽度方向一体形成；以及
第一栅极金属接触，对应于所述场极板形成于所述多晶硅条顶表面；
其中，至少两个所述LDMOS晶体管的多晶硅栅极共用同一多晶硅条，所述同一多晶硅条的两端部之间分布有多个所述第一栅极金属接触，所述半导体器件还包括形成于所述同一多晶硅条端部的第二栅极金属接触。
2.如权利要求1所述的半导体器件，其特征在于，至少两个所述LDMOS晶体管的源区和漏区分别位于所述多晶硅条的两侧。
3.如权利要求2所述的半导体器件，其特征在于，所述LDMOS晶体管还包括：
源区金属接触和漏区金属接触，分别形成于所述源区顶表面和所述漏区顶表面。
4.如权利要求3所述的半导体器件，其特征在于，所述多晶硅条顶表面形成的所述第一栅极金属接触的横截面面积大于所述源区金属接触和/或所述漏区金属接触的横截面面积。
5.如权利要求3所述的半导体器件，其特征在于，所述多晶硅条顶表面形成的所述第一栅极金属接触的数量大于或等于位于所述多晶硅条侧面的所述源区金属接触或所述漏区金属接触的数量。
6.如权利要求2所述的半导体器件，其特征在于，所述半导体器件包括至少一对镜像设置的所述LDMOS晶体管，每对镜像设置的所述LDMOS晶体管共用所述源区。
7.如权利要求1所述的半导体器件，其特征在于，所述半导体器件还包括：
形成于所述场极板顶表面的金属硅化物层；以及
层间介质层，覆盖所述半导体衬底以及所述LDMOS晶体管，所述第一栅极金属接触填充于贯穿所述层间介质层的通孔中，所述通孔暴露出所述金属硅化物层。
8.如权利要求1所述的半导体器件，其特征在于，所述半导体器件为BCD器件，所述BCD器件包括基于所述半导体衬底形成的所述LDMOS晶体管、双极晶体管以及CMOS晶体管。
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