CN114883413A - 一种在元胞内集成续流二极管的沟槽SiC MOSFET - Google Patents
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- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 90
- 229920005591 polysilicon Polymers 0.000 claims description 51
- 239000002184 metal Substances 0.000 claims description 32
- 238000000034 method Methods 0.000 claims description 22
- 230000000903 blocking effect Effects 0.000 claims description 21
- 239000003989 dielectric material Substances 0.000 claims description 18
- 230000008569 process Effects 0.000 claims description 18
- 150000002500 ions Chemical class 0.000 claims description 17
- 238000000151 deposition Methods 0.000 claims description 15
- 229920002120 photoresistant polymer Polymers 0.000 claims description 15
- 238000005530 etching Methods 0.000 claims description 11
- 238000002347 injection Methods 0.000 claims description 8
- 239000007924 injection Substances 0.000 claims description 8
- 239000000758 substrate Substances 0.000 claims description 8
- 238000002360 preparation method Methods 0.000 claims description 5
- 230000005669 field effect Effects 0.000 claims description 2
- 238000009826 distribution Methods 0.000 abstract description 12
- 230000003071 parasitic effect Effects 0.000 abstract description 12
- 230000015556 catabolic process Effects 0.000 abstract description 10
- 238000006731 degradation reaction Methods 0.000 abstract description 6
- 230000005684 electric field Effects 0.000 abstract description 6
- 230000007774 longterm Effects 0.000 abstract description 6
- 239000004065 semiconductor Substances 0.000 abstract description 3
- 230000002441 reversible effect Effects 0.000 description 23
- 210000004027 cell Anatomy 0.000 description 14
- 238000004088 simulation Methods 0.000 description 6
- 238000010586 diagram Methods 0.000 description 4
- 238000005215 recombination Methods 0.000 description 4
- 230000006798 recombination Effects 0.000 description 4
- 230000000694 effects Effects 0.000 description 3
- 238000011084 recovery Methods 0.000 description 3
- 239000008186 active pharmaceutical agent Substances 0.000 description 2
- 230000007547 defect Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- 239000000463 material Substances 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000001052 transient effect Effects 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 210000005056 cell body Anatomy 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 230000000052 comparative effect Effects 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000000407 epitaxy Methods 0.000 description 1
- 239000007943 implant Substances 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 238000005468 ion implantation Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 230000002028 premature Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 230000003068 static effect Effects 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
- H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
- H01L29/1608—Silicon carbide
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- H—ELECTRICITY
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
- H01L29/42312—Gate electrodes for field effect devices
- H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
- H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
- H01L29/42356—Disposition, e.g. buried gate electrode
- H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
- H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
- H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
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- Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
- Y02—TECHNOLOGIES OR APPLICATIONS FOR MITIGATION OR ADAPTATION AGAINST CLIMATE CHANGE
- Y02B—CLIMATE CHANGE MITIGATION TECHNOLOGIES RELATED TO BUILDINGS, e.g. HOUSING, HOUSE APPLIANCES OR RELATED END-USER APPLICATIONS
- Y02B70/00—Technologies for an efficient end-user side electric power management and consumption
- Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
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Abstract
本发明公开了一种在元胞内集成续流二极管的沟槽SiC MOSFET，属于半导体技术领域。该结构中的续流二极管由N型源极多晶硅和SiC的P型屏蔽区形成的异质结二极管，与沟道二极管两部分构成，正向导通时，续流二极管提前开启于体内的寄生体二极管，使得体二极管导通被抑制，避免了因为体二极管的退化而引起的可靠性问题；同时，该结构将沟槽底部P型屏蔽区接地，避免了传统结构中浮动P型屏蔽区电极引起的器件可靠性问题，提高了器件长期使用中可靠性，同时优化了栅极氧化物底部的电场分布。且基于P型屏蔽区的浓度设计，在满足续流二极管开启电压要求的同时，对MOSFET沟槽氧化物以及底部续流二极管起到保护作用。
Description
技术领域
本发明涉及一种在元胞内集成续流二极管的沟槽SiC MOSFET，属于半导体技术领域。
背景技术
电力电子***的发展对开关器件的耐压级别和电流能力提出了更高的要求。作为高频开关器件，SiC MOSFET凭借着宽禁带半导体的材料特性，与同耐压级别的硅器件相比，具有工作频率高、导通电阻小、开关损耗低、极限工作温度高等优势，受到了越来越多的关注。
虽然SiC MOSFET具有良好的静态特性和动态特性，但由于器件内部寄生的体二极管开启电压较大(约为3V)，且体二极管导通会导致器件漂移区内的缺陷增多，引起器件的双极退化，进而导致器件的电学性能退化。这些问题严重地影响了器件的长期稳定工作性能和使用寿命。因此，当电路***中产生反向瞬态大电流时，通常采用在开关器件的源漏端并联外部SiC续流二极管来避免SiC MOSFET内部体二极管的开启，但外部续流二极管额外引入寄生电容和寄生电感，影响了SiC MOSFET器件的开关性能，也制约了电力电子***向高频化和小型化的发展。
发明内容
为了解决上述问题，本发明提供了一种在元胞内集成续流二极管的沟槽SiCMOSFET器件，所述MOSFET器件的元胞结构包括由下至上依次层叠设置的漏极金属1、第一导电类型衬底层2、第一导电类型外延层3、JFET区4和源极金属13；
所述JFET区4上方具有沟槽结构、P-基区11、P-源区10、N-源区9、P型屏蔽区5；其中，所述沟槽结构中包括源极多晶硅6、源极多晶硅6左右两侧的栅极多晶硅7、栅极沟槽氧化物8、续流管氧化物12、阻断氧化物14；且所述源极多晶硅6呈倒T型，底部中间段贯穿沟槽底部的续流管氧化物12与P型屏蔽区5相连，底部两端呈圆弧状；
所述栅极多晶硅7位于倒T型的源极多晶硅6上半狭窄部分的两侧；两侧的栅极多晶硅7的上方与阻断氧化物14相连、下方和左右两侧与对应的栅极沟槽氧化物8相连；
所述P-基区11位于沟槽的两侧，P-源区10、N-源区9左右相贴位于所述P-基区11两端上方，其中N-源区9位于靠近沟槽的一侧，P-源区10位于远离沟槽的一侧；
所述源极金属13位于P-源区10、N-源区9、阻断氧化物14、源极多晶硅6的上方，且贯穿阻断氧化物14与源极多晶硅6相连。
可选的，所述续流管氧化物12的厚度小于所述栅极沟槽氧化物8的厚度。
可选的，所述栅极沟槽氧化物8厚度为40nm～100nm；所述续流管氧化物12厚度为10nm～40nm。
可选的，所述源极金属13与源极多晶硅6的接触孔长度为0.4μm～1μm。
可选的，所述P型屏蔽区5与源极多晶硅6的接触孔长度为0.4μm～1μm。
可选的，所述P型屏蔽区5的掺杂类型为P型掺杂，掺杂浓度为1×1017～1×1019cm-3，且中间部分的掺杂浓度高于上下两端的掺杂浓度。
可选的，所述栅极多晶硅7为N型掺杂，掺杂元素为Ar元素，掺杂浓度为1×1019～1×1020cm-3；所述源极多晶硅6为N型掺杂，掺杂元素为Ar元素，掺杂浓度为1×1019～1×1020cm-3。
本申请还提供一种在元胞内集成续流二极管的沟槽SiC MOSFET器件的制备方法，所述方法包括：
提供第一导电类型衬底2，生长第一导电类型外延层3；
在所述第一导电类型外延层3的表面生长JFET区4；
在所述JFET区4上采用离子注入工艺，注入Al离子，形成P-基区11；
采用光刻胶作为掩模版，在所述P-基区11上，采用离子注入工艺，注入Al离子，形成P-源区10；
采用光刻胶作为掩模版，在所述P-基区11上，采用离子注入工艺，注入N离子，形成N-源区9；
通过刻蚀工艺，在所述JFET区4的顶层形成MOSFET沟槽，使得N-源区9和P-基区11位于所述MOSFET沟槽两侧；
用光刻胶作为掩模版，在所述MOSFET沟槽的底部留出源极多晶硅6与P型屏蔽区5的接触孔，在MOSFET沟槽底部其余位置和侧壁淀积源介质材料，形成续流管氧化物12；用光刻胶作为掩模版，在MOSFET沟槽侧壁淀积源介质材料使其厚度增加，形成栅极沟槽氧化物8；
在所述栅极沟槽氧化物8与续流管氧化物12与P型屏蔽区5表面淀积源极多晶硅6；
使用光刻胶作为掩模版，在所述源极多晶硅6上刻蚀形成栅极沟槽；
在所述栅极沟槽的底部和侧壁上淀积源介质材料，在源介质层材料上点击多晶硅，形成栅极多晶硅7；
在所述N-源区9、栅极沟槽氧化物8、栅极多晶硅7、源极多晶硅6上部表面淀积源介质材料形成阻断氧化物14；
刻蚀阻断氧化物14，形成通孔，作为后续源极金属13与源极多晶硅6的接触孔；
在器件正面形成源极金属13，在器件背面形成漏极金属1。
可选的，所述源极金属13与源极多晶硅6的接触孔长度为0.4μm～1μm。
可选的，所述P型屏蔽区5与源极多晶硅6的接触孔长度为0.4μm～1μm。
本发明有益效果是：
通过提供一种特殊结构的SiC沟槽型功率MOSFET器件，器件的多晶硅包括连接到源极的多晶硅和连接到栅极的多晶硅。源极多晶硅通过贯穿沟槽底部的续流管氧化物与P型屏蔽区相连，并且沟槽底部的续流管氧化物厚度明显小于两端沟槽氧化物的厚度。通过上述结构，第一，使得集成在沟槽底部二极管可在器件中代替体二极管作为续流二极管，从而减小在目前常见的商用SiC MOSFET的中因为电子与空穴的复合导致的器件双极退化效应，并且续流二极管的开启压降小于体二极管，降低电路***功耗；第二，改善了器件电容特性和米勒效应；第三，解决了传统沟槽型SiC MOSFET底部P型屏蔽区浮空问题，将P型屏蔽区接地，改善浮空P型屏蔽区在长期使用中的稳定性问题、优化栅极氧化物底部的电场分布；第四，相对于传统的沟槽型器件，本发明仅在传统器件工艺上增加一步刻蚀源极多晶硅和淀积栅极多晶硅工艺，对器件制备成本影响不大。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为传统SiC MOSFET器件的元胞结构图；
图2为本发明提出的一种在元胞内集成续流二极管的沟槽SiC MOSFET器件的元胞结构图；
图3～图7为本发明器件结构的制作方法流程图；
图1-图7中，1—漏极金属；2—第一导电类型衬底；3—第一导电类型外延；4—JFET区；5—P型屏蔽区；6—源极多晶硅；7—栅极多晶硅；8—栅极沟槽氧化物；9—N-源区；10—P-源区；11—P-基区；12—续流管氧化物；13—源极金属；14—阻断氧化物。
图8为传统结构与本发明结构器件的开启状态下的电压电流特性曲线与反向击穿特性曲线的对比图。
图9为续流二极管工作时，传统结构与本发明结构电压电流仿真结果对比图。
图10为在反向电流ISD＝100A/cm2时，传统结构与本发明结构器件内部空穴浓度随着器件深度变化的纵向分布图。
图11为传统结构与本发明结构栅电荷特性的仿真结果对比图。
图12为在正向电流ISD＝100A/cm2时，传统结构与本发明结构器件电压情况VDS情况的对比图。
图13为传统结构与本发明结构器件的输入电容特性(CISS)、输出电容特性(COSS)和转移电容特性(CRSS)的仿真结果对比图。
图14为P型屏蔽区(5)浓度分布图。
图15为在反向电流ISD＝100A/cm2时，传统结构与本发明结构器件内部空穴浓度分布情况的结构对比图。
图16为传统结构与本发明结构器件在反向电流ISD＝100A/cm2的电流走向图。
具体实施方式
为使本发明的目的、技术方案和优点更加清楚，下面将结合附图对本发明实施方式作进一步地详细描述。
如图1所示，为传统SiC MOSFET器件的元胞结构图(SiC MOSFET器件由多个结构一样的元胞构成)，可知，传统的SiC MOSFET器件结构中，源极金属13与栅极多晶硅7之间被阻断氧化物14隔开，且栅极多晶硅7与P型屏蔽区5之间被栅极沟槽氧化物8隔开，因此其电流只能从两侧通过。由于大量的电流从器件的寄生体二极管通过，器件的P-基区11与JFET区4的空穴与电子发生复合，会造成SiC材料内部的缺陷增多，掺杂区域发生漂移，从而导致MOSFET泄漏电流增加，造成永久性的失效损伤，最终影响开关器件的使用寿命并带来较大的安全隐患。
此外，由于传统SiC MOSFET缺少P型屏蔽区5的接地措施，P型屏蔽区5在正常的开关状态下存储的负电荷不能迅速减小，增加了器件开关时间与P型屏蔽区5中空穴的复合概率，降低了长期使用过程中器件的可靠性。
因此，本申请提出了一种新型结构的SiC沟槽型功率MOSFET器件，具体介绍如下：
实施例一：
本实施例提供一种在元胞内集成续流二极管的沟槽SiC MOSFET器件，参见图2，所述MOSFET器件的元胞结构包括由下至上依次层叠设置的漏极金属1、第一导电类型衬底层2、第一导电类型外延层3、JFET区4和源极金属13；
所述JFET区4上方具有沟槽结构、P-基区11、P-源区10、N-源区9、P型屏蔽区5；其中，所述沟槽结构中包括源极多晶硅6、源极多晶硅6左右两侧的栅极多晶硅7、栅极沟槽氧化物8、续流管氧化物12、阻断氧化物14；且所述源极多晶硅6呈倒T型，底部中间段贯穿沟槽底部的续流管氧化物12与P型屏蔽区5相连，底部两端呈圆弧状；
所述栅极多晶硅7位于倒T型的源极多晶硅6上半狭窄部分的两侧；两侧的栅极多晶硅7的上方与阻断氧化物14相连、周围分别被对应的栅极沟槽氧化物8包裹；
所述P-基区11位于沟槽的两侧，P-源区10、N-源区9左右相贴位于所述P-基区11两端上方，其中N-源区9位于靠近沟槽的一侧，P-源区10位于远离沟槽的一侧；
所述源极金属13位于P-源区10、N-源区9、阻断氧化物14、源极多晶硅6的上方，且贯穿阻断氧化物14与源极多晶硅6相连。
上述结构的SiC沟槽型功率MOSFET器件，其续流二极管由两部分组成：
第一部分是N型源极多晶硅6和SiC的P型屏蔽区5形成的异质结二极管，从而实现Si/SiC异质结二极管在N沟道SiC沟槽栅功率MOSFET中的集成。
第二部分是沟道二极管，当源极多晶硅6接正电压时，续流管氧化物12下方形成沟道，从而泄放反向瞬态电流。
由于源极多晶硅6上方与源极金属13相连，下方与P型屏蔽区5相连，且呈倒T型，因此当SiC MOSFET在正向导通时，器件体内的续流二极管提前开启于体内的寄生二极管，此时体内的寄生二极管导通被抑制，避免了因为寄生二极管的退化而引起的可靠性问题
上述结构的SiC沟槽型功率MOSFET器件，源极金属13与源极多晶硅6的接触孔长度为0.4μm～1μm。P型屏蔽区5与源极多晶硅6的接触孔长度为0.4μm～1μm。
第一导电类型衬底层2的掺杂浓度为8×1015～1×1020cm-3，深度为0.5～10μm。
第一导电类型外延层3的掺杂浓度为1×1014～1×1016cm-3，厚度为5～15μm。
JFET区4的掺杂浓度为1×1014～1×1017cm-3，厚度为1～5μm。
P型屏蔽区5的掺杂浓度为1×1017～1×1019cm-3，且中间部分的掺杂浓度高于上下两端的掺杂浓度，厚度为0.3～1μm。
P-基区11的掺杂浓度为1×1016～1×1018cm-3，厚度为0.5～2μm。
P-源区10的掺杂浓度为1×1018～1×1020cm-3，厚度为0.1～0.5μm。
N-源区9的掺杂浓度为1×1018～1×1020cm-3，厚度为0.1～0.5μm。
栅极沟槽氧化物8的厚度为0.5～1μm。
续流管氧化物12的厚度为0.1～0.5μm。
源极多晶硅6呈倒T型，掺杂浓度为1×1018～1×1020cm-3，厚度为1～2μm。
栅极多晶硅7的掺杂浓度为1×1018～1×1020cm-3，厚度为1～2μm。
源极金属13的厚度为0.5～1.5μm。
阻断氧化物14的厚度为1～5μm。
单器件胞体宽度为1～5μm。
如图2所示，本申请设计的SiC沟槽型功率MOSFET器件，由于集成的Si/SiC异质结二极管的导通压降约为1.2V，远小于SiC MOSFET的体二极管的导通压降(3V)，使得SiCMOSFET在反向耐压时，体内的续流二极管提前开启于体二极管，此时体二极管导通被抑制，避免了因为体二极管的退化而引起的可靠性问题。
由于SiC异质结二极管的反向恢复特性优于SiC MOSFET体二极管，具体表现为高速的开关反应，较低的反向恢复电流和反向恢复电荷，这使得提高了器件的开关速度。此外，本发明在沟槽底部添加了P型屏蔽区5，优点主要在于：
1.解决了SiC异质结二极管面临的高电场问题；2.解决了传统浮动型P型屏蔽的接地问题，优化了栅极氧化物的电场分布，提高了器件长期使用的可靠性；3.提高了器件的开关速度、优化了栅极电荷特性；4.保护了较薄的续流二极管氧化物12，使其可以保护栅极沟槽氧化物8、续流管氧化物12的同时，发挥续流二极管通道的作用。
本申请通过调节沟槽底部P型屏蔽区域的掺杂浓度，使得P型屏蔽区域能够满足续流二极管阈值电压要求的同时，对MOSFET沟槽氧化物以及底部续流二极管起到很好的保护作用。
实施例二
本实施例提供一种在元胞内集成续流二极管的沟槽SiC MOSFET器件的制备方法，用于制备实施例一所述的集成反向续流二极管的SiC沟槽功率MOSFET器件，参见图3～图7，所述方法包括：
如图3所示，提供掺杂浓度为8×1015～1×1020cm-3、深度为0.5～10μm的第一导电类型衬底2，生长第一导电类型外延层3，第一导电类型外延层3的掺杂浓度为1×1014～1×1016cm-3，厚度为5～15μm。
在所述第一导电类型外延层3的表面生长JFET区4；JFET区4的掺杂浓度为1×1014～1×1017cm-3，厚度为1～5μm。
在所述JFET区4采用离子注入工艺，注入Al离子，形成P-基区11；P-基区11的掺杂浓度为1×1016～1×1018cm-3，厚度为0.5～2μm。
如图4所示，采用光刻胶作为掩模版，在所述P-基区11上，采用离子注入工艺，注入Al离子，形成P-源区10；P-源区10的掺杂浓度为1×1018～1×1020cm-3，厚度为0.1～0.5μm。
采用光刻胶作为掩模版，在所述P-基区11上，采用离子注入工艺，注入N离子，形成N-源区9；N-源区9的掺杂浓度为1×1018～1×1020cm-3，厚度为0.1～0.5μm。
通过刻蚀工艺，在所述JFET区4的顶层形成MOSFET沟槽，使得N-源区9和P-基区11位于所述MOSFET沟槽两侧；
如图5所示，用光刻胶作为掩模版，在所述MOSFET沟槽的底部留出源极多晶硅6与P型屏蔽区5的接触孔，接触孔长度为0.4μm～1μm；在MOSFET沟槽底部其余位置和侧壁淀积源介质材料，形成续流管氧化物12，续流管氧化物12的厚度为0.1～0.5μm；用光刻胶作为掩模版，在MOSFET沟槽侧壁淀积源介质材料使其厚度增加，形成栅极沟槽氧化物8，栅极沟槽氧化物8的厚度为0.5～1μm。
在所述栅极沟槽氧化物8与续流管氧化物12与P型屏蔽区5表面淀积源极多晶硅6；源极多晶硅6呈倒T型，掺杂浓度为1×1018～1×1020cm-3，厚度为1～2μm。
使用光刻胶作为掩模版，在所述源极多晶硅6上刻蚀形成栅极沟槽；
在所述栅极沟槽的底部和侧壁上淀积源介质材料，在源介质层材料上点击多晶硅，形成栅极多晶硅7；栅极多晶硅7的掺杂浓度为1×1018～1×1020cm-3，厚度为1～2μm。
如图7所示，在所述N-源区9、栅极沟槽氧化物8、栅极多晶硅7、源极多晶硅6上部表面淀积源介质材料形成阻断氧化物14；阻断氧化物14的厚度为1～5μm。
刻蚀阻断氧化物14，形成通孔，作为后续源极金属13与源极多晶硅6的接触孔，接触孔长度为0.4μm～1μm。
形成源极金属13和漏极金属1。
当SiC MOSFET器件外部施加反向电压时，器件内部集成的续流二极管开启，使得传统SiC MOSFET器件电流流向发生改变：
传统SiC MOSFET器件电流流向为：源极金属13→P-源区10→P-基区11→JFET区4→第一导电类型外延层3→第一导电类型沉底2→漏极金属1；
本发明SiC MOSFET器件电流流向为：源极金属13→源极多晶硅6→P型屏蔽区5与续流管氧化物12之间的沟道→JFET区4→第一导电类型外延层3→第一导电类型沉底2→漏极金属1；
可以看出，本申请由N型源极多晶硅6和SiC的P型屏蔽区5形成的异质结二极管，和沟道二极管两部分构成的续流二极管分担了原本从SiC MOSFET器件体内的寄生二极管通过的电流，也即体内的续流二极管提前开启于体内的寄生二极管，此时体内的寄生二极管导通被抑制，避免了器件内部的双极退化效应，同时续流二极管的阈值电压仅为1.8V左右，降低了电路***的功率损耗；而且，栅极多晶硅经过刻蚀形成了源极多晶硅屏蔽栅与栅极多晶硅，优化了SiC MOSFET的输入电容、密勒电容、栅电荷特性。由于输入与输出之间的栅漏电容(密勒电容)的存在，功率MOSFET器件在开启的过程中存在米勒平台，增加器件的开关能量损耗。本申请提供的SiC MOSFET器件结构通过减小栅极与漏极间的重叠面积，将一部分栅漏电容转为源漏电容，大大缩短了器件的米勒平台区时间，最终减小了器件的开关时间和开关损耗。
本实施例提出的在元胞内集成续流二极管的沟槽SiC MOSFET器件制备方法，相比传统结构的制备方法，只增加了一步刻蚀栅氧工艺，工艺兼容度高。
另外，传统沟槽型MOSFET的P型屏蔽区域通常采用浮空电极方式，这会引起器件长期使用中的可靠性问题。本发将沟槽底部的P型屏蔽区接地，减少P型屏蔽的电子与空穴的复合现象的发生，提高器件的稳定性。
此外由于采用源极多晶硅，改善了MOSFET的米勒平台现象，有效提升了器件的开关特性、栅极电荷以及电容特性。
此外，通过调节P型屏蔽区掺杂浓度，使得屏蔽区中间部分浓度较高，上下两端的浓度较低。较低的两端浓度可以保证二极管工作在反向电压时，续流二极管可以先于寄生二极管开启；较高的中间浓度可以保证本发明结构工作在反向高压偏置时，改善续流管氧化物的电场分布，同时对于栅极氧化物以及起到很好的保护作用，避免氧化物的过早击穿。
如图8所示，为传统结构与本发明结构器件的开启状态下的电压电流特性曲线与击穿特性曲线的对比图，可以看出，本申请改进结构下的器件的导通电流以及反向击穿电压对比于传统器件相同。
图9为当集成的续流二极管工作时，传统结构与本发明结构电压电流仿真结果对比图，可以看出，本申请结构的反向电流远大于传统结构，续流二极管处于完全开启的状态。
图10为在反向电流ISD＝100A/cm2时，传统结构与本发明结构器件内部空穴浓度随着器件深度变化的纵向分布图，可以看出，本申请结构的漂移区空穴浓度分布远小于传统结构，有效降低了器件漂移区的复合现象，增加了器件的可靠性。
图11为传统结构与本发明结构栅电荷特性的仿真结果对比图；可以看出，本申请结构的栅电荷米勒平台小于传统结构，可以减小器件的开关损耗，提高器件的开关特性。
图12为在正向电流ISD＝100A/cm2时，传统结构与本发明结构器件电压情况VDS情况的对比图；可以看出，本申请结构达到目标电流所需的反向电压约为1.8V，小于传统结构的2.8V，抑制了器件的体二极管的导通。
图13为传统结构与本发明结构器件的输入电容特性(CISS)、输出电容特性(COSS)和转移电容特性(CRSS)的仿真结果对比图；可以看出，本申请结构的CV特性优于传统结构。
图14为P型屏蔽区(5)浓度分布图，可以看出，本申请结构的浓度分布既可以保证续流二极管较低的阈值电压，也可以保证器件在关断状态下P型屏蔽区(5)可优化电场分布。
图15为在反向电流ISD＝100A/cm2时，传统结构与本发明结构器件内部空穴浓度分布情况的结构对比图；可以看出，本申请结构在目标电流下漂移区的空穴浓度小于传统结构。
图16为传统结构与本发明结构器件在反向电流ISD＝100A/cm2的电流走向图(左侧为传统结构对应的电流走向图，右侧为本发明结构对应的电流走向图)，可以看出，本申请结构由于续流二极管的存在，反向电流不在通过体二极管流出，有效的保护了器件的体二极管区域。
本发明实施例中的部分步骤，可以利用软件实现，相应的软件程序可以存储在可读取的存储介质中，如光盘或硬盘等。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。
Claims (10)
1.一种在元胞内集成续流二极管的沟槽SiC MOSFET器件，其特征在于，所述MOSFET器件的元胞结构包括由下至上依次层叠设置的漏极金属(1)、第一导电类型衬底层(2)、第一导电类型外延层(3)、JFET区(4)和源极金属(13)；
所述JFET区(4)上方具有沟槽结构、P-基区(11)、P-源区(10)、N-源区(9)、P型屏蔽区(5)；其中，所述沟槽结构中包括源极多晶硅(6)、源极多晶硅(6)左右两侧的栅极多晶硅(7)、栅极沟槽氧化物(8)、续流管氧化物(12)、阻断氧化物(14)；且所述源极多晶硅(6)呈倒T型，底部中间段贯穿沟槽底部的续流管氧化物(12)与P型屏蔽区(5)相连，底部两端呈圆弧状；
所述栅极多晶硅(7)位于倒T型的源极多晶硅(6)上半狭窄部分的两侧；两侧的栅极多晶硅(7)的上方与阻断氧化物(14)相连、下方和左右两侧与对应的栅极沟槽氧化物(8)相连；
所述P-基区(11)位于沟槽的两侧，P-源区(10)、N-源区(9)左右相贴位于所述P-基区(11)两端上方，其中N-源区(9)位于靠近沟槽的一侧，P-源区(10)位于远离沟槽的一侧；
所述源极金属(13)位于P-源区(10)、N-源区(9)、阻断氧化物(14)、源极多晶硅(6)的上方，且贯穿阻断氧化物(14)与源极多晶硅(6)相连。
2.根据权利要求1所述的MOSFET器件，其特征在于，所述续流管氧化物(12)的厚度小于所述栅极沟槽氧化物(8)的厚度。
3.根据权利要求2所述的MOSFET器件，其特征在于，所述栅极沟槽氧化物(8)厚度为40nm～100nm；所述续流管氧化物(12)厚度为10nm～40nm。
4.根据权利要求1所述的MOSFET器件，其特征在于，所述源极金属(13)与源极多晶硅(6)的接触孔长度为0.4μm～1μm。
5.根据权利要求4所述的MOSFET器件，其特征在于，所述P型屏蔽区(5)与源极多晶硅(6)的接触孔长度为0.4μm～1μm。
6.根据权利要求1所述的MOSFET器件，其特征在于，所述P型屏蔽区(5)的掺杂类型为P型掺杂，掺杂浓度为1×1017～1×1019cm-3，且中间部分的掺杂浓度高于上下两端的掺杂浓度。
7.根据权利要求1所述的MOSFET器件，其特征在于，所述栅极多晶硅(7)为N型掺杂，掺杂元素为Ar元素，掺杂浓度为1×1019～1×1020cm-3；所述源极多晶硅(6)为N型掺杂，掺杂元素为Ar元素，掺杂浓度为1×1019～1×1020cm-3。
8.一种在元胞内集成续流二极管的沟槽SiC MOSFET器件的制备方法，其特征在于，所述方法包括：
提供第一导电类型衬底(2)，生长第一导电类型外延层(3)；
在所述第一导电类型外延层(3)的表面生长JFET区(4)；
在所述JFET区(4)采用离子注入工艺，注入Al离子，形成P-基区(11)；
采用光刻胶作为掩模版，在所述P-基区(11)上，采用离子注入工艺，注入Al离子，形成P-源区(10)；
采用光刻胶作为掩模版，在所述P-基区(11)上，采用离子注入工艺，注入N离子，形成N-源区(9)；
通过刻蚀工艺，在所述JFET区(4)的顶层形成MOSFET沟槽，使得N-源区(9)和P-基区(11)位于所述MOSFET沟槽两侧；
用光刻胶作为掩模版，在所述MOSFET沟槽的底部留出源极多晶硅(6)与P型屏蔽区(5)的接触孔，在MOSFET沟槽底部其余位置和侧壁淀积源介质材料，形成续流管氧化物(12)；用光刻胶作为掩模版，在MOSFET沟槽侧壁淀积源介质材料使其厚度增加，形成栅极沟槽氧化物(8)；
在所述栅极沟槽氧化物(8)与续流管氧化物(12)与P型屏蔽区(5)表面淀积源极多晶硅(6)；
使用光刻胶作为掩模版，在所述源极多晶硅(6)上刻蚀形成栅极沟槽；
在所述栅极沟槽的底部和侧壁上淀积源介质材料，在源介质层材料上点击多晶硅，形成栅极多晶硅(7)；
在所述N-源区(9)、栅极沟槽氧化物(8)、栅极多晶硅(7)、源极多晶硅(6)上部表面淀积源介质材料形成阻断氧化物(14)；
刻蚀阻断氧化物(14)，形成通孔，作为后续源极金属(13)与源极多晶硅(6)的接触孔；
在器件正面形成源极金属(13)，在器件背面形成漏极金属(1)。
9.根据权利要求8所述的MOSFET器件，其特征在于，所述源极金属(13)与源极多晶硅(6)的接触孔长度为0.4μm～1μm。
10.根据权利要求8所述的MOSFET器件，其特征在于，所述P型屏蔽区(5)与源极多晶硅(6)的接触孔长度为0.4μm～1μm。
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| CN114883413A true CN114883413A (zh) | 2022-08-09 |
Family
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
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