CN110534575B - 一种vdmos器件 - Google Patents

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Abstract

本发明提供一种VDMOS器件，属于半导体器件技术领域。在桥式电路等需要二极管续流的应用场景，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小***体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。

Description

一种VDMOS器件
技术领域
本发明属于功率半导体器件技术领域，具体涉及一种VDMOS器件。
背景技术
功率器件是电力控制电路和电源开关电路中必不可少的电子元器件，功率MOSFET凭借其优良性能一直在功率半导体器件市场占据主导地位。功率MOSFET在很多应用中都需要用二极管来进行续流。例如，功率MOSFET器件作为开关器件常用于电能转换应用的半桥电路中。由于开关延时的存在，当其中的一个功率MOSFET栅极信号变为低时，它并不会立刻关断，若另一个功率管在此时导通，则会因为两个管子均导通而产生很大的电流对器件造成损坏。因此必须留有足够的时间使一个功率MOSFET安全关断后另一个功率MOSFET才可以开启，这个时间称为死区时间。死区时间内，感性负载上的电流需要用二极管来续流，使其电流可以较平缓地变化，避免器件造成损坏。
在现有技术中，通常利用在功率MOSFET外部反并联二极管或采用功率MOSFET的体二极管来解决此问题。对于在功率MOSFET外部反向并联二极管，会使器件数目增多，增加***体积。采用功率MOSFET的体二极管来续流，会在体二极管正向导通过程中会引入过多的非平衡载流子，使体二极管的反向恢复时间增加，影响器件的开关速度，同时使反向恢复过程中的损耗增加。优化功率MOSFET的体二极管，方案通常有寿命控制技术和集成肖特基二极管。通过寿命控制技术虽然可以减小二极管的存储电荷，但是通常会带来器件漏电增加和高温特性变差等问题。集成肖特基二极管的方法会导致器件面积增大且工艺复杂。
发明内容
本发明所要解决的技术问题是针对现有技术存在的问题，提供一种VDMOS器件。
为解决上述技术问题，本发明实施例提供一种VDMOS器件，包括从下至上依次层叠设置的金属化漏电极、第一导电类型半导体高掺杂衬底、第一导电类型半导体掺杂漂移区、隔离介质层和金属化源电极；
第一导电类型半导体掺杂漂移区中具有沟槽栅结构、第二导电类型半导体体区、第二导电类型半导体高掺杂接触区和第一导电类型高掺杂源区；
第二导电类型半导体体区位于沟槽栅结构的两侧，第二导电类型半导体高掺杂接触区和第一导电类型高掺杂源区侧面相互接触的位于第二导电类型半导体体区上，且位于沟槽栅结构的两侧；
隔离介质层位于第一导电类型高掺杂源区的第一部分和沟槽栅结构上；金属化源电极位于第一导电类型高掺杂源区的第二部分和第二导电类型半导体高掺杂接触区上，且其侧面和隔离介质层的侧面接触；
至少一侧的第二导电类型半导体体区和沟槽栅结构之间具有第一导电类型半导体轻掺杂区，沟槽栅结构的侧面与第一导电类型半导体掺杂漂移区、第一导电类型半导体轻掺杂区和第一导电类型高掺杂源区的一侧面接触，第一导电类型半导体轻掺杂区的另一侧面与第二导电类型半导体体区的一侧面接触，第一导电类型半导体轻掺杂区的底面与第二导电类型半导体体区的底面平齐，且其深度小于沟槽栅结构中栅电极的底面深度；
栅电极的功函数小于第一导电类型半导体轻掺杂区的功函数，且第一导电类型半导体轻掺杂区的宽度W满足：W小于
Figure GDA0002616401510000021
其中N1、N2分别是第一导电类型半导体轻掺杂区和第二导电类型半导体体区的掺杂浓度，
Figure GDA0002616401510000022
和
Figure GDA0002616401510000023
分别是第一导电类型半导体轻掺杂区和栅电极的功函数，εs是半导体介电常数，ni是半导体本征载流子浓度，q是电子电荷量，k是玻尔兹曼常数，T是温度。
在上述技术方案的基础上，本发明还可以做如下改进。
进一步的，所述沟槽栅结构包括栅极介质层和设置在栅极氧化层中的栅电极。
进一步的，所述栅极介质层为栅极氧化层。
进一步的，所述第一导电类型为N型，所述第二导电类型为P型。
进一步的，所述第一导电类型为P型，所述第二导电类型为N型。
本发明的有益效果是：在桥式电路等需要二极管续流的应用场景，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小***体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
附图说明
图1为本发明第一实施例的一种VDMOS器件的结构示意图；
图2为本发明实施例的初始能带图和弯曲的能带图；
图3为本发明第二实施例的一种VDMOS器件的结构示意图。
附图中，各标号所代表的部件列表如下：
1、金属化漏电极，2、第一导电类型半导体高掺杂衬底，3、第一导电类型半导体掺杂漂移区，4、第二导电类型半导体体区，5、第二导电类型半导体高掺杂接触区，6、第一导电类型高掺杂源区，8、沟槽栅结构，9、栅极介质层，10、栅电极，11、隔离介质层，12、金属化源电极，31、第一导电类型半导体轻掺杂区。
具体实施方式
以下结合附图对本发明的原理和特征进行描述，所举实例只用于解释本发明，并非用于限定本发明的范围。
如图1所示，本发明第一实施例提供的一种VDMOS器件，包括从下至上依次层叠设置的金属化漏电极1、第一导电类型半导体高掺杂衬底2、第一导电类型半导体掺杂漂移区3、隔离介质层11和金属化源电极12；
第一导电类型半导体掺杂漂移区3中具有沟槽栅结构8、第二导电类型半导体体区4、第二导电类型半导体高掺杂接触区5和第一导电类型高掺杂源区6；
第二导电类型半导体体区4位于沟槽栅结构8的两侧，第二导电类型半导体高掺杂接触区5和第一导电类型高掺杂源区6侧面相互接触的位于第二导电类型半导体体区4上，且位于沟槽栅结构8的两侧；
隔离介质层11位于第一导电类型高掺杂源区6的第一部分和沟槽栅结构8上；金属化源电极12位于第一导电类型高掺杂源区6的第二部分和第二导电类型半导体高掺杂接触区5上，且其侧面和隔离介质层11的侧面接触；
两侧的第二导电类型半导体体区4和沟槽栅结构8之间具有第一导电类型半导体轻掺杂区31，沟槽栅结构8的侧面与第一导电类型半导体掺杂漂移区3、第一导电类型半导体轻掺杂区31和第一导电类型高掺杂源区6的一侧面接触，第一导电类型半导体轻掺杂区31的另一侧面与第二导电类型半导体体区4的一侧面接触，第一导电类型半导体轻掺杂区31的底面与第二导电类型半导体体区4的底面平齐，且其深度小于沟槽栅结构8中栅电极10的底面深度；
栅电极10的功函数小于第一导电类型半导体轻掺杂区31的功函数，且第一导电类型半导体轻掺杂区31的宽度W满足：W小于
Figure GDA0002616401510000041
其中N1、N2分别是第一导电类型半导体轻掺杂区31和第二导电类型半导体体区4的掺杂浓度，
Figure GDA0002616401510000042
和
Figure GDA0002616401510000043
分别是第一导电类型半导体轻掺杂区31和栅电极10的功函数，εs是半导体介电常数，ni是半导体本征载流子浓度，q是电子电荷量，k是玻尔兹曼常数，T是温度。
上述实施例中，本发明提供的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小***体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
下面以N沟道VDMOS为例详细说明本发明的工作原理，此时，第一导电类型半导体轻掺杂区31为N型半导体轻掺杂区，第二导电类型半导体体区4为P型半导体区，第一导电类型半导体掺杂漂移区3为N型漂移区。具体原理如下：
第一导电类型半导体轻掺杂区31的初始能带图如图2中的(a)所示。当器件无外加偏压时，由于栅电极10的功函数
Figure GDA0002616401510000051
小于N型半导体轻掺杂区的功函数
Figure GDA0002616401510000052
该功函数差使第一导电类型半导体轻掺杂区31位于靠近栅极介质层9界面附近的能带往上弯曲，形成耗尽区，该耗尽区宽度为
Figure GDA0002616401510000053
第一导电类型半导体轻掺杂区31与第二导电类型半导体体区4接触处也存在PN结耗尽区，该耗尽区宽度为
Figure GDA0002616401510000054
由于第一导电类型半导体轻掺杂区31的宽度W小于
Figure GDA0002616401510000055
第一导电类型半导体轻掺杂区31全部为耗尽区，如图2中的(b)所示。
该N沟道VDMOS处于MOS工作模式时，其工作原理与常规MOS器件完全相同。当栅电极10零偏时，由于第一导电类型半导体轻掺杂区31完全耗尽，此时器件没有电流，当栅电极10加正向偏压，金属化漏电极1正偏，金属化源电极12接地时，第一导电类型半导体轻掺杂区31表面能带向下弯曲，形成电子积累层，器件导通。
该N沟道VDMOS处于续流状态时，金属化源电极12正偏，金属化漏电极1接地，栅电极10零偏。此时，与金属化源电极12等电位的第二导电类型半导体体区4的电位抬高，使得第一导电类型半导体轻掺杂区31内的耗尽区减小，出现电子通道，电子可以从金属化漏电极1经第一导电类型半导体轻掺杂区31进入高电位的金属化源电极12，形成正向电流。由于该电流是多子电流，不会在第一导电类型半导体掺杂漂移区3中形成少子积累，因此不会产生少子存储效应。由于利用了VDMOS的沟道区续流，并未增加器件的面积，其工艺与常规VDMOS也完全兼容，并不会增加工艺难度。
如图3所示，本发明第二实施例提供一种VDMOS器件，本实施例是在第一实施例的基础上，使一侧的第二导电类型半导体体区4和沟槽栅结构8之间具有第一导电类型半导体轻掺杂区31。
上述实施例中，通过调整第一导电类型半导体轻掺杂区31的数量，从而调整续流通道电阻，以达到调节续流电流的目的。
可选地，所述沟槽栅结构8包括栅极介质层9和设置在栅极氧化层9中的栅电极10。可选地，所述栅极介质层9为栅极氧化层。
可选地，所述第一导电类型为N型，所述第二导电类型为P型。
可选地，所述第一导电类型为P型，所述第二导电类型为N型。
本发明的VDMOS器件，可利用沟道区作为续流通道，不需要再为VDMOS增加外部的反并联二极管，因此可以减小***体积。同时利用VDMOS的沟道进行续流，对漂移区没有过剩载流子注入，不存在常规VDMOS的体二极管续流的反向恢复问题，不会带来器件漏电增加和高温特性变差等问题，也不会额外增加器件面积且工艺简单。
在本发明的描述中，需要理解的是，术语“中心”、“纵向”、“横向”、“长度”、“宽度”、“厚度”、“上”、“下”、“前”、“后”、“左”、“右”、“竖直”、“水平”、“顶”、“底”“内”、“外”、“顺时针”、“逆时针”、“轴向”、“径向”、“周向”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。
此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。在本发明的描述中，“多个”的含义是至少两个，例如两个，三个等，除非另有明确具体的限定。
在本发明中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”、“固定”等术语应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本发明中的具体含义。
在本发明中，除非另有明确的规定和限定，第一特征在第二特征“上”或“下”可以是第一和第二特征直接接触，或第一和第二特征通过中间媒介间接接触。而且，第一特征在第二特征“之上”、“上方”和“上面”可是第一特征在第二特征正上方或斜上方，或仅仅表示第一特征水平高度高于第二特征。第一特征在第二特征“之下”、“下方”和“下面”可以是第一特征在第二特征正下方或斜下方，或仅仅表示第一特征水平高度小于第二特征。
在本说明书的描述中，参考术语“一个实施例”、“一些实施例”、“示例”、“具体示例”、或“一些示例”等的描述意指结合该实施例或示例描述的具体特征、结构、材料或者特点包含于本发明的至少一个实施例或示例中。在本说明书中，对上述术语的示意性表述不必须针对的是相同的实施例或示例。而且，描述的具体特征、结构、材料或者特点可以在任一个或多个实施例或示例中以合适的方式结合。此外，在不相互矛盾的情况下，本领域的技术人员可以将本说明书中描述的不同实施例或示例以及不同实施例或示例的特征进行结合和组合。
以上所述仅为本发明的较佳实施例，并不用以限制本发明，凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。

Claims (5)

1.一种VDMOS器件，包括从下至上依次层叠设置的金属化漏电极(1)、第一导电类型半导体高掺杂衬底(2)、第一导电类型半导体掺杂漂移区(3)、隔离介质层(11)和金属化源电极(12)；
第一导电类型半导体掺杂漂移区(3)中具有沟槽栅结构(8)、第二导电类型半导体体区(4)、第二导电类型半导体高掺杂接触区(5)和第一导电类型高掺杂源区(6)；
第二导电类型半导体体区(4)位于沟槽栅结构(8)的两侧，第二导电类型半导体高掺杂接触区(5)和第一导电类型高掺杂源区(6)侧面相互接触的位于第二导电类型半导体体区(4)上方，且第二导电类型半导体高掺杂接触区(5)和第一导电类型高掺杂源区(6)以及另一第二导电类型半导体高掺杂接触区(5)和第一导电类型高掺杂源区(6)分别位于沟槽栅结构(8)的两侧；
隔离介质层(11)位于第一导电类型高掺杂源区(6)的第一部分和沟槽栅结构(8)上；金属化源电极(12)位于第一导电类型高掺杂源区(6)的第二部分和第二导电类型半导体高掺杂接触区(5)上，且其侧面和隔离介质层(11)的侧面接触；
其特征在于，至少一侧的第二导电类型半导体体区(4)和沟槽栅结构(8)之间具有第一导电类型半导体轻掺杂区(31)，沟槽栅结构(8)的侧面与第一导电类型半导体掺杂漂移区(3)、第一导电类型半导体轻掺杂区(31)和第一导电类型高掺杂源区(6)的一侧面接触，第一导电类型半导体轻掺杂区(31)的另一侧面与第二导电类型半导体体区(4)的一侧面接触，第一导电类型半导体轻掺杂区(31)的底面与第二导电类型半导体体区(4)的底面平齐，且其深度小于沟槽栅结构(8)中栅电极(10)的底面深度；
栅电极(10)的功函数小于第一导电类型半导体轻掺杂区(31)的功函数，且第一导电类型半导体轻掺杂区(31)的宽度W满足：W小于
Figure FDA0002625185400000011
其中N1、N2分别是第一导电类型半导体轻掺杂区(31)和第二导电类型半导体体区(4)的掺杂浓度，
Figure FDA0002625185400000012
和
Figure FDA0002625185400000013
分别是第一导电类型半导体轻掺杂区(31)和栅电极(10)的功函数，εs是半导体介电常数，ni是半导体本征载流子浓度，q是电子电荷量，k是玻尔兹曼常数，T是温度。
2.根据权利要求1所述的一种VDMOS器件，其特征在于，所述沟槽栅结构(8)包括栅极介质层(9)和设置在栅极介质层(9)中的栅电极(10)。
3.根据权利要求2所述的一种VDMOS器件，其特征在于，所述栅极介质层(9)为栅极氧化层。
4.根据权利要求1所述的一种VDMOS器件，其特征在于，所述第一导电类型为N型，所述第二导电类型为P型。
5.根据权利要求1所述的一种VDMOS器件，其特征在于，所述第一导电类型为P型，所述第二导电类型为N型。
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