CN114706442B - 一种低功耗带隙基准电路 - Google Patents

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Abstract

本发明公开一种低功耗带隙基准电路，属于集成电路技术领域，包括PMOS管MP1～MP2、电阻R1～R3和三极管Q1～Q2；PMOS管MP1的漏端接电阻R3的第一端，栅端接PMOS管MP2的栅端；PMOS管MP2的漏端接三极管Q2的集电极，栅端接自身漏端；三极管Q1的集电极接电阻R3的第二端，基极接电阻R3的第一端，发射极接电阻R1的第一端；三极管Q2的集电极接PMOS管MP2的漏端，基极连接三极管Q1的集电极，发射极连接电阻R2的第一端。电路复用三极管Q1、Q2与PMOS管MP2、MP1、电阻R3构成反馈环路以确定电路工作点，省去了额外的运放电路，大大减小了面积开销；由于省去了额外的运放模块，且电路到地只有两条电流通路，可以大大降低带隙基准模块的功耗。

Description

一种低功耗带隙基准电路
技术领域
本发明涉及集成电路技术领域，特别涉及一种低功耗带隙基准电路。
背景技术
模拟集成电路广泛的采用电压基准和电流基准电路，作为全芯片的参考电压或电流。这些基准电路要求对电源电压、工艺参数和温度漂移变化很小。目前业界普遍采用带隙基准源电路，不仅可以实现基准电压对电源电压、工艺参数的不敏感，同时可以实现基准输出电压的近似零温度漂移特性，性能相对于传统基准源有显著提升。
传统的带隙基准电路如图1所示，其中Q11是发射极面积为A的NPN三极管，其基极-集电极相连等效为二极管器件，Q12是发射极面积为n×A的NPN三极管，基极-集电极也短接。NPN三极管Q12的集电极串联电阻R13后与NPN三极管Q11的集电极分别接入运算放大器A11的负端与正端。运算放大器A11的输出为带隙基准电压输出端，同时通过电阻R11、R12连接到运算放大器A11的正、负端，构成反馈。
该带隙基准电路的原理是利用两个正、负温度系数的电压相加，得到一个零温度系数的基准。首先，利用运放的“虚短”特性，节点X、节点Y电压近似相等，根据基尔霍夫电压定律，有：
VBE，Q11＝VBE，Q12+I×R13 (1)
其中VBE，Q11为Q11的基极(集电极)-发射极电压，VBE，Q12为Q12的基极(集电极)-发射极电压，I为流过电阻R13的电流。
PN结电压满足如下关系：
Figure BDA0003591706200000011
VT为热电压，是一个物理常数。Io为PN结正向导通电流，Is为饱和电流，是PN结的器件参数。将等式(2)的关系代入等式(1)，可得：
Figure BDA0003591706200000021
VT为热电压物理常量，忽略电阻R13的温度系数。所以流过R13的电流为正温度系数电流。
所以带隙基准输出为：
Figure BDA0003591706200000022
由于三极管基极-发射极电压为负温度系数，所以通过合理配置等式(4)中的第一项和第二项的关系，就可以得到零温度系数的带隙基准电压。
电路的功耗IGND为：
Figure BDA0003591706200000023
由此可见，传统带隙基准电路功耗包含两个部分：基准电压产生模块的功耗和运算放大器的功耗。为了保证节点X、Y两点电压精确相等，电路内置了运算放大器A11，增加了电路面积，电路结构不紧凑；由于需要额外的运放来保证电路性能，电路需要消耗额外的功耗，电路功耗无法有效降低，不适合低功耗应用。
发明内容
本发明的目的在于提供一种低功耗带隙基准电路，以解决背景技术中的问题。
为解决上述技术问题，本发明提供了一种低功耗带隙基准电路，包括PMOS管MP1～MP2、电阻R1～R3和三极管Q1～Q2；
PMOS管MP1的漏端接电阻R3的第一端，栅端接PMOS管MP2的栅端；
PMOS管MP2的漏端接三极管Q2的集电极，栅端接自身漏端；
三极管Q1的集电极接电阻R3的第二端，基极接电阻R3的第一端，发射极接电阻R1的第一端；
三极管Q2的集电极接PMOS管MP2的漏端，基极连接三极管Q1的集电极，发射极连接电阻R2的第一端。
可选的，所述电阻R2的第二端连接所述电阻R1的第一端，所述电阻R1的第二段接地。
可选的，所述PMOS管MP1的源端和所述PMOS管MP2的源端共同连接电源VDD。
可选的，所述PMOS管MP1和所述PMOS管MP2分别作为所述三极管Q1和所述三极管Q2的有源负载，器件尺寸相同。
在本发明提供的低功耗带隙基准电路中，包括PMOS管MP1～MP2、电阻R1～R3和三极管Q1～Q2；PMOS管MP1的漏端接电阻R3的第一端，栅端接PMOS管MP2的栅端；PMOS管MP2的漏端接三极管Q2的集电极，栅端接自身漏端；三极管Q1的集电极接电阻R3的第二端，基极接电阻R3的第一端，发射极接电阻R1的第一端；三极管Q2的集电极接PMOS管MP2的漏端，基极连接三极管Q1的集电极，发射极连接电阻R2的第一端。
本发明相比于目前现有技术具有如下优点：
(1)电路复用三极管Q1、Q2与PMOS管MP2、MP1、电阻R3构成反馈环路以确定电路工作点，省去了额外的运放电路，大大减小了面积开销；
(2)由于省去了额外的运放模块，且电路到地只有两条电流通路，可以大大降低带隙基准模块的功耗。
附图说明
图1是传统带隙基准电路结构示意图；
图2是本发明提供的低功耗带隙基准电路结构示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的一种低功耗带隙基准电路作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
实施例一
本发明提供了一种低功耗带隙基准电路，其结构如图2所示，包括PMOS管MP1～MP2、电阻R1～R3和三极管Q1～Q2；PMOS管MP1的漏端接电阻R3的第一端，栅端接PMOS管MP2的栅端；PMOS管MP2的漏端接三极管Q2的集电极，栅端接自身漏端；三极管Q1的集电极接电阻R3的第二端，基极接电阻R3的第一端，发射极接电阻R1的第一端；三极管Q2的集电极接PMOS管MP2的漏端，基极连接三极管Q1的集电极，发射极连接电阻R2的第一端。所述电阻R2的第二端连接所述电阻R1的第一端，所述电阻R1的第二段接地。所述PMOS管MP1的源端和所述PMOS管MP2的源端共同连接电源VDD。
在本发明中，三极管Q1的发射极连接R1到地，三极管Q2的发射极依次串联R2、R1到地。三极管Q1的集电极连接电阻R3的一端，并通过电阻R3的另一端与其自身的基极相连。PMOS管MP1、MP2作为三极管Q1、Q2的有源负载，器件尺寸相同。
电路中正温度系数电流I满足如下等式(假设三极管Q1的基极电流远小于集电极电流)：
Figure BDA0003591706200000041
I为电路中正温度系数电流，VT为热电压，ΔVBE为三极管Q1的基极-发射极电压与三极管Q2的基极-发射极电压之差，VBE1为三极管Q1的基极-发射极电压，VBE2为三极管Q2的基极-发射极电压，n为三极管Q2的发射极面积与三极管Q1的发射极面积的比值，等式两边变换后得到：
Figure BDA0003591706200000042
最终带隙基准电压输出VOUT为：
Figure BDA0003591706200000043
同时整个电路的功耗为：
Figure BDA0003591706200000044
通过对比等式(5)与等式(9)，发现本发明的带隙基准省去了额外的运放模块，功耗较传统结构明显减小。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。

Claims (2)

1.一种低功耗带隙基准电路，其特征在于，包括PMOS管MP1~MP2、电阻R1~R3和三极管Q1~Q2；
PMOS管MP1的漏端接电阻R3的第一端，栅端接PMOS管MP2的栅端；
PMOS管MP2的漏端接三极管Q2的集电极，栅端接自身漏端；
三极管Q1的集电极接电阻R3的第二端，基极接电阻R3的第一端，发射极接电阻R1的第一端；
三极管Q2的集电极接PMOS管MP2的漏端，基极连接三极管Q1的集电极，发射极连接电阻R2的第一端；
所述电阻R2的第二端连接所述电阻R1的第一端，所述电阻R1的第二端接地；所述PMOS管MP1的源端和所述PMOS管MP2的源端共同连接电源VDD。
2.如权利要求1所述的低功耗带隙基准电路，其特征在于，所述PMOS管MP1作为所述三极管Q1的有源负载，所述PMOS管MP2作为所述三极管Q2的有源负载，所述PMOS管MP1和所述PMOS管MP2的器件尺寸相同。
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