CN111045470B - 一种低失调电压高电源抑制比的带隙基准电路 - Google Patents

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Abstract

本发明公开了一种低失调电压高电源抑制比的带隙基准电路，该带隙基准电路包括电压调制单元(1)、带隙核心单元(2)和运算放大器单元(3)；电压调制单元屏蔽电源VDD上的噪声，产生调制电压VREF为带隙核心单元和运算放大器单元供电，提高电源抑制比；带隙核心单元产生零温度系数的带隙基准电压VBG；运算放大器单元保证第一钳位电压VA与第二钳位电压VB相等，输出反馈电压VF到带隙核心单元构成反馈环路，保证带隙基准电压VBG的稳定。本发明采用电压调制单元，有效提高电源抑制比；运算放大器单元失调电压小，提高了带隙基准电压的精度。本发明具有低失调电压、高电源抑制比的特点，可用于模拟集成电路。

Description

一种低失调电压高电源抑制比的带隙基准电路
技术领域
本发明属于模拟集成电路技术领域，涉及一种低失调电压高电源抑制比的带隙基准电路。
背景技术
在模拟集成电路和混合信号集成电路设计领域，基准电压源是其中的一个重要组成部分。基准电压源作为模拟电路的核心模块之一，它的主要作用是为芯片其它模块提供一个不随温度及供电电压变化的参考电压，其性能的好坏影响着整个芯片性能的优劣。
传统的带隙基准电压源如图1所示，其基本原理是将正温度系数的电压和负温度系数的电压以一定系数相叠加来得到近似零温度系数的带隙电压，而且带隙电压精准稳定，用公式可以表示为：
Figure GDA0002743870120000011
ΔVBE＝VBE1-VBE2 (2)
其中VBG是带隙基准电压，VBE2是第二NPN三极管Q2的基极—发射极电压，具有负温度系数；ΔVBE是第一NPN三极管Q1和第二NPN三极管Q2的基极—发射极电压之差，具有正温度系数，R2为电阻R2的阻值，R3为电阻R3的阻值。通过调节R2和R3比例，可以使VBG表现出零温度系数，得到不随温度变化的带隙基准电压。
通过对传统带隙基准电压源技术的研究，发现该传统技术有以下不足：
(1)传统带隙基准电压源中通过运放来保证M、N两点电压相等，运算放大器A的失调电压Vos会严重影响带隙基准电压VBG的精度；
(2)运算放大器A的失调电压也有温度系数，会对带隙基准电压VBG的温度系数造成影响；
(3)在传统带隙基准电压源技术中，运算放大器A由电源电压供电，电源上的噪声会直接影响到带隙基准电压VBG的精度，很难做到高电源抑制比；
(4)在现有技术中，为了实现高电源抑制比，减小电源电压对带隙基准电压的影响，一般会采用电压级联和很大的片上滤波电容实现。电压级联会限制输入电压范围，片上很大的滤波电容会占用很大的芯片面积。
发明内容
本发明的目的在于针对上述现有技术的不足，提出一种低失调电压高电源抑制比的带隙基准电路。
为实现上述目的，本发明包括：电压调制单元1、带隙核心单元2和运算放大器单元3。
所述电压调制单元1设有两个输入端和一个输出端，其中第一输入端为第二钳位电压VB，第二输入端为带隙基准电压VBG，输出端输出调制电压VREF；该单元将电源电压与带隙核心单元2、运算放大器单元3隔开，对电源电压进行调制，调制后的电压为带隙核心单元2和运算放大器单元3供电；
所述带隙核心单元2设有两个输入端和三个输出端，其中第一输入端为调制电压VREF，第二输入端为反馈电压VF；第一输出端为第一钳位电压VA，第二输出端为第二钳位电压VB，第三输出端为带隙基准电压VBG；该单元用于产生零温度系数的带隙基准电压VBG；
所述运算放大器单元3设有三个输入端和一个输出端，其中第一输入端为第一钳位电压VA，第二输入端为第二钳位电压VB，第三输入端为调制电压VREF，输出端输出反馈电压VF，连接到带隙核心单元2；该单元用于保证第一钳位电压VA和第二钳位电压VB相等，其输出端与带隙核心单元2连接构成负反馈，进一步保证带隙基准电压VBG输出的稳定性。
进一步，上述电压调制单元1包括第三NMOS管M3、第四NMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7，第四NPN三极管Q4，第七电阻R7、第八电阻R8，第一电容C1；其中：所述第五PMOS管M5与第六PMOS管M6，其栅端相连构成电流镜结构，其源端均连接到电源电压VDD；该第六PMOS管M6的漏端和自身栅端相连，并连接到所述第四NMOS管M4的漏端；该第五PMOS管M5的漏端通过第一电容C1连接至电源电压VDD；所述第七PMOS管M7的栅端与第五PMOS管M5的漏端相连，其源端与电源电压VDD相连，其漏端作为电压调制单元1的输出端输出调制电压VREF；所述第四NMOS管M4的栅端连接调制电压VREF，其源端通过第七电阻R7连接至第三NMOS管M3的源端；所述第三NMOS管M3的漏端与第五PMOS管M5的漏端相连，其栅端作为电压调制单元1的第二输入端连接带隙基准电压VBG；所述第四NPN三极管Q4的集电极与第三NMOS管M3的源端相连，其基极作为电压调制单元1的第一输入端连接钳位电压VB，其发射极通过第八电阻R8与地GND相连；
进一步，上述带隙核心单元2包括第五NPN三极管Q5、第一NPN三极管Q1，第八PMOS管M8，第一电阻R1、第二电阻R2、第三电阻R3、第九电阻R9；其中：所述第五NPN三极管Q5，其发射极连接地GND，其集电极作为带隙核心单元2的第一输出端输出第一钳位电压VA，其基极通过第三电阻R3与第一NPN三极管Q1的基极相连，作为带隙核心单元2的第二输出端输出第二钳位电压VB；所述第一NPN三极管Q1，其发射极通过第二电阻R2连接至地GND，其基极和自身集电极相连；所述第九电阻R9跨接在带隙基准电压VBG和第一钳位电压VA之间；所述第一电阻R1跨接在带隙基准电压VBG和第二钳位电压VB之间；所述第八PMOS管M8，其源端与自身衬底端相连，作为带隙核心单元2的第一输入端连接调制电压VREF，其栅端作为带隙核心单元2的第二输入端连接反馈电压VF，其漏端作为带隙核心单元2的第三输出端输出带隙基准电压VBG；
进一步，上述运算放大器单元3包括第一PMOS管M1，第二PMOS管M2，第二NPN三极管Q2，第三NPN三极管Q3，第四电阻R4，第五电阻R5，第六电阻R6，第二电容C2；其中：所述第一PMOS管M1，其衬底端作为运算放大器单元3的第三输入端连接调制电压VREF，其栅端与第二PMOS管M2栅端相连，其源端通过第四电阻R4与调制电压VREF相连，其漏端作为运算放大器单元3的输出端输出反馈电压VF；所述第二电容C2跨接在反馈电压VF和调制电压VREF之间；所述第二PMOS管M2，其源端通过第五电阻R5与调制电压VREF相连，其漏端与自身栅端相连，并连接至第三NPN三极管Q3的集电极，其衬底端与调制电压VREF相连；所述第二NPN三极管Q2，其基极作为运算放大器单元3的第一输入端连接至第一钳位电压VA，其集电极与第一PMOS管M1的漏端相连，其发射极通过第六电阻R6连接至地GND；所述第三NPN三极管Q3，其基极作为运算放大器单元3的第二输入端连接至第二钳位电压VB，其发射极与第二NPN三极管Q2的发射极相连。
本发明与现有技术相比，有以下几个优点：
1.本发明由于有电压调制单元，在一定程度上屏蔽了电源电压VDD上的噪声，调制后的电压VREF也更加稳定，从而降低了电源电压上噪声对带隙基准电压的影响，提高了电源抑制比。
2.本发明由于电压调制单元与带隙核心单元之间存在负反馈环路，即使带隙基准电压VBG发生变化，调制电压VREF也依然稳定，提高了电源抑制比。
3.本发明由于带隙核心单元与运算放大器单元之间存在负反馈环路，得到的带隙基准电压VBG更加稳定。
4.本发明所采用的运算放大器单元采用NPN三极管作为输入对管，加入了第四电阻R4和第五电阻R5，控制第一PMOS管M1和第二PMOS管M2的跨导，减小了运算放大器的失调电压，进一步提高了带隙基准电压的精度。
5.本发明的运算放大器单元3保证第一钳位电压VA和第二钳位电压VB相等，与传统带隙基准电压源相比，钳位电压点不同。这种结构可以有效减少失调电压Vos对带隙基准电压VBG的影响。
附图说明
图1为传统带隙基准电路图；
图2为本发明的结构框图；
图3为本发明的电路原理图。
具体实施方式
以下参照说明书附图对本发明的实施方式作进一步的说明：
参照图2，本发明包括：电压调制单元1、带隙核心单元2和运算放大器单元3；其中电压调制单元1设有两个输入端和一个输出端，其中第一输入端第二钳位电压VB，第二输入端为带隙基准电压VBG，输出端为调制电压VREF，为带隙核心单元2和运算放大器单元3供电。带隙核心单元2设有两个输入端和三个输出端，其中第一输入端为调制电压VREF，第二输入端为带隙基准电压VBG，第一输出端为第一钳位电压VA，第二输出端为第二钳位电压VB，第三输出端为带隙基准电压VBG。运算放大器单元3设有三个输入端和一个输出端，其中第一输入端为第一钳位电压VA，第二输入端为第二钳位电压VB，第三输入端为调制电压VREF，输出端为反馈电压VF。
电路正常工作时，电压调制单元1将电源电压VDD转换为调制电压VREF，为带隙核心单元2和运算放大器单元3供电。同时带隙核心单元2输出带隙基准电压VBG和第二钳位电压VB到电压调制单元3形成负反馈，保证了调制电压VREF的稳定。运算放大器单元3保证带隙核心单元2输出的第一钳位电压VA和第二钳位电压VB相等，使带隙核心单元2产生零温度系数基准电压VBG。当第一钳位电压VA或第二钳位电压VB有轻微波动时，运算放大器单元3输出反馈电压VF到带隙核心单元2构成负反馈结构，会使两点电压差距逐渐缩小，以保证带隙基准电压VBG的稳定输出。
参照图3，本发明带隙基准电路中的各单元的结构如下：
所述电压调制单元1包括第三NMOS管M3、第四NMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7，第四NPN三极管Q4，第七电阻R7、第八电阻R8，第一电容C1；其中：第五PMOS管M5与第六PMOS管M6，其栅端相连构成电流镜结构，其源端共同连接到电源电压VDD；该第六PMOS管M6的漏端和自身栅端相连，并连接到所述第四NMOS管M4的漏端；该第五PMOS管的漏端与第三NMOS管M3的漏端、第一电容C1的一端相连；该第一电容C1的另一端与电源电压VDD相连；所述第三NMOS管M3，其栅端为电压调制单元1的第二输入端连接至带隙基准电压VBG，其源端与第七电阻R7的一端、第四NPN三极管Q4的集电极相连；该第七电阻R7的另一端与第三NMOS管M3的源端相连；所述第四NMOS管M4，其漏端与第六PMOS管M6的漏端相连，其栅端与电压调制单元1的输出端相连输出调制电压VREF；所述第七PMOS管M7，其源端与电源电压VDD相连，其栅端与第三NMOS管M3的漏端相连，其漏端连接调制电压VREF；所述第四NPN三极管Q4，其基极连接第二钳位电压VB，并作为电压调制单元1的第一输入端，其发射极与第八电阻R8的一端相连；该第八电阻R8的另一端与地GND相连。
电压调制单元1将电源电压VDD与调制电压VREF隔开，屏蔽了电源电压VDD上的噪声。当电源电压VDD升高导致调制电压VREF升高时，第七PMOS管M7的栅端电压随之升高，其漏端电流变小，漏端电压降低，即调制电压VREF电压降低；同理当电源电压VDD降低导致调制电压VREF降低时，电压调制单元1会相应抬高调制电压VREF，保证调制电压VREF的稳定。电压调制单元1的存在有效提高了该带隙基准电路的电源抑制比。
当电路正常工作时，电压调制单元1与带隙核心单元之2间存在反馈环路。由于第八PMOS管M8的源漏两端分别为调制电压VREF和带隙基准电压VBG，调制电压VREF等于带隙基准电压VBG与第八PMOS管M8源漏端压差之和，用公式可以表示为：
VREF＝VBG+VdsM8 (3)
其中，VdsM8是第八PMOS管M8的源漏端压差，又因为电压调制单元1保证了第七电阻R7两端的电压等于第八PMOS管M8的源漏端压差VdsM8，即：
VR7＝VdsM8 (4)
所以，调制电压VREF可以表示为：
VREF＝VBG+VR7＝VBG+IR7R7 (5)
其中，VR7表示第七电阻R7两端的电压值，IR7表示流过第七电阻R7的电流值，R7表示第七电阻R7的阻值。
因为第二钳位电压VB约等于第五NPN三极管Q5的基极—发射极压差，即第二钳位电压VB基本不变，所以流过第四NPN三极管Q4的电流保持不变。当带隙基准电压VBG升高时，第三NMOS管M3的漏电流增大，流过第七电阻R7的电流减小，即VR7减小。
由式(5)可以看出，带隙基准电压VBG升高时，第七电阻R7两端的电压反而减小，这样就保证了调制电压VREF的稳定。上述过程是一个负反馈的过程，保证了调制电压VREF的稳定输出。
所述带隙核心单元2包括第五NPN三极管Q5、第一NPN三极管Q1，第八PMOS管M8，第九电阻R9、第一电阻R1、第二电阻R2、第三电阻R3；其中：所述第五NPN三极管Q5，其发射极连接地GND，集电极作为带隙核心单元的第一输出端，输出第一钳位电压VA，其基极与第三电阻R3的一端相连；该第三电阻R3的另一端与第一NPN三极管的基极相连；所述第一NPN三极管Q1，其发射极与第二电阻R2的一端相连，其基极和自身集电极相连，并与第一电阻R1的一端相连，共同作为带隙核心单元2的第二输出端输出第二钳位电压VB；该第二电阻R2的另一端与地GND相连；该第一电阻R1的另一端与第八PMOS管M8的漏端相连，作为带隙核心单元2的第三输出端输出带隙基准电压VBG；所述第八PMOS管M8，其源端与自身衬底端相连，并作为带隙核心单元2的第一输入端，连接至调制电压VREF，其栅端作为带隙核心单元2的第二输入端，连接反馈电压VF；所述第九电阻R9，其一端与第八PMOS管M8的漏端相连，其另一端与第五NPN三极管Q5的集电极相连，并作为带隙核心单元2的第一输出端输出第一钳位电压VA。
设置第五NPN三极管Q5和第一NPN三极管Q1的个数之比为1：n，第九电阻R9和第一电阻R1阻值相等，又因第一钳位电压VA和第二钳位电压VB相等，带隙基准电压VBG为第九电阻R9与第一电阻R1的公共端，故流过第九电阻R9和第一电阻R1的电流相等，即流过第五NPN三极管Q5集电极和第一NPN三极管Q1集电极的电流相等，设流过第九电阻R9的电流为I，则有：
VA＝VB＝VBEQ5＝VBEQ1+IR2 (6)
对于工作在放大区的NPN三极管来说，基极—发射极正偏，其电压VBE为负温度系数，用公式可以表示为：
Figure GDA0002743870120000071
其中，VBE是三极管基极—发射极电压，IS是三极管的基极—发射极反向饱和电流，其大小与三极管发射极的面积成正比，IC是三极管的集电极电流，q为电子电荷，K为玻尔兹曼常数，T为温度。
结合公式(6)和(7)可得：
Figure GDA0002743870120000072
进一步可得：
Figure GDA0002743870120000073
本发明中，第三电阻R3跨接在第五NPN三极管Q5的基极和第一NPN三极管Q1的基极，减小了基极电流对带隙基准电压VBG的影响。
所述运算放大器单元3包括第一PMOS管M1，第二PMOS管M2，第二NPN三极管Q2，第三NPN三极管Q3，第四电阻R4，第五电阻R5，第六电阻R6，第二电容C2；其中：所述第一PMOS管M1，其栅端与第二PMOS管M2栅端相连，源端与第四电阻R4的一端相连，漏端与第二NPN三极管Q2的集电极相连，并作为运算放大器单元3的输出端输出反馈电压VF，衬底端作为运算放大器单元3的第三输入端，并连接至调制电压VREF；该第四电阻R4的另一端与调制电压VREF相连；所述第二PMOS管M2，其漏端与自身栅端、第三NPN三极管Q3的集电极相连，源端与第五电阻R5的一端相连，衬底端与调制电压VREF相连；该第五电阻的另一端与调制电压VREF相连；所述第二NPN三极管Q2，其基极作为运算放大器单元3的第一输入端，并连接至第一钳位电压VA；所述第三NPN三极管Q3，其基极作为运算放大器单元3的第二输入端，并连接至第二钳位电压VB；所述第六电阻R6，一端与第二NPN三极管Q2的发射极、第三NPN三极管Q3的发射极相连，另一端与地GND相连；所述第二电容C2，一端与第一PMOS管M1的漏端相连，另一端与调制电压VREF相连。
在运算放大器单元3中，第一钳位电压VA为运算放大器单元3的负端输入，第二钳位电压VB为运算放大器单元3的正端输入。第二NPN三极管Q2和第三NPN三极管Q3作为运算放大器单元3的输入对管，其失调电压与MOS管作为输入对管的一般运算放大器相比有明显降低。此外，第一PMOS管M1和第二PMOS管M2构成的电流镜结构，由于第四电阻R4和第五电阻R5的存在，保证了电流镜像的准确性，电流镜结构的失配也明显降低。
运算放大器单元3保证第一钳位电压VA和第二钳位电压VB相等，与传统带隙基准电压技术相比，钳位电压点的选择不同。这种结构可以显著减少运算放大器的失调电压Vos对带隙基准电压VBG精度的影响。
当电路正常工作时，带隙核心单元2与运算放大器单元3之间存在反馈环路。当调制电压VREF电压升高时，带隙基准电压VBG升高，此时流过第二电阻R2的电流变大，第二钳位电压VB升高，反馈电压VF升高，第八PMOS管M8漏电流减小，其漏端电压降低，即带隙基准电压VBG降低，上述过程是一个负反馈的过程，保证了带隙基准电压VBG的稳定输出。同理，当带隙基准电压VBG降低时，此负反馈过程也会相应抬高带隙基准电压VBG，保证其稳定。
综上，本发明提供的低失调电压高电源抑制比的带隙基准电路，采用电压调制单元屏蔽了电源上的噪声，提高了电源抑制比；运算放大器单元使用三极管作为输入对管，同时减小电流镜负载的失配，有效降低了运算放大器的失调电压；同时，电路中各单元存在多个负反馈环路，保证了带隙基准电压VBG的稳定。
以上仅是本发明的最佳实例，不构成对本发明的任何限制，显然在本发明的构思下，可以对其电路进行不同的变更与改进，但这些改进均在本发明的保护之列。

Claims (3)

1.一种低失调电压高电源抑制比的带隙基准电路，包括：电压调制单元(1)、带隙核心单元(2)，运算放大器单元(3)；其特征在于：
所述电压调制单元(1)设有两个输入端和一个输出端，其中第一输入端为第二钳位电压VB，第二输入端为带隙基准电压VBG，输出端输出调制电压VREF；该电压调制单元(1)将电源电压与带隙核心单元(2)、运算放大器单元(3)隔开，对电源电压进行调制，调制后的电压为带隙核心单元(2)和运算放大器单元(3)供电；
上述电压调制单元(1)包括第三NMOS管M3、第四NMOS管M4、第五PMOS管M5、第六PMOS管M6、第七PMOS管M7，第四NPN三极管Q4，第七电阻R7、第八电阻R8，第一电容C1；其中：所述第五PMOS管M5与第六PMOS管M6，其栅端相连构成电流镜结构，其源端均连接到电源电压VDD；该第六PMOS管M6的漏端和自身栅端相连，并连接到所述第四NMOS管M4的漏端；该第五PMOS管M5的漏端通过第一电容C1连接至电源电压VDD；所述第七PMOS管M7的栅端与第五PMOS管M5的漏端相连，其源端与电源电压VDD相连，其漏端作为电压调制单元(1)的输出端输出调制电压VREF；所述第四NMOS管M4的栅端连接调制电压VREF，其源端通过第七电阻R7连接至第三NMOS管M3的源端；所述第三NMOS管M3的漏端与第五PMOS管M5的漏端相连，其栅端作为电压调制单元(1)的第二输入端连接带隙基准电压VBG；所述第四NPN三极管Q4的集电极与第三NMOS管M3的源端相连，其基极作为电压调制单元(1)的第一输入端连接第二钳位电压VB，其发射极通过第八电阻R8与地GND相连；
所述带隙核心单元(2)设有两个输入端和三个输出端，其中第一输入端为调制电压VREF，第二输入端为反馈电压VF；第一输出端为第一钳位电压VA，第二输出端为第二钳位电压VB，第三输出端为带隙基准电压VBG；该带隙核心单元(2)用于产生零温度系数的带隙基准电压VBG；
所述运算放大器单元(3)设有三个输入端和一个输出端，其中第一输入端为第一钳位电压VA，第二输入端为第二钳位电压VB，第三输入端为调制电压VREF，输出端输出反馈电压VF，连接到带隙核心单元(2)；该运算放大器单元(3)用于保证第一钳位电压VA和第二钳位电压VB相等，其输出端与带隙核心单元(2)连接构成负反馈，进一步保证带隙基准电压VBG输出的稳定性。
2.根据权利要求1所述的低失调电压高电源抑制比的带隙基准电路，其特征在于：所述的带隙核心单元(2)包括第五NPN三极管Q5、第一NPN三极管Q1，第八PMOS管M8，第一电阻R1、第二电阻R2、第三电阻R3、第九电阻R9；其中：
所述第五NPN三极管Q5，其发射极连接地GND，其集电极作为带隙核心单元(2)的第一输出端输出第一钳位电压VA，其基极通过第三电阻R3与第一NPN三极管Q1的基极相连，作为带隙核心单元(2)的第二输出端输出第二钳位电压VB；
所述第一NPN三极管Q1，其发射极通过第二电阻R2连接至地GND，其基极和自身集电极相连；
所述第九电阻R9跨接在带隙基准电压VBG和第一钳位电压VA之间；
所述第一电阻R1跨接在带隙基准电压VBG和第二钳位电压VB之间；
所述第八PMOS管M8，其源端与自身衬底端相连，作为带隙核心单元(2)的第一输入端连接调制电压VREF，其栅端作为带隙核心单元(2)的第二输入端连接反馈电压VF，其漏端作为带隙核心单元(2)的第三输出端输出带隙基准电压VBG。
3.根据权利要求1所述的低失调电压高电源抑制比的带隙基准电路，其特征在于：所述的运算放大器单元(3)包括第一PMOS管M1，第二PMOS管M2，第二NPN三极管Q2，第三NPN三极管Q3，第四电阻R4，第五电阻R5，第六电阻R6，第二电容C2；其中：
所述第一PMOS管M1，其衬底端作为运算放大器单元(3)的第三输入端连接调制电压VREF，其栅端与第二PMOS管M2栅端相连，其源端通过第四电阻R4与调制电压VREF相连，其漏端作为运算放大器单元(3)的输出端输出反馈电压VF；
所述第二电容C2跨接在反馈电压VF和调制电压VREF之间；
所述第二PMOS管M2，其源端通过第五电阻R5与调制电压VREF相连，其漏端与自身栅端相连，并连接至第三NPN三极管Q3的集电极，其衬底端与调制电压VREF相连；
所述第二NPN三极管Q2，其基极作为运算放大器单元(3)的第一输入端连接至第一钳位电压VA，其集电极与第一PMOS管M1的漏端相连，其发射极通过第六电阻R6连接至地GND；
所述第三NPN三极管Q3，其基极作为运算放大器单元(3)的第二输入端连接至第二钳位电压VB，其发射极与第二NPN三极管Q2的发射极相连。
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