CN105912066A - 一种低功耗高psrr的带隙基准电路 - Google Patents

Abstract

本发明公开了一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，在无运放带隙核心电路中，电阻R6的阻值远远大于电阻R4及电阻R5，使得晶体管Q4的基极电流减小到可以忽略的程度，同时避免了使用运算放大器，降低了电路设计的复杂性，进一步减小了整体功耗；在负反馈控制环路中，检测节点V2的电压变化以及A、B节点电位误差，分别通过该环路中的晶体管MN2产生负反馈电压及电流镜的镜像作用，抑制电源电压变化和器件失配对电路造成负面的影响，提高了带隙电路的稳定性；在启动电路中，通过晶体管MP4触发带隙电路启动工作，使得启动电路在带隙电路正常工作后能够快速的关断，节省了电路的功耗。

Description

一种低功耗高PSRR的带隙基准电路

技术领域

本发明涉及一种带隙基准电路，具体涉及一种低功耗高PSRR的带隙基准电路，属于电学技术领域。

背景技术

模拟集成电路的一个主要电路结构就是带隙基准源，广泛地用于模拟混合集成电路中，用以提供一个不依赖于电源电压和温度变化的稳定的直流电压。传统的带隙基准电压源(附图1)当中普遍地要使用到运算放大器，然而由于CMOS技术的低电压趋势，在深亚微米工艺下，晶体管的本征增益典型值大约为20-30dB，这将导致运算放大器的性能下降，无法满足带隙基准电路对其增益、带宽等的要求，降低了带隙基准电路的PSRR及其稳定性。因此，必须采用新的设计技术和电路结构来实现低压低功耗带隙基准源，以提高电路性能，获得良好的带隙性能；其他技术如高阶温度补偿等也可以用来提高带隙基准电压源的性能，然而这些技术的使用不可避免地会增加电路的功耗，这在低功耗应用中是无法容忍的，因此从功耗的角度看，低功耗带隙基准电压源更加受到人们的关注。

图1所示的是传统的带隙基准电路的电路图。在图1所示的电路中，由于运算放大器的使用，不仅增加了整体电路的核心面积，而且使其消耗的功率大大上升，很大程度上增加了带隙基准电路的功耗及电路设计的复杂性，同时，如果运算放大器的设计不合理，其非理想因素如失调等若无法得到很好的消除、抑制，将会严重影响到带隙基准的稳定性和精确性，甚至可能导致带隙基准电路功能的丧失。

发明内容

为解决现有技术的不足，本发明的目的在于提供一种低功耗、高PSRR的带隙基准电路。

为了实现上述目标，本发明采用如下的技术方案：

一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，

无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压；

启动电路：用于完成带隙基准电路的启动，使带隙基准电路进入正常工作状态；

负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积；

整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素对电路的恶性影响。

前述的低功耗高PSRR的带隙基准电路，其特征在于，前述无运放带隙核心电路主要由晶体管Q3、晶体管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电阻R6组成，前述晶体管为NPN型双极晶体管，前述电阻R6的阻值远远大于电阻R4及电阻R5，其中，

晶体管Q3的发射极与地相连，晶体管Q3的基极与电阻R2的一端、电阻R4的一端相连，晶体管Q3的集电极与电阻R4的另一端、电阻R6的一端相连；

晶体管Q4的发射极与电阻R5的一端相连，电阻R5的另一端与地相连，晶体管Q4的基极与电阻R6的另一端相连，晶体管Q4的集电极与电阻R3的一端相连，电阻R3的另一端与电阻R2的另一端相连，二者的连接节点与电阻R1的一端相连；

其中，晶体管Q3的基极为无运放带隙核心电路的第一钳位匹配端，其与负反馈控制环路的第一反馈检测输入端相连；晶体管Q4的集电极为无运放带隙核心电路的第二钳位匹配端，其与负反馈控制环路的第二反馈检测输入端相连；电阻R1的另一端为无运放带隙核心电路的输出端，其与带隙基准输出电压V_ref相连。

前述的低功耗高PSRR的带隙基准电路，其特征在于，前述启动电路主要由晶体管MP4、晶体管MP5、晶体管Q5、晶体管Q6、电阻R7、电阻R8和电阻R9组成，前述晶体管MP4、晶体管MP5为PMOS晶体管，前述晶体管Q5、晶体管Q6为NPN型双极晶体管，其中，

晶体管MP4的栅端与晶体管MP5的漏端、晶体管Q6的集电极相连，晶体管MP4的源端与电源电压相连，晶体管MP4的漏端与电阻R7的一端相连，电阻R7的另一端为启动电路的输出端，其与负反馈控制环路的启动输入端相连；

晶体管MP5的源端与电源电压相连，晶体管MP5的漏端与晶体管Q6的集电极相连，晶体管MP5的栅端为启动电路的开关端口，其与负反馈控制环路中晶体管MP2的栅端相连；

晶体管Q6的基极与晶体管Q5的集电极相连，晶体管Q6的发射极与地相连；

晶体管Q5的基极与电阻R8的一端、电阻R9的一端相连，晶体管Q5的集电极与电阻R8的另一端相连，晶体管Q5的发射极与地相连，电阻R9的另一端接电源电压。

前述的低功耗高PSRR的带隙基准电路，其特征在于，前述负反馈控制环路主要由晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2、晶体管MN3、晶体管Q1、晶体管Q2、电阻R0和电阻R10组成，前述晶体管MP1、晶体管MP2、晶体管MP3为PMOS晶体管，前述晶体管MN1、晶体管MN2、晶体管MN3为NMOS晶体管，前述晶体管Q1、晶体管Q2为NPN型晶体管，其中，

晶体管MP1的栅端、晶体管MP2的栅端和晶体管MP3的栅端相连，晶体管MP1的源端、晶体管MP2的源端、晶体管MP3的源端与电源电压相连，晶体管MP1的漏端与晶体管MN1的源端、晶体管Q1的集电极相连，晶体管MP2的漏端与晶体管MP2的栅端、晶体管MN1的漏端相连，晶体管MP3的漏端与晶体管MN1的栅端、晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连；

晶体管MN1的栅端与晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连，晶体管MN2的漏端为负反馈控制环路的启动输入端，其与启动电路的输出端相连；

晶体管MN1的源端与晶体管Q1的集电极相连，晶体管MN2的源端与晶体管Q2的集电极相连，晶体管MN3的源端与带隙基准输出电压V_ref相连，晶体管MN3的漏端与电阻R0的一端相连，电阻R0的另一端与电源电压相连；

晶体管Q1的发射极与电阻R10的一端相连，电阻R10的另一端与地相连，晶体管Q1的基极为负反馈控制环路的第一反馈检测输入端，其与无运放带隙核心电路的第一钳位匹配端相连；

晶体管Q2的发射极与地相连，晶体管Q2的基极为负反馈控制环路的第二反馈检测输入端，其与无运放带隙核心电路的第二钳位匹配端相连。

本发明的有益之处在于：

(一)具有更低的功耗

在带隙基准电路中，鉴于传统的带隙基准电路利用复杂的运算放大器来提高带隙基准电路的稳定性，而运算放大器占据了绝大部分的功耗，所以我们改用负反馈控制环路技术来提高带隙基准电路的稳定性，避免使用高功耗的运算放大器，节省的功耗可观，非常适用于低功耗场合。

(二)具有更高的电源电压抑制比(PSRR)和稳定性

在本发明的带隙基准电路中，由晶体管Q1、晶体管Q2、晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2组成负反馈控制环路，同时产生偏置。其中，晶体管MP1、晶体管MP2和晶体管MP3构成电流镜，分别为3、1、4个单元晶体管并联而成，在相同的电压偏置条件下，流过晶体管MP1、晶体管MP2、晶体管MP3的电流比例将为3:1:4，流过晶体管Q1的电流为晶体管MP1和晶体管MP2的电流之和，而流过晶体管Q2的电流即为流过晶体管MP3的电流，此处由于晶体管Q1、晶体管Q2的基极电流很小而被忽略，进而保证了电流I4和I5相等。此外，晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2共同构成了共源共栅电流镜，一旦电源电压发生变化，或者失调电压的存在，借助于负反馈机制将有利于抑制电源电压的波动，提高电源电压抑制比。

就传统带隙基准电路结构而言，本发明的带隙基准电路使用负反馈环路控制技术的带隙基准电路具有更高的电源电压抑制比(PSRR)和稳定性。

(三)具有更简单的电路结构和更小核心面积

在本发明的带隙基准电压源电路中，相比于传统带隙基准电压源，消除复杂的运算放大器的使用是本发明电路的一大特点，得益于此，整个带隙电路在结构上更为简单，无需使用复杂的电路设计技术，因而在设计层面也更为方便，相应地占用的芯片面积也随之减少，大大降低了生产成本。

附图说明

图1是传统的带隙基准电路的电路图；

图2(a)是本发明的带隙基准电路的组成原理图；

图2(b)是图2(a)中的带隙基准电路的电路图；

图3是图2(b)中的无运放带隙核心电路的电路图；

图4是图2(b)中的反馈控制环路的电路图；

图5是图2(b)中的启动电路的电路图。

具体实施方式

本发明的带隙基准电路，其是在传统带隙基准电路的基础上，结合负反馈控制环路技术设计而成的，设计出的带隙电路不仅具有更低的功耗，而且具有更高的电源电压抑制比(PSRR)。

以下结合附图和具体实施例对本发明作具体的介绍。

参照图2(a)和图2(b)，本发明的低功耗高PSRR的带隙基准电路由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，

无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压。

启动电路：用于完成带隙基准电路的正常启动，使带隙基准电路进入正常工作状态。

负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积。

整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素(如电源电压波动、器件失配等)对电路的恶性影响，从而提高电路的稳定性，保证电路的功能实现。

下面分别详细介绍无运放带隙核心电路、启动电路和负反馈控制环路。

一、无运放带隙核心电路

参照图3，无运放带隙核心电路主要由晶体管Q3、晶体管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电阻R6组成，其中，晶体管为NPN型双极晶体管，电阻R6的阻值远远大于电阻R4及电阻R5。

各元器件之间的连接关系如下：

晶体管Q3的发射极与地相连，晶体管Q3的基极与电阻R2的一端、电阻R4的一端相连，晶体管Q3的集电极与电阻R4的另一端、电阻R6的一端相连；

晶体管Q4的发射极与电阻R5的一端相连，电阻R5的另一端与地相连，晶体管Q4的基极与电阻R6的另一端相连，晶体管Q4的集电极与电阻R3的一端相连，电阻R3的另一端与电阻R2的另一端相连，二者的连接节点(即节点C)与电阻R1的一端相连。

在该无运放带隙核心电路中：

(1)晶体管Q3的基极为无运放带隙核心电路的第一钳位匹配端(即节点A)，其与负反馈控制环路的第一反馈检测输入端(即晶体管Q1的基极)相连；

(2)晶体管Q4的集电极为无运放带隙核心电路的第二钳位匹配端(即节点B)，其与负反馈控制环路的第二反馈检测输入端(即晶体管Q2的基极)相连；

(3)电阻R1的另一端为无运放带隙核心电路的输出端，其与带隙基准输出电压V_ref相连。

图1是传统的带隙基准电压源的电路图。在图1所示的电路中，由于运算放大器的使用，使得电路的结构复杂性及功耗明显增加。

本设计中的带隙基准电路就是在图1所示的电路的基础上进行的改进，目的是消除运算放大器的使用，简化电路结构设计，降低电路的功耗。具体如下：

在暂时不考虑器件失配的情况下，通过设置电阻R2、电阻R3的阻值相等，来使得节点A、节点B的电位相等，进而使得晶体管Q3的基射极电压V_BE3等于晶体管Q4的基射极电压V_BE4，由此可以获得一个以基射极压差ΔV_BE表示的PTAT电流，该电流流经电阻后可以获得一个正温度系数的电压，此正温度系数电压与具有负温度系数的晶体管Q3的基射极电压V_BE3求和之后便得到希望的带隙基准输出电压V_ref。

可见，在无运放带隙核心电路中，通过设置电阻R6的阻值，使其远远大于电阻R4及电阻R5，使得晶体管Q4的基极电流减小到可以忽略的程度，这不仅有利于提高带隙输出电压的精度，而且避免了使用运算放大器，降低了电路设计的复杂性，进一步减小了整体功耗。

二、启动电路

参照图5，启动电路主要由晶体管MP4、晶体管MP5、晶体管Q5、晶体管Q6、电阻R7、电阻R8和电阻R9组成，其中，晶体管MP4、晶体管MP5为PMOS晶体管，晶体管Q5、晶体管Q6为NPN型双极晶体管。

各元器件之间的连接关系如下：

晶体管MP4的栅端与晶体管MP5的漏端、晶体管Q6的集电极相连，晶体管MP4的源端与电源电压相连，晶体管MP4的漏端与电阻R7的一端相连，电阻R7的另一端为启动电路的输出端，其与负反馈控制环路的启动输入端(即晶体管MN2的漏端)相连；

晶体管MP5的源端与电源电压相连，晶体管MP5的漏端与晶体管Q6的集电极相连，晶体管MP5的栅端为启动电路的开关端口，其与负反馈控制环路的电流镜栅端V1相连；

晶体管Q6的基极与晶体管Q5的集电极相连，晶体管Q6的发射极与地相连；

晶体管Q5的基极与电阻R8的一端、电阻R9的一端相连，晶体管Q5的集电极与电阻R8的另一端相连，晶体管Q5的发射极与地相连，电阻R9的另一端接电源电压。

在图5所示的启动电路中，在电路上电初始，晶体管Q5、晶体管Q6均处于关断状态，随着电压的上升，晶体管Q6管打开，这导致电压V4输出为较低点平，使晶体管MP4管导通，进而使带隙基准电路启动，随着电压的继续升高，晶体管Q5管也打开，使得晶体管Q6管的基极相当于接地，晶体管Q6管就被关断。此时，带隙基准电路已经启动，电流镜栅压V1使得晶体管MP5管也被打开，又将电压V4拉高到高电平，将晶体管MP4关断，这样启动电路与带隙基准电路的连接断开，完成电路的启动。此处电阻R8的阻值远远大于电阻R9的阻值，使得晶体管Q6管基极上的压降小于晶体管Q5管基极上的压降，保证了在带隙基准电路工作时能有效地关闭启动电路。

可见，在启动电路中，通过晶体管MP4触发带隙电路启动工作，使得启动电路在带隙电路正常工作后能够快速的关断，节省了电路的功耗。

三、负反馈控制环路

参照图4，负反馈控制环路主要由晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2、晶体管MN3、晶体管Q1、晶体管Q2、电阻R0和电阻R10组成，其中，晶体管MP1、晶体管MP2、晶体管MP3为PMOS晶体管，晶体管MN1、晶体管MN2、晶体管MN3为NMOS晶体管，晶体管Q1、晶体管Q2为NPN型晶体管。

各元器件之间的连接关系如下：

晶体管MP1的栅端、晶体管MP2的栅端和晶体管MP3的栅端相连，晶体管MP1的源端、晶体管MP2的源端、晶体管MP3的源端与电源电压相连，晶体管MP1的漏端与晶体管MN1的源端、晶体管Q1的集电极相连，晶体管MP2的漏端与晶体管MP2的栅端、晶体管MN1的漏端相连，晶体管MP3的漏端与晶体管MN1的栅端、晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连；

晶体管MN1的栅端与晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连，晶体管MN2的漏端为负反馈控制环路的另一个输入端，其与启动电路的输出端(即电阻R7的另一端)相连；

晶体管MN1的源端与晶体管Q1的集电极相连，晶体管MN2的源端与晶体管Q2的集电极相连，晶体管MN3的源端与带隙基准输出电压V_ref相连，晶体管MN3的漏端与电阻R0的一端相连，电阻R0的另一端与电源电压相连；

晶体管Q1的发射极与电阻R10的一端相连，电阻R10的另一端与地相连，晶体管Q1的基极为负反馈控制环路的第一反馈检测输入端，其与无运放带隙核心电路的第一钳位匹配端(即节点A)相连；

晶体管Q2的发射极与地相连，晶体管Q2的基极为负反馈控制环路的第二反馈检测输入端，其与无运放带隙核心电路的第二钳位匹配端(即节点B)相连。

在图4所示的负反馈控制环路中，晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2构成共源共栅电流镜，该结构有助于抑制电源的扰动，提高电源电压抑制比。该电路结构对于电压偏置的稳定以及电源波动的抑制原理具体如下：

当电流镜栅压V1受到扰动而产生一个增量时，晶体管MP1、晶体管MP2的栅源电压会减小，继而晶体管MP1、晶体管MP2的电流会减，流过双极管的电流I4与I5要保持不变，就会相应的使电流镜栅压V1被拉低，保持稳定。为了保证I4与I5保持不变，就要抑制晶体管MP1、晶体管MP2两个支路的电流的变化。当电流镜栅压V1受到扰动产生一个增量，晶体管MP1的栅源电压减小，流过晶体管MP1的电流也会相应减小，为了抑制其减小，晶体管MP1的漏源电压会相应增加，即晶体管MN1源端电压V2会减小。源端电压V2减小就会使晶体管MN1的栅源电压相应增大，流过晶体管MN1的电流会随着增大，为了抑制其增加，晶体管MN1的漏源电压会相应的减小，即源端电压V2会减小，抑制了源端电压V2原来的变化，保持稳定。

同时该负反馈结构对电源电压的变化也有抑制作用。当电源电压VDD受到一个扰动而增加时，晶体管MP1的栅源电压会增大，继而晶体管MP1的电流会增大。为了抑制这种增大，晶体管MP1的漏源电压会相应减小，即源端电压V2增大。由于源端电压V2的增大，使得晶体管MN1的栅源电压减小，为了保证电流的稳定，就会将电流镜栅压V1拉高使晶体管MN1的栅压增大，即电流镜栅压V1的增大就会相应抵消由于VDD增大而带来的负面影响，使PMOS晶体管的栅源电压基本保持不变，抑制了VDD的变化对电流的影响，提高了电路的电源电压抑制比，增强了电路的稳定性。

对于器件失配，该负反馈结构也具备有抑制作用。若VA>VB，则流经晶体管Q1的电流I4会上升，由于电流镜的镜像作用，会使得流经晶体管Q2的电流I5也会上升，即晶体管Q2的基射极电压升高，而晶体管Q2的发射极电压因接地而保持不变，故晶体管Q2的基极电压VB会被抬高，缩小与VA的差距。

可见，在负反馈控制环路中，检测节点V2的电压变化以及A、B节点电位误差，分别通过该环路中的晶体管MN2产生负反馈电压及电流镜的镜像作用，抑制电源电压变化和器件失配对电路造成负面的影响，提高了带隙电路的稳定性。

综上所述，本发明的带隙基准电路不仅具有更低的功耗，而且具有更高的PSRR，同时在工艺、电压、温度变化时仍能稳定工作。

需要说明的是，上述实施例不以任何形式限制本发明，凡采用等同替换或等效变换的方式所获得的技术方案，均落在本发明的保护范围内。

Claims (4)

1.一种低功耗高PSRR的带隙基准电路，其特征在于，由无运放带隙核心电路、启动电路和负反馈控制环路组成，其中，

无运放带隙核心电路：用于实现电路核心功能，产生所需的带隙基准参考电压；

启动电路：用于完成带隙基准电路的启动，使带隙基准电路进入正常工作状态；

负反馈控制环路：用于控制、提高带隙基准电路的稳定性，消除运放的使用，减小功耗及芯片面积；

整个电路的工作过程是：电路上电，启动电路首先开始工作，开启无运放带隙核心电路，带隙基准电路产生参考电压，同时，负反馈控制环路抑制非理想因素对电路的恶性影响。

2.根据权利要求1所述的低功耗高PSRR的带隙基准电路，其特征在于，所述无运放带隙核心电路主要由晶体管Q3、晶体管Q4、电阻R1、电阻R2、电阻R3、电阻R4、电阻R5和电阻R6组成，所述晶体管为NPN型双极晶体管，所述电阻R6的阻值远远大于电阻R4及电阻R5，其中，

晶体管Q3的发射极与地相连，晶体管Q3的基极与电阻R2的一端、电阻R4的一端相连，晶体管Q3的集电极与电阻R4的另一端、电阻R6的一端相连；

晶体管Q4的发射极与电阻R5的一端相连，电阻R5的另一端与地相连，晶体管Q4的基极与电阻R6的另一端相连，晶体管Q4的集电极与电阻R3的一端相连，电阻R3的另一端与电阻R2的另一端相连，二者的连接节点与电阻R1的一端相连；

其中，晶体管Q3的基极为无运放带隙核心电路的第一钳位匹配端，其与负反馈控制环路的第一反馈检测输入端相连；晶体管Q4的集电极为无运放带隙核心电路的第二钳位匹配端，其与负反馈控制环路的第二反馈检测输入端相连；电阻R1的另一端为无运放带隙核心电路的输出端，其与带隙基准输出电压V_ref相连。

3.根据权利要求2所述的低功耗高PSRR的带隙基准电路，其特征在于，所述启动电路主要由晶体管MP4、晶体管MP5、晶体管Q5、晶体管Q6、电阻R7、电阻R8和电阻R9组成，所述晶体管MP4、晶体管MP5为PMOS晶体管，所述晶体管Q5、晶体管Q6为NPN型双极晶体管，其中，

晶体管MP4的栅端与晶体管MP5的漏端、晶体管Q6的集电极相连，晶体管MP4的源端与电源电压相连，晶体管MP4的漏端与电阻R7的一端相连，电阻R7的另一端为启动电路的输出端，其与负反馈控制环路的启动输入端相连；

晶体管MP5的源端与电源电压相连，晶体管MP5的漏端与晶体管Q6的集电极相连，晶体管MP5的栅端为启动电路的开关端口，其与负反馈控制环路中晶体管MP2的栅端相连；

晶体管Q6的基极与晶体管Q5的集电极相连，晶体管Q6的发射极与地相连；

晶体管Q5的基极与电阻R8的一端、电阻R9的一端相连，晶体管Q5的集电极与电阻R8的另一端相连，晶体管Q5的发射极与地相连，电阻R9的另一端接电源电压。

4.根据权利要求3所述的低功耗高PSRR的带隙基准电路，其特征在于，所述负反馈控制环路主要由晶体管MP1、晶体管MP2、晶体管MP3、晶体管MN1、晶体管MN2、晶体管MN3、晶体管Q1、晶体管Q2、电阻R0和电阻R10组成，所述晶体管MP1、晶体管MP2、晶体管MP3为PMOS晶体管，所述晶体管MN1、晶体管MN2、晶体管MN3为NMOS晶体管，所述晶体管Q1、晶体管Q2为NPN型晶体管，其中，

晶体管MP1的栅端、晶体管MP2的栅端和晶体管MP3的栅端相连，晶体管MP1的源端、晶体管MP2的源端、晶体管MP3的源端与电源电压相连，晶体管MP1的漏端与晶体管MN1的源端、晶体管Q1的集电极相连，晶体管MP2的漏端与晶体管MP2的栅端、晶体管MN1的漏端相连，晶体管MP3的漏端与晶体管MN1的栅端、晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连；

晶体管MN1的栅端与晶体管MN2的栅端、晶体管MN2的漏端、晶体管MN3的栅端相连，晶体管MN2的漏端为负反馈控制环路的启动输入端，其与启动电路的输出端相连；

晶体管MN1的源端与晶体管Q1的集电极相连，晶体管MN2的源端与晶体管Q2的集电极相连，晶体管MN3的源端与带隙基准输出电压V_ref相连，晶体管MN3的漏端与电阻R0的一端相连，电阻R0的另一端与电源电压相连；

晶体管Q1的发射极与电阻R10的一端相连，电阻R10的另一端与地相连，晶体管Q1的基极为负反馈控制环路的第一反馈检测输入端，其与无运放带隙核心电路的第一钳位匹配端相连；

晶体管Q2的发射极与地相连，晶体管Q2的基极为负反馈控制环路的第二反馈检测输入端，其与无运放带隙核心电路的第二钳位匹配端相连。