CN114661087A

CN114661087A - 一种带偏置电流匹配的基准电压源

Info

Publication number: CN114661087A
Application number: CN202210234907.9A
Authority: CN
Inventors: 甄少伟; 吴东铭; 李柯宇; 程雨凡; 杨涛; 张波
Original assignee: University of Electronic Science and Technology of China
Current assignee: University of Electronic Science and Technology of China
Priority date: 2022-03-09
Filing date: 2022-03-09
Publication date: 2022-06-24
Anticipated expiration: 2042-03-09
Also published as: CN114661087B

Abstract

本发明涉及集成电路领域，公开了一种带偏置电流匹配的基准电路，通过在Brokaw型基准上改进偏置电流源，设计PTAT偏置电流源产生电路，使得偏置电流源的温度系数与基准核心对管的PTAT电流温度系数相等，从而在温度发生变化时，基准核心对管偏置状态保持一致，达到减小基准电压温漂系数的目的。

Description

一种带偏置电流匹配的基准电压源

技术领域

本发明涉及集成电路领域，更具体的来说，涉及一种带偏置电流匹配的基准电压源电路。

背景技术

随着集成电路技术的不断发展，对集成电路***的性能要求也越来越高。基准电压源为电路的其它功能模块提供所需的基准电压，是电路***中极为关键的模块。基准电压源的原理是将正温度系数的电压与负温度系数的电压加权后相加，以得到近似于零温度系数的基准电压。

带隙基准电压源具有工艺条件宽、精度高和稳定性强等特点，其在电源抑制比、温漂系数等方面性能优异，得到了广泛的应用。带隙基准电压源利用BJT 三极管的具有负温度系数的基极-发射极电压以及具有正温度系数的热电压V_T，加权并相加得到低温漂系数的基准电压。低温漂系数的基准电压对***的稳定性以及精度有着重要作用。常见的带隙基准有Brokaw结构和Wildar结构，Brokaw 型基准可以产生两倍的PTAT电流，减小了基准对管因较大发射结面积之比带来的器件失配问题，产生PTAT电流的电阻较小，输出噪声较低。

Brokaw型基准常采用电流源进行偏置，减小了电源电压的干扰。若该偏置电流与基准核心所需电流的温度系数不匹配，则当温度在较宽范围发生变化时，基准核心对管的偏置状态将发生变化，集电极电流产生偏差，基准电压将受到影响，温漂系数较大。引入与基准核心对管电流温度系数相匹配的PTAT电流源，将有效保证基准核心对管偏置状态一致，减小基准电压的温漂系数，以得到稳定精确的基准电压。

发明内容

本发明的目的，在于提供一种带有偏置电流匹配的带隙基准电压源，在传统Brokaw基准上改进偏置电流源，使得偏置电流源与基准核心对管上的电流温度系数保持一致，在较宽的温度范围内，实现基准电压的低温漂系数。

本发明的技术方案为：

一种带偏置电流匹配的基准电压源，包括第一NPN管Q1、第二NPN管Q2、第三NPN管Q3、第四NPN管Q4、第五PNP管Q5、第六PNP管Q6、第七PNP 管Q7、第八NPN管Q8、第九NPN管Q9、第十NPN管Q10；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20；第一 NMOS管M1、第二NMOS管M2、第三PMOS管M3、第四PMOS管M4、第五NMOS管M5、第六NMOS管M6、第七PMOS管M7、第八PMOS管M8、第九NMOS管M9、第十PMOS管M10、第十一NMOS管M11、第十二NMOS 管M12、第十三NMOS管M13；第一电容C1。

具体的，第一电阻R1的一端连接GND，另一端连接第一NPN管Q1的发射极。

第二电阻R2的一端连接GND，另一端连接第二NPN管Q2的发射极、第三NPN管Q3的发射极、第五电阻R5的一端。

具体的，第三电阻R3的一端连接输入电压VIN，另一端连接第一PMOS管 M1的源极。

第四电阻R4的一端连接输入电压VIN，另一端连接第二PMOS管M2的源极。

第五电阻R5的另一端连接第三NMOS管M3的漏极。

第六电阻R6的一端连接第四PMOS管M4的源极和栅极、第三PMOS管 M3的栅极、第十PMOS管M10的栅极，另一端连接第五NMOS管M5的漏极。

第七电阻R7的一端连接输入电压VIN，另一端连接第七PMOS管M7的栅极、第八电阻R8的一端、第九电阻R9的一端。

第八电阻R8的另一端连接第七PMOS管M7的的漏极、第一PMOS管M1 的栅极、第二PMOS管M2的栅极和第八PMOS管M8的栅极。

第九电阻R9的另一端连接第六NMOS管M6的漏极。

第十电阻R10的一端连接输入电压VIN，另一端连接第八PMOS管M8的源极。

第十一电阻R11的一端连接第八PMOS管M8的漏极，另一端连接第九NMOS管M9的栅极和漏极、第五NMOS管M5的栅极、第十二电阻R12的一端和第十二NMOS管M12的栅极。

第十二电阻R12的另一端连接GND。

第十三电阻R13的一端连接第十一NMOS管M11的源极，另一端连接第十四电阻R14的一端、第十五电阻R15的一端、第十六电阻R16的一端和第十NPN 管Q10的基极。

第十四电阻R14的另一端连接第五PNP管Q5的发射极。

第十五电阻R15的另一端连接第六PNP管Q6的发射极。

第十六电阻R16的另一端连接第七PNP管Q7的发射极。

第十七电阻R17的一端连接第八NPN管Q8的发射极，另一端连接第十八电阻R18的一端和第九NPN管Q9的发射极。

第十八电阻R18的另一端连接GND。

第十九电阻R19的一端接连第七PNP管Q7的集电极，另一端连接GND。

第二十电阻R20的一端连接输出端VREF、第八NPN管Q8的基极、第九NPN管Q9的基极和第十NPN管Q10的发射极。

第一NPN管Q1的基极连接第二NPN管Q2的基极和集电极、第二PMOS 管M2的漏极，其集电极连接第一PMOS管M1的漏极、第三NPN管Q3的基极。

第三NPN管Q3的集电极连接第五NMOS管M5的源极。

第四NPN管Q4的基极和集电极连接第九NMOS管M9的源极，其发射极连接GND。

第五PNP管Q5的基极和集电极连接第六PNP管Q6的基极、第八NPN管 Q8的集电极。

第六PNP管Q6的集电极连接第九NPN管Q9的集电极、第一电容C1的一端、第七PNP管Q7的基极和第十二NMOS管M12的源极。

第三PMOS管M3的源极连接输入电压VIN。

第四PMOS管M4的源极连接输入电压VIN。

第六NMOS管M6的栅极连接输入使能信号EN，源极接GND。

第七PMOS管M7的源极连接输入电压VIN。

第十PMOS管M10的源极连接输入电压VIN、漏极连接第十一NMOS管 M11的漏极和栅极、第十三NMOS管M13的栅极。

第十二NMOS管M12的漏极连接输入电压VIN。

第十三NMOS管M13的漏极连接输入电压VIN。

第一电容C1的另一端连接GND。

本发明的有益效果为：本发明通过在传统无运放结构的Brokaw型带隙基准电压源上引入与基准核心对管电流温度系数相匹配的PTAT偏置电流源，使得基准核心对管在温度发生变化时，偏置状态保持一致，集电极电流始终相等，从而减小基准电压的温漂系数。

附图说明

图1为本发明提出的一种带偏置电流匹配的基准电路的原理图

图2为本发明实施方案的工作波形图

具体实施方式

下面结合附图对本发明进行详细的描述：

附图1为本发明所提出的一种带偏置电流匹配的基准电路的原理图，包括第一NPN管Q1、第二NPN管Q2、第三NPN管Q3、第四NPN管Q4、第五PNP 管Q5、第六PNP管Q6、第七PNP管Q7、第八NPN管Q8、第九NPN管Q9、第十NPN管Q10；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20；第一NMOS管M1、第二NMOS管M2、第三PMOS 管M3、第四PMOS管M4、第五NMOS管M5、第六NMOS管M6、第七PMOS 管M7、第八PMOS管M8、第九NMOS管M9、第十PMOS管M10、第十一 NMOS管M11、第十二NMOS管M12、第十三NMOS管M13；第一电容C1。

第六NMOS管M6的栅极连接输入使能信号EN，当EN电平大于其阈值电压时，M6导通，并将其漏极电位拉到地电位，M6所在支路产生电流。第七电阻R7、第八电阻R8、第九电阻R9和第七NMOS管M7构成偏置电压产生电路，在M7的漏极产生偏置电压，并连接到第一NMOS管M1、第二NMOS管M2 和第八NMOS管M8的栅极，使得M1、M2、M8产生不受输入电压VIN影响的电流。第三电阻R3、第四电阻R4和第十电阻R10的大小相等，调整M1、M2和M8的栅源电压，且使M1、M2和M8上的电流相等。第十一电阻R11、第九NMOS管M9、第四NPN管Q4和第十二电阻R12一起产生合适的偏置电压，连接到第五NMOS管的栅极和第十二NMOS管的栅极，该偏置电压的值为 Q4的基极-集电极电压加上M9的栅源电压。在电路启动过程中，M9栅极的偏置电压能使M12导通，快速给第一电容C1充电，加速基准建立，基准电压VREF 建立之后，C1上的电压足够高，使得M9的栅源电压小于其阈值电压，M12关断。

第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第一NPN管Q6、第二NPN管Q2、第三NPN管Q3、第一PMOS 管M1、第二PMOS管M2、第三PMOS管M3、第四PMOS管M4和第五NMOS 管M5作为偏置电流源产生电路，产生与基准核心温度系数相同的PTAT偏置电流。R3与R4相同，M1与M2相同，使得流过Q1和Q2的相等，均为I1。Q1 与Q2的发射结面积比例为1:4。M3与M4构成电流镜，使得流过M3和M4的电流均为I2。R1与R2的阻值相等。当M5导通后，产生PTAT电流I2，其值大小为：

第四PMOS管M4和第十PMOS管M10构成电流镜，M数之比为1:4，M10 四倍镜像M4的PTAT电流I2，作为基准的电流源。第十一NMOS管M11栅漏短接，为第十三NMOS管M13提供偏置电压。第十三电阻R13产生压降，让第十NPN管Q10基极-集电极处于合适反偏状态。第十四电阻R14和第十五电阻 R15提升第五PNP管Q5和第六PNP管Q6从集电极看进去的小信号阻抗。Q5 和Q6发射结面积相等，构成电流镜，使得Q5和Q6所在支路的电流相等。第八NPN管Q8和第九NPN管Q9作为基准核心对管，其发射结面积之比为1:10， Q8、Q9的基极-发射极电压之差，在第十七电阻R17上产生基准核心电流I3，该电流为PTAT电流，其值为

两股等于I3的PTAT在第十八电阻R18上产生PTAT电压，加上Q9的CTAT 基极-发射极电压V_be,Q9，产生基准电压VREF，其大小为

VREF＝V_be,Q9+2I₃·R₁₈

流过第十四电阻R14、第十五电阻R15、第十六电阻R16的电流之比为1:1:2，设置R1、R2、R17的阻值，使得I2＝I3，有

这样，I2和I3的电流温度系数相等，在温度变化时，M10提供的电流大小恰好等于基准核心对管所需要的电流大小，不至于过大或者过小，导致Q8、Q9 的偏置状态产生较大差异。

第一电容C1为基准电路的补偿电容，在该处产生主极点，使得基准核心电路的环路稳定。第七PNP管Q7和第十六电阻R16引入负反馈，稳定基准电压 VREF。Q5、Q6、Q7的发射结面积之比为1:1:2，R14、R15、R16的阻值之比为 1:1:2，使得Q7基极电流等于Q5基极电流的两倍，从而达到补偿Q5、Q6额外基极电流的目的，使Q8、Q9的集电极电流尽可能相等，产生的基准电压更稳定。第十九电阻R19使得Q7集电极处于合适电位。M13承受该支路的高压，第十 NPN管Q10作为调整管，提供该支路所需电流。第二十电阻R20作为负载电阻，方便将基准电压VREF进行分压得到所需不同大小的参考电压。

附图2为本发明提出的一种带偏置电流匹配的基准电路的直流温度扫描仿真波形图，输入电压VIN为32V，其中VREF为基准电路的输出基准电压，即第十PNP管的发射极电压，I2为偏置电流源所产生的PTAT偏置电流，即Q3发射极电流，I3为基准核心对管上的PTAT电流，即R14上的电流。由图2可以看出，温度变化范围为-50℃到150℃，I2与I3始终保持近似相等，最大偏差仅为 0.76791μA，基准电压VREF的温度系数仅为11.975ppm/℃。

从上述具体实施方式可知：本发明提出的一种带偏置电流匹配的基准电路，基准的偏置电流与基准核心电流的温度系数相同，从而在工作温度发生变化时，偏置电流与基准核心对管所需电流始终保持一致，通过反馈环路所补偿的基极电流始终能够使基准对管的集电极电流近似相等，达到减小基准电压的温漂系数的目的。

Claims

1.一种带偏置电流匹配的基准电压源，其特征在于，包括第一NPN管Q1、第二NPN管Q2、第三NPN管Q3、第四NPN管Q4、第五PNP管Q5、第六PNP管Q6、第七PNP管Q7、第八NPN管Q8、第九NPN管Q9、第十NPN管Q10；第一电阻R1、第二电阻R2、第三电阻R3、第四电阻R4、第五电阻R5、第六电阻R6、第七电阻R7、第八电阻R8、第九电阻R9、第十电阻R10、第十一电阻R11、第十二电阻R12、第十三电阻R13、第十四电阻R14、第十五电阻R15、第十六电阻R16、第十七电阻R17、第十八电阻R18、第十九电阻R19、第二十电阻R20；第一NMOS管M1、第二NMOS管M2、第三PMOS管M3、第四PMOS管M4、第五NMOS管M5、第六NMOS管M6、第七PMOS管M7、第八PMOS管M8、第九NMOS管M9、第十PMOS管M10、第十一NMOS管M11、第十二NMOS管M12、第十三NMOS管M13；第一电容C1；

具体的，第一电阻R1的一端连接地，另一端连接第一NPN管Q1的发射极；

第二电阻R2的一端连接地，另一端连接第二NPN管Q2的发射极、第三NPN管Q3的发射极、第五电阻R5的一端；

第三电阻R3的一端连接输入电压VIN，另一端连接第一PMOS管M1的源极；

第四电阻R4的一端连接输入电压VIN，另一端连接第二PMOS管M2的源极；

第五电阻R5的另一端连接第三NMOS管M3的漏极；

第六电阻R6的一端连接第四PMOS管M4的源极和栅极、第三PMOS管M3的栅极、第十PMOS管M10的栅极，另一端连接第五NMOS管M5的漏极；

第七电阻R7的一端连接输入电压VIN，另一端连接第七PMOS管M7的栅极、第八电阻R8的一端、第九电阻R9的一端；

第八电阻R8的另一端连接第七PMOS管M7的的漏极、第一PMOS管M1的栅极、第二PMOS管M2的栅极和第八PMOS管M8的栅极；

第九电阻R9的另一端连接第六NMOS管M6的漏极；

第十电阻R10的一端连接输入电压VIN，另一端连接第八PMOS管M8的源极；

第十一电阻R11的一端连接第八PMOS管M8的漏极，另一端连接第九NMOS管M9的栅极和漏极、第五NMOS管M5的栅极、第十二电阻R12的一端和第十二NMOS管M12的栅极；

第十二电阻R12的另一端连接地；

第十三电阻R13的一端连接第十一NMOS管M11的源极，另一端连接第十四电阻R14的一端、第十五电阻R15的一端、第十六电阻R16的一端和第十NPN管Q10的基极；

第十四电阻R14的另一端连接第五PNP管Q5的发射极；

第十五电阻R15的另一端连接第六PNP管Q6的发射极；

第十六电阻R16的另一端连接第七PNP管Q7的发射极；

第十七电阻R17的一端连接第八NPN管Q8的发射极，另一端连接第十八电阻R18的一端和第九NPN管Q9的发射极；

第十八电阻R18的另一端连接地；

第十九电阻R19的一端接连第七PNP管Q7的集电极，另一端连接地；

第二十电阻R20的一端连接输出端VREF、第八NPN管Q8的基极、第九NPN管Q9的基极和第十NPN管Q10的发射极；

第一NPN管Q1的基极连接第二NPN管Q2的基极和集电极、第二PMOS管M2的漏极，其集电极连接第一PMOS管M1的漏极、第三NPN管Q3的基极；

第三NPN管Q3的集电极连接第五NMOS管M5的源极；

第四NPN管Q4的基极和集电极连接第九NMOS管M9的源极，其发射极连接地；

第五PNP管Q5的基极和集电极连接第六PNP管Q6的基极、第八NPN管Q8的集电极；

第六PNP管Q6的集电极连接第九NPN管Q9的集电极、第一电容C1的一端、第七PNP管Q7的基极和第十二NMOS管M12的源极；

第三PMOS管M3的源极连接输入电压VIN；

第四PMOS管M4的源极连接输入电压VIN；

第六NMOS管M6的栅极连接输入使能信号EN，源极接地；

第七PMOS管M7的源极连接输入电压VIN；

第十PMOS管M10的源极连接输入电压VIN、漏极连接第十一NMOS管M11的漏极和栅极、第十三NMOS管M13的栅极；

第十二NMOS管M12的漏极连接输入电压VIN；

第十三NMOS管M13的漏极连接输入电压VIN；

第一电容C1的另一端连接地。

2.根据权利要求1所述的一种带偏置电流匹配的基准电压源，其特征在于，第一NPN管Q1、第二NPN管Q2、第三NPN管Q3、第一电阻R1、第二电阻R2产生的基准核心PTAT偏置电流I2的温度系数与第八NPN管Q8、第九NPN管Q9构成的基准核心对管上的PTAT电流I3的温度系数相等，使得在温度发生变化时，基准核心对管的偏置状态始终保持一致，集电极电流始终相等，从而减小基准电压的温漂系数。