CN111029398A - 一种沟槽型mosfet功率器件及其制备方法 - Google Patents

一种沟槽型mosfet功率器件及其制备方法 Download PDF

Info

Publication number
CN111029398A
CN111029398A CN201911161356.2A CN201911161356A CN111029398A CN 111029398 A CN111029398 A CN 111029398A CN 201911161356 A CN201911161356 A CN 201911161356A CN 111029398 A CN111029398 A CN 111029398A
Authority
CN
China
Prior art keywords
layer
forming
doping type
epitaxial layer
region
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201911161356.2A
Other languages
English (en)
Inventor
王谦
费晨曦
柏松
杨勇
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Clp Guoji Nanfang Group Co ltd
Original Assignee
Clp Guoji Nanfang Group Co ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Clp Guoji Nanfang Group Co ltd filed Critical Clp Guoji Nanfang Group Co ltd
Priority to CN201911161356.2A priority Critical patent/CN111029398A/zh
Publication of CN111029398A publication Critical patent/CN111029398A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Manufacturing & Machinery (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

本发明公开了一种沟槽型MOSFET功率器件及其制备方法，制备方法包括：提供衬底，于衬底表面形成外延层；于外延层中形成电流扩展层、阱区、阳极接触区、源区以及重掺杂接触区；于外延层中形成沟槽，于沟槽底部下方的外延层中形成屏蔽区；于沟槽侧壁及底部形成栅介质层；于沟槽内填充多晶硅层；于外延层表面形成钝化层；于钝化层中形成源极窗口，于源极窗口内形成源极欧姆接触层，于衬底底部表面形成漏极欧姆接触层；于钝化层内形成栅极窗口；分别制备栅极电极、源极电极和漏极电极。本发明通过将SBD结构内嵌至沟槽型MOSFET器件内部，提高MOSFET器件的反向导通能力，降低SiC功率模块的整体尺寸与经济成本。

Description

一种沟槽型MOSFET功率器件及其制备方法
技术领域
本发明涉及半导体元器件制备技术，特别是一种沟槽型MOSFET功率器件及其制备方法。
背景技术
随着能源危机不断增大以及环境问题的日益凸显，以节能减排为核心的技术不断涌现，其中通过改进现有电力***来提高能源利用率的技术领域最为引人关注。据统计，60％至70％的电能是在低能耗***中使用的，而其中绝大多数能耗浪费在电力变换和电力驱动中。在提高电力利用效率中起关键作用的是功率器件，也称为电力电子器件。如何降低功率器件的能耗已成为全球性的重要课题。在这种背景下，性能远优于常用硅器件的碳化硅器件受到人们青睐。SiC作为第三代半导体材料，具有禁带宽度大、临界击穿电场强度高、以及高热导率等一系列优异特性。SiC功率开关器件可同时实现高击穿电压、低导通电阻、高开关速度以及易散热等优异性能，在高能效、高功率、高温电力电子技术中具有明显竞争力，已成为当前功率半导体技术的研究热点。SiC器件具有较高的击穿电压以及高电流密度和高工作频率，同时具有耐高温和抗辐射的优势，适于在恶劣条件下工作。
在常规的平面栅SiC MOSFET器件中，由于存在寄生结型场效应晶体管(JunctionField Electric Transistor，JFET)结构，导致器件导通电阻增加。沟槽型SiC MOSFET不存在JFET区，器件导通电阻可显著降低，并且栅沟槽侧壁为SiC晶体的(11-20)晶面，可实现较高的沟道载流子迁移率，进一步提高器件的导通电流，降低器件导通电阻。然而，受SiC PN结开启电压的限制，同平面栅一样，沟槽型SiC MOSFET器件也同样面临着反向导通能力差、反向恢复时间长的问题。因此，在组建SiC功率开关模块时，在SiC MOSFET器件***需要匹配一个SiC SBD以提高其反向导通能力，从而会增加功率模块的整体尺寸与经济成本。
发明内容
本发明的目的在于提供一种沟槽型MOSFET功率器件及其制备方法，通过在沟槽型MOSFET器件中内嵌SBD结构，利用SBD良好的导通性能，提高MOSFET器件的反向导通能力，降低SiC功率模块的整体尺寸与经济成本，实现电子电力装置的小型化；此外，本发明还利用沟槽底部的屏蔽区结构，可降低栅氧内的电场强度，避免栅氧击穿提高其可靠性。
实现本发明目的的技术解决方案为：一种沟槽型MOSFET功率器件的制备方法，包括以下步骤：
1)提供第一掺杂类型的重掺杂的衬底，于所述衬底的上表面形成第一掺杂类型的轻掺杂的外延层；
2)于所述外延层中形成第一掺杂类型的电流扩展层，于所述外延层中形成从外延层表面延伸至所述电流扩展层上表面的第二掺杂类型的阱区，于所述第二掺杂类型的阱区之间的外延层中形成内嵌SBD结构的阳极接触区，于所述第二掺杂类型的阱区中形成第一掺杂类型的重掺杂的源区，于所述第二掺杂类型的阱区中形成第二掺杂类型的重掺杂接触区；
3)于所述外延层中形成沟槽，于所述沟槽底部下方的外延层中形成第二掺杂类型的屏蔽区；
4)于完成所述步骤3)得到的沟槽侧壁及底部形成栅介质层；
5)于完成所述步骤4)得到的具有栅介质层的沟槽内填充第一掺杂类型的多晶硅层；
6)于所述外延层表面形成钝化层；
7)于所述钝化层中形成源极窗口，所述源极窗口暴露出所述源区、所述阳极接触区及所述重掺杂接触区，于所述源极窗口内形成源极欧姆接触层，于所述衬底底部表面形成漏极欧姆接触层；
8)于所述钝化层内对应于所述多晶硅层的位置形成栅极窗口；
9)于所述栅极窗口内形成栅极电极，于所述源极欧姆接触层表面形成源极电极，于所述漏极欧姆接触层表面形成漏极电极。
优选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在另一优选方案中，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
优选地，所述步骤1)中，于所述衬底的上表面形成所述外延层之前还包含在所述衬底的上表面形成缓冲层的步骤，所述外延层形成于所述缓冲层的上表面。
优选地，所述步骤3)中于所述外延层中形成沟槽，于所述沟槽底部下方的外延层中形成第二掺杂类型的屏蔽区，包括如下步骤：
3-1)在所述外延层的上表面形成第一掩膜层；
3-2)在所述第一掩膜层的上表面涂覆光刻胶，采用光刻工艺对所述光刻胶进行图形化处理以形成图形化的光刻胶；
3-3)依据图形化的所述光刻胶同时刻蚀所述第一掩膜层及所述外延层，以在所述外延层中形成所述沟槽；
3-4)去除图形化的所述光刻胶，并保留刻蚀后的第一掩膜层；
3-5)在所述刻蚀后的第一掩膜层表面及所述沟槽表面形成注入阻挡层；
3-6)在所述注入阻挡层表面注入铝离子，以在沟槽底部的外延层中形成第二掺杂类型的屏蔽区；
3-7)去除第一掩膜层与注入阻挡层。
优选地，所述步骤4)中于完成所述步骤3)得到的沟槽侧壁及底部形成栅介质层，包括如下步骤：
4-1)在所述沟槽侧壁及底部表面形成一层薄膜；
4-2)对所述薄膜进行退火处理，形成所述栅介质层。
优选地，所述步骤7)中形成所述源极欧姆接触层和所述漏极欧姆接触层，包括如下步骤：
7-1)分别于所述源极窗口内及所述衬底底部表面沉积依次层叠的2层以上的金属层；
7-2)对所述沉积的金属层进行高温退火处理以分别形成所述源极欧姆接触层和所述漏极欧姆接触层。
本发明还提供一种沟槽型MOSFET功率器件，所述沟槽型MOSFET功率器件包括：
第一掺杂类型的重掺杂的衬底；
第一掺杂类型的轻掺杂的外延层，位于所述衬底的上表面；
第一掺杂类型的重掺杂的电流扩展层，位于所述外延层内；
第二掺杂类型的阱区，位于从外延层表面延伸至所述电流扩展层上表面内；
第一掺杂类型的重掺杂的源区，位于所述阱区中；
第二掺杂类型的重掺杂接触区，位于所述阱区中；
内嵌SBD结构的阳极接触区，位于所述阱区之间的外延层中；
沟槽，位于所述外延层内；
第二掺杂类型的屏蔽区，位于所述沟槽下方的外延层内；
栅介质层，位于所述沟槽的侧壁及底部表面；
于所述沟槽内的栅介质层表面填充的多晶硅层；
源极欧姆接触层，位于所述第一掺杂类型的重掺杂的源区、第二掺杂类型的重掺杂接触区以及内嵌SBD结构的阳极接触区的上表面；
钝化层，位于所述源极欧姆接触层与所述栅极电极之间的外延层的上表面；
漏极欧姆接触层，位于所述衬底的下表面；
漏极电极，位于所述漏极欧姆接触层的下表面；
栅极电极，位于所述多晶硅层的上表面；
源极电极，位于所述源极欧姆接触层的上表面。
优选地，所述沟槽型MOSFET功率器件结构还包括缓冲层，所述缓冲层位于所述衬底与所述外延层之间。
优选地，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在另一优选方案中，所述第一掺杂类型为P型，所述第二掺杂类型为N型。
优选地，位于所述沟槽底部的第二掺杂类型的屏蔽区的长度小于所述沟槽的宽度。
与现有技术相比，本发明的显著优点为：(1)本发明对器件结构进行了优化，特别是，将SBD结构内嵌至沟槽型碳化硅MOSFET器件内部，可利用SBD良好的导通性能，提高MOSFET器件的反向导通能力，降低SiC功率模块的整体尺寸与经济成本，实现电子电力装置的小型化；此外，本发明还利用沟槽底部的屏蔽区结构，可降低栅氧内的电场强度，避免栅氧击穿提高其可靠性；(2)本发明器件结构和制备工艺简单，效果显著，在新型MOSFET功率器件结构及制备方法中具有广泛的应用前景。
附图说明
图1为本发明的一种沟槽型MOSFET功率器件制备方法的流程示意图。
图2为衬底的上表面形成第一掺杂类型的轻掺杂的外延层示意图。
图3为制备电流扩展层、第二掺杂类型的阱区、阳极接触区、第一掺杂类型的重掺杂的源区、第二掺杂类型的重掺杂接触区的示意图。
图4为外延层中形成沟槽的示意图。
图5为沟槽底部下方的外延层中形成第二掺杂类型的屏蔽区的示意图。
图6为形成栅介质层的示意图。
图7为具有栅介质层的沟槽内填充第一掺杂类型的多晶硅层的示意图。
图8为形成钝化层的示意图。
图9为形成源极窗口的示意图。
图10为源极窗口内形成源极欧姆接触层，于衬底底部表面形成漏极欧姆接触层的示意图。
图11为钝化层内对应于多晶硅层的位置形成栅极窗口的示意图。
图12为形成栅极电极、源极电极、漏极电极的示意图。
图13为制备得到的MOSFET功率器件截面结构示意图。
元件符号：
101 衬底
102 缓冲层
103 外延层
104 电流扩展层
105 阱区
106 源区
107 重掺杂接触区
108 阳极接触区
109 沟槽
110 屏蔽区
111 栅介质层
112 栅极
113 钝化层
114 源极窗口
115 源极欧姆接触层
116 漏极欧姆接触层
117 栅极窗口
118 栅极电极
119 源极电极
120 漏极电极
具体实施方式
以下由特定的具体实施例说明本发明的实施方式，熟悉此技术的人士可由本说明书所揭露的内容轻易地了解本发明的其他优点及功效。
请参阅图1至图13。须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供熟悉此技术的人士了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“下”、“左”、“右”、“中间”及“一”等的用语，亦仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当亦视为本发明可实施的范畴。
实施例1
如图1至图13所示，本发明提供一种沟槽型MOSFET功率器件制备方法，至少包括以下步骤：
1)提供第一掺杂类型的重掺杂的衬底101，于所述衬底的上表面形成第一掺杂类型的轻掺杂的外延层103；
2)于所述外延层103中形成第一掺杂类型的电流扩展层104，于所述外延层中形成从外延层103表面延伸至所述电流扩展层104上表面的第二掺杂类型的阱区105，于所述第二掺杂类型的阱区105之间的外延层103中形成内嵌SBD结构的阳极接触区108，于所述第二掺杂类型的阱区105中形成第一掺杂类型的重掺杂的源区106，于所述第二掺杂类型的阱区105中形成第二掺杂类型的重掺杂接触区107；
3)于所述外延层103中形成沟槽109，于所述沟槽109底部下方的外延层中形成第二掺杂类型的屏蔽区110；
4)于完成所述步骤3)得到的沟槽109侧壁及底部形成栅介质层111；
5)于完成所述步骤4)得到的具有栅介质层的沟槽内填充第一掺杂类型的多晶硅层；
6)于所述外延层表面形成钝化层；
7)于所述钝化层中形成源极窗口，所述源极窗口暴露出所述源区、所述阳极接触区及所述重掺杂接触区，于所述源极窗口内形成源极欧姆接触层，于所述衬底底部表面形成漏极欧姆接触层；
8)于所述钝化层内对应于所述多晶硅层的位置形成栅极窗口；
9)于所述栅极窗口内形成栅极电极，于所述源极欧姆接触层表面形成源极电极，于所述漏极欧姆接触层表面形成漏极电极。
在步骤1)中，请参阅图1中的S01步骤及图2，提供第一掺杂类型的重掺杂的衬底101，于所述衬底101的上表面形成第一掺杂类型的轻掺杂的外延层103。
在本实施例中，所述步骤1)中还包含在所述衬底101与所述外延层103之间形成缓冲层102的步骤，所述外延层103形成于所述缓冲层102的上表面。
需要说明的是，所述缓冲层102的作用是帮助所述外延层103和所述衬底101更好地匹配，从而达到提升器件性能，延长器件使用寿命的目的。作为示例，所述缓冲层102的材质通常和所述外延层103的材质以及所述衬底101的材质均相同，或者至少与所述外延层103的材质和所述衬底101的材质中的一种相同。当然，在其他示例中，所述缓冲层102的材质和所述外延层103的材质以及所述衬底101的材质也可以均不同。具体地，在本实施例中，所述缓冲层102的材质和所述外延层103的材质以及所述衬底101的材质均相同。
作为示例，所述外延层103的材质与所述衬底101的材质可以相同，比如所述衬底101的材质与所述外延层103的材质均为4H-SIC、6H-SIC、3C-SIC或15R-SIC中的一种；在本实施例中，所述衬底101的材质与所述外延层103材质的均为4H-SIC；更进一步地，在本实施例中，所述衬底101的材质的晶向为偏向(11-20)方向(4±0.5)°倾角。
在其他示例中，所述外延层103的材质与所述衬底101的材质可以不同，比如所述衬底101的材质可以为单晶硅、多晶硅、蓝宝石及砷化镓中的一种，所述外延层103的材质可以为4H-SIC、6H-SIC、3C-SIC或15R-SIC中的一种。
在步骤2)中，请参阅图1中的S02步骤及图3，于所述外延层103中形成第一掺杂类型的电流扩展层104，于所述外延层103中形成从外延层103表面延伸至所述电流扩展层104上表面的第二掺杂类型的阱区105，于所述第二掺杂类型的阱区之间的外延层103中形成内嵌SBD结构的阳极接触区108，于所述第二掺杂类型的阱区105中形成第一掺杂类型的重掺杂的源区106，于所述第二掺杂类型的阱区105中形成第二掺杂类型的重掺杂接触区107；
在步骤3)中，请参阅图1中的S03步骤及图4、图5，于所述外延层103中形成沟槽109，于所述沟槽109底部下方的外延层103中形成第二掺杂类型的屏蔽区110。
作为示例，所述步骤3)中，于所述外延层103中形成沟槽109，于所述沟槽109底部下方的外延层103中形成第二掺杂类型的屏蔽区110，包括如下步骤：
3-1)在所述外延层103的上表面形成第一掩膜层；
3-2)在所述第一掩膜层的上表面涂覆光刻胶，采用光刻工艺对所述光刻胶进行图形化处理以形成图形化的光刻胶；
3-3)依据图形化的所述光刻胶同时刻蚀所述第一掩膜层及所述外延层103，以在所述外延层103中形成所述沟槽109；
3-4)去除图形化的所述光刻胶，并保留刻蚀后的第一掩膜层；
3-5)在所述刻蚀后的第一掩膜层表面及所述沟槽109表面形成注入掩蔽层；
3-6)在所述注入掩蔽层表面注入铝离子，以在沟槽109底部的外延层103中形成第二掺杂类型的屏蔽区110；
3-7)去除第一掩膜层与注入掩蔽层。
需要说明的是，所述第一掩膜层作为注入阻挡层，阻挡所述注入铝离子，防止屏蔽区110以外的外延层区域注入铝离子。
作为示例，在上述步骤3-1)中，形成所述第一掩膜层的工艺可以为化学气相沉积工艺，所述第一掩膜层可以为多晶硅，SiO2，Si3N4等薄膜，更进一步地，在本实施例中，所述第一掩膜层的厚度为1.0～1.5um。
作为示例，在上述步骤3-3)中，依据图形化的所述光刻胶同时刻蚀所述第一掩膜层及所述外延层103，以在所述外延层103中形成所述沟槽109所用的工艺可以为等离子体刻蚀工艺，更进一步地，在本实施例中采用的等离子体刻蚀工艺中所用到的刻蚀气体是SF6和O2的混合气体，流量比为5:1～3:1，气体总流量为5～20sccm。
除上述刻蚀气体外，所述刻蚀气体还可以为CF4、O2、N2、SF6、CHF3、NF3、He、C2F6等气体中的一种或多种。
作为示例，在上述步骤3-6)中，在所述注入掩蔽层表面注入铝离子，以在沟槽109底部的外延层103中形成第二掺杂类型的屏蔽区110，所述屏蔽区110的深度为0.1～0.3um。
需要说明的是，所述屏蔽区110的作用是屏蔽器件在阻断状态时体内的高电场强度，以降低栅氧内的电场，尤其是沟槽109底部栅氧内的电场，防止栅氧击穿。
作为示例，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在其他示例中，所述第一掺杂类型可以为P型，所述第二掺杂类型为N型。
在步骤4)中，请参阅图1中的S04步骤及图6，于完成所述步骤3)得到的结构表面形成栅介质层111。
作为示例，形成所述栅介质层111包括如下步骤：
4-1)在所述外延层103表面形成一层薄膜；
4-2)对所述薄膜进行退火处理，形成所述栅介质层111。
作为示例，在所外延层103表面形成一层薄膜所用的工艺为热氧化工艺，更进一步地，在本实施例中，形成的薄膜为二氧化硅薄膜，所述二氧化硅薄膜的厚度为50～80nm，所用热氧化气体是O2，热氧化温度是1200～1400℃。
作为示例，所述退火处理在N2O或N2/O2氛围中进行，更进一步地，在本实施例中，所述退火处理温度是1200～1350℃，退火处理时间是30～60min。
作为示例，所述栅介质层111材质还可以为Si3N4和多晶硅等非金属或非金属化合物。
在其他示例中，所述栅介质层111材质还可以是高介电常数材质，如Al2O3、HfO2、HfAlO3等氧化物材质。
在步骤5)中，请参阅图1中的S05步骤及图7，于完成所述步骤4)得到的具有栅介质层111的沟槽109内填充第一掺杂类型的多晶硅层112。
作为示例，形成所述第一掺杂类型的多晶硅层112的工艺可以为原位掺杂化学气相沉积工艺。
在步骤6)中，请参阅图1中的S06步骤及图8，于完成所述步骤4)得到的结构表面形成钝化层113。
需要说明的是，所述钝化层113的主要作用是形成器件表面保护膜和克服器件表面缺陷，增强器件的稳定性和可靠性，作为示例，所述钝化层113的材质可以为二氧化硅或者氮化物。
在步骤7)中，请参阅图1中的S07步骤及图9和图10，于所述钝化层113中形成源极窗口114，所述源极窗口114暴露出所述源区106、重掺杂接触区107及阳极接触区108，于所述源极窗口114内形成源极欧姆接触层115，于所述衬底101底部表面形成漏极欧姆接触层116。
作为示例，所述步骤7)中于所述钝化层113中形成源极窗口114的方法可以为干刻或湿刻。
作为示例，形成所述源极欧姆接触层115和所述漏极欧姆接触层116包括如下步骤：
7-1)分别于所述源极窗口114内及所述衬底101底部表面沉积依次层叠的2层以上的金属层；
7-2)对所述沉积的金属层进行高温退火处理以分别形成所述源极欧姆接触层115和所述漏极欧姆接触层116。
作为示例，在上述步骤7-1)中，沉积所述金属层的工艺可以为真空蒸镀、溅射镀膜、电弧等离子体镀、离子镀膜，及分子束外延生长、离子注入工艺等工艺中的一种和/或多种。
需要说明的是，所述源极欧姆接触层115和所述漏极欧姆接触层116的主要作用是降低SiC与金属电极之间的接触电阻，以提高器件的导通能力。作为示例，所述金属层材质可以为Ti、Ni、Au、Ta、W、Mo、Pt、Co等金属中的一种或多种，所述金属层为两层或两层以上。
在本实施例中，依次层叠Ti层、Ni层及Au层，更进一步地，在本实施例中，所述Ti层的厚度为15～25nm，所述Ni层的厚度为100～150nm，所述Au层的厚度为200～300nm。
在其他示例中，所述Ti层、Ni层及Au层也可按其他顺序层叠沉积。
在上述步骤7-2)中，所述高温退火处理在氮气氛围中进行，更进一步地，在本实施例中，所述退火温度为950～1050℃，退火时间为30～60秒。
在步骤8)中，请参阅图1中的S08步骤及图11,于所述钝化层113内对应于所述多晶硅层112的位置形成栅极窗口117。
作为示例，所述步骤8)中形成所述栅极窗口117的方法可以为干刻或湿刻。
在步骤9)中，请参阅图1中的S09步骤及图12和图13，于所述栅极窗口117内形成栅极电极118，于所述源极欧姆接触层115表面形成源极电极119，于所述漏极欧姆接触层116表面形成漏极电极120。
作为示例，所述栅极电极118、源极电极119和漏极电极120可以为金属电极，所述金属材质可以为Ti、Ni、Au、Ta、W、Mo、Pt、Co、Cu、Al、Cr、Ag、Sn等金属中的一种和/或多种。
实施例2
如图13所示，本发明提供一种沟槽型MOSFET功率器件结构，所述器件结构包括：
第一掺杂类型的重掺杂的衬底101；
第一掺杂类型的轻掺杂的外延层103，位于所述衬底101的上表面；
第一掺杂类型的重掺杂的电流扩展层104，位于所述外延层103内；
第二掺杂类型的阱区105，位于从外延层103表面延伸至所述电流扩展层104上表面内；
第一掺杂类型的重掺杂的源区106，位于所述阱区105中；
第二掺杂类型的重掺杂接触区107，位于所述阱区105中；
内嵌SBD结构的阳极接触区108，位于所述阱区105之间的外延层103中；
沟槽109，位于所述外延层103内；
第二掺杂类型的屏蔽区110，位于所述沟槽109下方的外延层内；
栅介质层111，位于所述沟槽109的侧壁及底部表面；
于所述沟槽109内的栅介质层111表面填充的多晶硅层112；
源极欧姆接触层115，位于所述第一掺杂类型的重掺杂的源区106、第二掺杂类型的重掺杂接触区107以及内嵌SBD结构的阳极接触区108的上表面；
钝化层113，位于所述源极欧姆接触层115与所述栅极电极118之间的SiC外延层103的上表面；
漏极欧姆接触层116，位于所述衬底101的下表面；
漏极电极120，位于所述漏极欧姆接触层116的下表面；
栅极电极118，位于所述多晶硅层112的上表面；
源极电极119，位于所述源极欧姆接触层115的上表面。
作为示例，本实施例的器件结构中还包括缓冲层102，所述缓冲层102位于所述衬底101与所述外延层103之间，更进一步地，所述缓冲层102的厚度为0.5～1μm。
作为示例，所述第一掺杂类型为N型，所述第二掺杂类型为P型。
在其他示例中，所述第一掺杂类型也可以为P型，所述第二掺杂类型为N型。
作为示例，所述环形沟槽109的深度为1.0～1.4um，宽度为1.2～1.6um。
作为示例，所述栅介质层111的厚度为50～80nm。
作为示例，所述栅极电极118、源极电极119和漏极电极120的材质可以Ti、Ni、Au、Ta、W、Mo、Pt、Co、Cu、Al、Cr、Ag、Sn等金属中的一种和/或多种。
本发明通过将SBD结构内嵌至沟槽型MOSFET器件内部，可利用SBD良好的导通性能，提高MOSFET器件的反向导通能力，降低SiC功率模块的整体尺寸与经济成本，实现电子电力装置的小型化。此外，本发明还利用沟槽底部的屏蔽区结构，可降低栅氧内的电场强度，避免栅氧击穿提高其可靠性。所以，本发明有效克服了现有技术中的种种缺点而具高度产业利用价值。
上述实施例仅例示性说明本发明的原理及其功效，而非用于限制本发明。任何熟悉此技术的人士皆可在不违背本发明的精神及范畴下，对上述实施例进行修饰或改变。因此，举凡所属技术领域中具有通常知识者在未脱离本发明所揭示的精神与技术思想下所完成的一切等效修饰或改变，仍应由本发明的权利要求所涵盖。

Claims (10)

1.一种沟槽型MOSFET功率器件制备方法，其特征在于，包括以下步骤：
1)提供第一掺杂类型的重掺杂的衬底，于所述衬底的上表面形成第一掺杂类型的轻掺杂的外延层；
2)于所述外延层中形成第一掺杂类型的电流扩展层，于所述外延层中形成从外延层表面延伸至所述电流扩展层上表面的第二掺杂类型的阱区，于所述第二掺杂类型的阱区之间的外延层中形成内嵌SBD结构的阳极接触区，于所述第二掺杂类型的阱区中形成第一掺杂类型的重掺杂的源区，于所述第二掺杂类型的阱区中形成第二掺杂类型的重掺杂接触区；
3)于所述外延层中形成沟槽，于沟槽底部下方的外延层中形成第二掺杂类型的屏蔽区；
4)于完成步骤3)得到的沟槽侧壁及底部形成栅介质层；
5)于完成步骤4)得到的具有栅介质层的沟槽内填充第一掺杂类型的多晶硅层；
6)于所述外延层表面形成钝化层；
7)于所述钝化层中形成源极窗口，所述源极窗口暴露出所述源区、所述阳极接触区及所述重掺杂接触区，于所述源极窗口内形成源极欧姆接触层，于所述衬底底部表面形成漏极欧姆接触层；
8)于所述钝化层内对应于所述多晶硅层的位置形成栅极窗口；
9)于所述栅极窗口内形成栅极电极，于所述源极欧姆接触层表面形成源极电极，于所述漏极欧姆接触层表面形成漏极电极。
2.根据权利要求1所述的沟槽型MOSFET功率器件制备方法，其特征在于，所述第一掺杂类型为N型或P型，相对应的所述第二掺杂类型为P型或N型。
3.根据权利要求1所述的沟槽型MOSFET功率器件制备方法，其特征在于，所述步骤1)中，于所述衬底的上表面形成外延层之前还包含在衬底的上表面形成缓冲层的步骤，所述外延层形成于缓冲层的上表面。
4.根据权利要求1所述的沟槽型MOSFET功率器件制备方法，其特征在于，所述步骤3)中于所述外延层中形成沟槽，于所述沟槽底部下方的外延层中形成第二掺杂类型的屏蔽区，包括如下步骤：
3-1)在所述外延层的上表面形成第一掩膜层；
3-2)在所述第一掩膜层的上表面涂覆光刻胶，采用光刻工艺对所述光刻胶进行图形化处理以形成图形化的光刻胶；
3-3)依据图形化的所述光刻胶同时刻蚀所述第一掩膜层及所述外延层，以在所述外延层中形成所述沟槽；
3-4)去除图形化的所述光刻胶，并保留刻蚀后的第一掩膜层；
3-5)在所述刻蚀后的第一掩膜层表面及所述沟槽表面形成注入阻挡层；
3-6)在所述注入阻挡层表面注入铝离子，以在沟槽底部的外延层中形成第二掺杂类型的屏蔽区；
3-7)去除第一掩膜层与注入阻挡层。
5.根据权利要求1所述的沟槽型MOSFET功率器件制备方法，其特征在于：所述步骤4)中于完成步骤3)得到的沟槽侧壁及底部形成栅介质层，包括如下步骤：
4-1)在所述沟槽侧壁及底部表面形成一层薄膜；
4-2)对所述薄膜进行退火处理，形成栅介质层。
6.根据权利要求1所述的沟槽型MOSFET功率器件制备方法，其特征在于，所述步骤7)中形成所述源极欧姆接触层和所述漏极欧姆接触层，包括如下步骤：
7-1)分别于所述源极窗口内及所述衬底底部表面沉积依次层叠的2层以上的金属层；
7-2)对所述沉积的金属层进行高温退火处理以分别形成所述源极欧姆接触层和所述漏极欧姆接触层。
7.一种沟槽型MOSFET功率器件，其特征在于，所述沟槽型MOSFET功率器件包括：
第一掺杂类型的重掺杂的衬底；
第一掺杂类型的轻掺杂的外延层，位于所述衬底的上表面；
第一掺杂类型的重掺杂的电流扩展层，位于所述外延层内；
第二掺杂类型的阱区，位于从外延层表面延伸至所述电流扩展层上表面内；
第一掺杂类型的重掺杂的源区，位于所述阱区中；
第二掺杂类型的重掺杂接触区，位于所述阱区中；
内嵌SBD结构的阳极接触区，位于所述阱区之间的外延层中；
沟槽，位于所述外延层内；
第二掺杂类型的屏蔽区，位于所述沟槽下方的外延层内；
栅介质层，位于所述沟槽的侧壁及底部表面；
于所述沟槽内的栅介质层表面填充的多晶硅层；
源极欧姆接触层，位于所述第一掺杂类型的重掺杂的源区、第二掺杂类型的重掺杂接触区以及内嵌SBD结构的阳极接触区的上表面；
钝化层，位于所述源极欧姆接触层与所述栅极电极之间的外延层的上表面；
漏极欧姆接触层，位于所述衬底的下表面；
漏极电极，位于所述漏极欧姆接触层的下表面；
栅极电极，位于所述多晶硅层的上表面；
源极电极，位于所述源极欧姆接触层的上表面。
8.根据权利要求7所述的沟槽型MOSFET功率器件，其特征在于，所述沟槽型MOSFET功率器件结构还包括缓冲层，所述缓冲层位于所述衬底与所述外延层之间。
9.根据权利要求7所述的沟槽型MOSFET功率器件，其特征在于，所述第一掺杂类型为N型或P型，相对应的所述第二掺杂类型为P型或N型。
10.根据权利要求7所述的沟槽型MOSFET功率器件，其特征在于，位于沟槽底部的第二掺杂类型的屏蔽区的长度小于沟槽的宽度。
CN201911161356.2A 2019-11-24 2019-11-24 一种沟槽型mosfet功率器件及其制备方法 Pending CN111029398A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201911161356.2A CN111029398A (zh) 2019-11-24 2019-11-24 一种沟槽型mosfet功率器件及其制备方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201911161356.2A CN111029398A (zh) 2019-11-24 2019-11-24 一种沟槽型mosfet功率器件及其制备方法

Publications (1)

Publication Number Publication Date
CN111029398A true CN111029398A (zh) 2020-04-17

Family

ID=70203539

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201911161356.2A Pending CN111029398A (zh) 2019-11-24 2019-11-24 一种沟槽型mosfet功率器件及其制备方法

Country Status (1)

Country Link
CN (1) CN111029398A (zh)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113540212A (zh) * 2021-07-16 2021-10-22 威星国际半导体(深圳)有限公司 一种碳化硅功率器件及其制造方法
CN113571584A (zh) * 2021-07-01 2021-10-29 南瑞联研半导体有限责任公司 一种SiC MOSFET器件及其制备方法
CN114497201A (zh) * 2021-12-31 2022-05-13 松山湖材料实验室 集成体继流二极管的场效应晶体管、其制备方法及功率器件
CN115810656A (zh) * 2023-02-01 2023-03-17 江苏长晶科技股份有限公司 碳化硅mosfet器件及其制备方法、芯片

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180855A1 (en) * 2005-02-11 2006-08-17 Alpha And Omega Semiconductor, Inc. Power MOS device
US20090294859A1 (en) * 2008-05-28 2009-12-03 Force-Mos Technology Corporation Trench MOSFET with embedded junction barrier Schottky diode
CN108807504A (zh) * 2018-08-28 2018-11-13 电子科技大学 碳化硅mosfet器件及其制造方法
CN109768090A (zh) * 2019-02-20 2019-05-17 重庆大学 一种具有内嵌异质结二极管自保护的碳化硅槽型场氧功率mos器件

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060180855A1 (en) * 2005-02-11 2006-08-17 Alpha And Omega Semiconductor, Inc. Power MOS device
US20090294859A1 (en) * 2008-05-28 2009-12-03 Force-Mos Technology Corporation Trench MOSFET with embedded junction barrier Schottky diode
CN108807504A (zh) * 2018-08-28 2018-11-13 电子科技大学 碳化硅mosfet器件及其制造方法
CN109768090A (zh) * 2019-02-20 2019-05-17 重庆大学 一种具有内嵌异质结二极管自保护的碳化硅槽型场氧功率mos器件

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113571584A (zh) * 2021-07-01 2021-10-29 南瑞联研半导体有限责任公司 一种SiC MOSFET器件及其制备方法
CN113571584B (zh) * 2021-07-01 2023-09-12 南瑞联研半导体有限责任公司 一种SiC MOSFET器件及其制备方法
CN113540212A (zh) * 2021-07-16 2021-10-22 威星国际半导体(深圳)有限公司 一种碳化硅功率器件及其制造方法
CN113540212B (zh) * 2021-07-16 2023-07-25 威星国际半导体(深圳)有限公司 一种碳化硅功率器件及其制造方法
CN114497201A (zh) * 2021-12-31 2022-05-13 松山湖材料实验室 集成体继流二极管的场效应晶体管、其制备方法及功率器件
CN114497201B (zh) * 2021-12-31 2024-05-10 东莞清芯半导体科技有限公司 集成体继流二极管的场效应晶体管、其制备方法及功率器件
CN115810656A (zh) * 2023-02-01 2023-03-17 江苏长晶科技股份有限公司 碳化硅mosfet器件及其制备方法、芯片

Similar Documents

Publication Publication Date Title
CN111029398A (zh) 一种沟槽型mosfet功率器件及其制备方法
JP4874518B2 (ja) 低順電圧で低逆電流の動作特性を有する窒化ガリウムベースのダイオード
EP1204145B1 (en) Semiconductor element
US9472403B2 (en) Power semiconductor switch with plurality of trenches
CN113169228A (zh) 包括垂直栅极模块的横向iii族氮化物器件
EP1965436B1 (en) Silicon carbide self-aligned epitaxial mosfet and method of manufacturing thereof
CN108305834B (zh) 一种增强型氮化镓场效应器件的制备方法
CN103904134A (zh) 基于GaN基异质结构的二极管结构及制作方法
CN112420850B (zh) 一种半导体器件及其制备方法
KR20230050726A (ko) Mosfet 소자 및 그 제조 방법
CN116387362A (zh) 一种集成HJD的SiC UMOSFET器件及其制备方法
JP2018022852A (ja) 半導体装置およびその製造方法
CN111755521A (zh) 一种集成tjbs的碳化硅umosfet器件
CN117253917A (zh) 一种通过表面陷阱屏蔽的GaN MIS HEMT及其制备方法
JP2006114795A (ja) 半導体装置
CN107564964B (zh) 沟槽型mosfet功率器件及其制作方法
EP3637474B1 (en) Silicon carbide switch device and manufacturing method therefor
CN113078204B (zh) 一种氮化镓3d-resurf场效应晶体管及其制造方法
CN116072712A (zh) 沟槽栅半导体器件及其制造方法
CN109065638B (zh) 一种功率二极管器件
CN118016665B (zh) 集成SBD的SiC衬底上增强型GaN HEMT器件
CN111599680B (zh) 垂直结构金刚石肖特基结型场效应晶体管及制备方法
EP1784868B1 (en) Lateral field effect transistor and its fabrication comprisng a spacer layer above and below the channel layer
CN111755522B (zh) 一种集成tjbs的碳化硅umosfet器件
CN111755520B (zh) 一种集成jbs的碳化硅umosfet器件

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination