CN114373774A - 显示基板及其制备方法、显示装置 - Google Patents

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黄炜赟
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Chengdu BOE Optoelectronics Technology Co Ltd
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Abstract

一种显示基板，包括：衬底基板、多个第一发光元件、多个第二发光元件、多个像素电路、沿第一方向延伸的至少一条第一初始信号线、以及沿第二方向延伸的至少一条虚拟数据线。多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路。至少一条第一初始信号线与沿第一方向排布的多个像素电路电连接，配置为给像素电路提供第一初始信号。至少一条虚拟数据线在衬底基板的正投影与沿第二方向排布的多个第一无效像素电路在衬底基板的正投影部分交叠。至少一条虚拟数据线与至少一条第一初始信号线电连接。第一方向与第二方向交叉。

Description

显示基板及其制备方法、显示装置
技术领域
本文涉及但不限于显示技术领域，尤指一种显示基板及其制备方法、显示装置。
背景技术
有机发光二极管(OLED，Organic Light Emitting Diode)和量子点发光二极管(QLED，Quantum-dot Light Emitting Diode)为主动发光显示器件，具有自发光、广视角、高对比度、低耗电、极高反应速度、轻薄、可弯曲和成本低等优点。屏下摄像头技术是为了提高显示装置的屏占比所提出的一种全新的技术。
发明内容
以下是对本文详细描述的主题的概述。本概述并非是为了限制权利要求的保护范围。
本公开实施例提供一种显示基板及其制备方法、显示装置。
一方面，本公开实施例提供一种显示基板，包括：衬底基板、多个第一发光元件、多个第二发光元件、多个像素电路、沿第一方向延伸的至少一条第一初始信号线、以及沿第二方向延伸的至少一条虚拟数据线。衬底基板包括第一显示区以及至少部分围绕第一显示区的第二显示区。多个第一发光元件位于第一显示区。多个第二发光元件、多个像素电路和虚拟数据线位于第二显示区。第一初始信号线至少位于第二显示区。多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路。第二显示区的至少一个第一有效像素电路与第一显示区的至少一个第一发光元件电连接，第二显示区的至少一个第二像素电路与至少一个第二发光元件电连接。至少一条第一初始信号线与沿第一方向排布的多个像素电路电连接，配置为给像素电路提供第一初始信号。至少一条虚拟数据线在衬底基板的正投影与沿第二方向排布的多个第一无效像素电路在衬底基板的正投影部分交叠。至少一条虚拟数据线与至少一条第一初始信号线电连接。第一方向与第二方向交叉。
在一些示例性实施方式中，所述虚拟数据线通过第一连接电极与所述第一初始信号线电连接；所述第一连接电极位于所述第一初始信号线远离所述衬底基板的一侧，所述虚拟数据线位于所述第一连接电极远离所述衬底基板的一侧。
在一些示例性实施方式中，所述第一连接电极在所述衬底基板的正投影为L型。
在一些示例性实施方式中，所述第一连接电极在衬底基板的正投影与所述第一无效像素电路在衬底基板的正投影存在交叠。
在一些示例性实施方式中，所述第二显示区的显示基板包括：依次设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层以及第四导电层。所述第一初始信号线位于所述第二导电层，所述第一连接电极位于所述第三导电层，所述虚拟数据线位于所述第四导电层。
在一些示例性实施方式中，所述像素电路包括：驱动晶体管和第一晶体管，所述第一晶体管的第一极与所述驱动晶体管的栅极电连接。所述第一初始信号线在所述衬底基板的正投影与所述第一晶体管的有源层的沟道区在所述衬底基板的正投影存在交叠。
在一些示例性实施方式中，所述第一晶体管包括第一栅极和第二栅极；所述第一晶体管的有源层的沟道区包括：第一沟道区、第二沟道区和第三沟道区，所述第三沟道区位于所述第一沟道区和第二沟道区之间。所述第一晶体管的第一栅极在所述衬底基板的正投影覆盖所述第一沟道区在所述衬底基板的正投影，所述第一晶体管的第二栅极在所述衬底基板的正投影覆盖所述第二沟道区在所述衬底基板的正投影。所述第一初始信号线在所述衬底基板的正投影与所述第一晶体管的有源层的第三沟道区在所述衬底基板的正投影存在交叠。
在一些示例性实施方式中，所述第一晶体管的有源层的第三沟道区在所述衬底基板的正投影为L型。
在一些示例性实施方式中，所述第一初始信号线包括：沿所述第一方向延伸的本体部和沿所述第二方向从所述本体部延伸出的第一伸出部。所述第一伸出部在所述衬底基板的正投影与所述第一晶体管的有源层的沟道区在所述衬底基板的正投影存在交叠。
在一些示例性实施方式中，所述第一初始信号线还包括：沿所述第二方向从所述本体部延伸出的第二伸出部，所述第一伸出部和第二伸出部在所述第二方向上位于所述本体部的相对两侧。所述第二伸出部通过第一连接电极与所述虚拟数据线电连接。
在一些示例性实施方式中，所述第二显示区的至少一个第一有效像素电路在所述衬底基板的正投影与所述第一显示区的至少一个第一发光元件在所述衬底基板的正投影不交叠。所述第二显示区的至少一个第二像素电路在所述衬底基板的正投影与至少一个第二发光元件在所述衬底基板的正投影至少部分交叠。
在一些示例性实施方式中，所述衬底基板还包括：位于所述显示区域***的周边区域。所述显示基板还包括：第一初始周边走线，位于所述周边区域，所述第一初始周边走线与所述至少一条第一初始信号线电连接。
另一方面，本公开实施例提供一种显示装置，包括如上所述的显示基板。
另一方面，本公开实施例提供一种显示基板的制备方法，包括：在衬底基板的第二显示区形成多个像素电路、沿第一方向延伸的至少一条第一初始信号线、以及沿第二方向延伸的至少一条虚拟数据线；在所述衬底基板的第二显示区形成多个第二发光元件，在第一显示区形成多个第一发光元件，所述第二显示区至少部分围绕所述第一显示区。其中，所述多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路；所述第二显示区的至少一个第一有效像素电路与所述第一显示区的至少一个第一发光元件电连接，所述第二显示区的至少一个第二像素电路与至少一个第二发光元件电连接。所述至少一条第一初始信号线与沿所述第一方向排布的多个像素电路电连接，配置为给所述像素电路提供第一初始信号；所述至少一条虚拟数据线在衬底基板的正投影与沿所述第二方向排布的多个第一无效像素电路在衬底基板的正投影部分交叠；所述至少一条虚拟数据线与所述至少一条第一初始信号线电连接。所述第一方向与所述第二方向交叉。
在阅读并理解了附图和详细描述后，可以明白其他方面。
附图说明
附图用来提供对本公开技术方案的进一步理解，并且构成说明书的一部分，与本公开的实施例一起用于解释本公开的技术方案，并不构成对本公开的技术方案的限制。附图中一个或多个部件的形状和大小不反映真实比例，目的只是示意说明本公开内容。
图1为本公开至少一实施例的显示基板的示意图；
图2为本公开至少一实施例的像素电路的等效电路图；
图3为图2提供的像素电路的工作时序图；
图4为本公开至少一实施例的第二显示区的多个像素电路的排布示意图；
图5为本公开至少一实施例的第二显示区的走线排布示意图；
图6为本公开至少一实施例的第二显示区的局部平面示意图；
图7为图6中沿P-P’方向的局部剖面示意图；
图8A为图6中形成半导体层后的第二显示区的局部平面示意图；
图8B为图6中形成第一导电层后的第二显示区的局部平面示意图；
图8C为图6中形成第二导电层后的第二显示区的局部平面示意图；
图8D为图6中形成第三绝缘层后的第二显示区的局部平面示意图；
图8E为图6中形成第三导电层后的第二显示区的局部平面示意图；
图8F为图6中形成第四绝缘层后的第二显示区的局部平面示意图；
图9为本公开至少一实施例的第二显示区的另一局部平面示意图；
图10为图9中形成第三导电层后的第二显示区的局部平面示意图；
图11为本公开至少一实施例的显示装置的示意图。
具体实施方式
下面将结合附图对本公开的实施例进行详细说明。实施方式可以以多个不同形式来实施。所属技术领域的普通技术人员可以很容易地理解一个事实，就是方式和内容可以在不脱离本公开的宗旨及其范围的条件下被变换为其他形式。因此，本公开不应该被解释为仅限定在下面的实施方式所记载的内容中。在不冲突的情况下，本公开中的实施例及实施例中的特征可以相互任意组合。
在附图中，有时为了明确起见，夸大表示了一个或多个构成要素的大小、层的厚度或区域。因此，本公开的一个方式并不一定限定于该尺寸，附图中一个或多个部件的形状和大小不反映真实比例。此外，附图示意性地示出了理想的例子，本公开的一个方式不局限于附图所示的形状或数值等。
本说明书中的“第一”、“第二”、“第三”等序数词是为了避免构成要素的混同而设置，而不是为了在数量方面上进行限定的。本公开中的“多个”表示两个及以上的数量。
在本说明书中，为了方便起见，使用“中部”、“上”、“下”、“前”、“后”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示方位或位置关系的词句以参照附图说明构成要素的位置关系，仅是为了便于描述本说明书和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。构成要素的位置关系根据描述的构成要素的方向适当地改变。因此，不局限于在说明书中说明的词句，根据情况可以适当地更换。
在本说明书中，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解。例如，可以是固定连接，或可拆卸连接，或一体地连接；可以是机械连接，或连接；可以是直接相连，或通过中间件间接相连，或两个元件内部的连通。对于本领域的普通技术人员而言，可以根据情况理解上述术语在本公开中的含义。
在本说明书中，“电连接”包括构成要素通过具有某种电作用的元件连接在一起的情况。“具有某种电作用的元件”只要可以进行连接的构成要素间的电信号的传输，就对其没有特别的限制。“具有某种电作用的元件”的例子不仅包括电极和布线，而且还包括晶体管等开关元件、电阻器、电感器、电容器、其它具有多种功能的元件等。
在本说明书中，晶体管是指至少包括栅极、漏极以及源极这三个端子的元件。晶体管在漏极(漏电极端子、漏区域或漏电极)与源极(源电极端子、源区域或源电极)之间具有沟道区域，并且电流能够流过漏极、沟道区域以及源极。在本说明书中，沟道区域是指电流主要流过的区域。
在本说明书中，第一极可以为漏极、第二极可以为源极，或者第一极可以为源极、第二极可以为漏极。在使用极性相反的晶体管的情况或电路工作中的电流方向变化的情况等下，“源极”及“漏极”的功能有时互相调换。因此，在本说明书中，“源极”和“漏极”可以互相调换。另外，栅极还可以称为控制极。
在本说明书中，“平行”是指两条直线形成的角度为-10°以上且10°以下的状态，因此，也包括该角度为-5°以上且5°以下的状态。另外，“垂直”是指两条直线形成的角度为80°以上且100°以下的状态，因此，也包括85°以上且95°以下的角度的状态。
本公开中的“光透过率”指的是光线透过介质的能力，是透过透明或半透明体的光通量与其入射光通量的百分率。
本公开中的“约”、“大致”，是指不严格限定界限，允许工艺和测量误差范围内的情况。在本公开中，“大致相同”可以是指数值相差10％以内的情况。
本公开实施例提供一种显示基板，包括：衬底基板、多个第一发光元件、多个第二发光元件、多个像素电路、沿第一方向延伸的至少一条第一初始信号线、以及沿第二方向延伸的至少一条虚拟数据线。衬底基板包括第一显示区以及至少部分围绕第一显示区的第二显示区。多个第一发光元件位于第一显示区。多个第二发光元件、多个像素电路和虚拟数据线位于第二显示区。第一初始信号线至少位于第二显示区。多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路。第二显示区的至少一个第一有效像素电路与第一显示区的至少一个第一发光元件电连接，第二显示区的至少一个第二像素电路与至少一个第二发光元件电连接。至少一条第一初始信号线与沿第一方向排布的多个像素电路电连接，配置为给像素电路提供第一初始信号。至少一条虚拟数据线在衬底基板的正投影与沿第二方向排布的多个第一无效像素电路在衬底基板的正投影部分交叠。至少一条虚拟数据线与至少一条第一初始信号线电连接。第一方向与第二方向交叉。例如，第一方向与第二方向相互垂直。然而，本实施例对此并不限定。
本实施例提供的显示基板，通过将沿第一方向延伸的第一初始信号线和沿第二方向延伸的虚拟数据线电连接，可以在第二显示区形成传输第一初始信号的网状结构，优化像素电路的空间设计，从而改善第一初始信号的恢复能力，减小复位时第一初始信号的波动。
在一些示例性实施方式中，虚拟数据线通过第一连接电极与第一初始信号线电连接。第一连接电极位于第一初始信号线远离衬底基板的一侧，虚拟数据线位于第一连接电极远离衬底基板的一侧。在一些示例中，第二显示区的显示基板包括：依次设置在衬底基板上的半导体层、第一导电层、第二导电层、第三导电层以及第四导电层。第一初始信号线位于第二导电层，第一连接电极位于第三导电层，虚拟数据线位于第四导电层。然而，本实施例对此并不限定。例如，第一连接电极可以位于第四导电层，第一连接电极可以与虚拟数据线为一体结构。或者，虚拟数据线可以位于第三导电层，第一连接电极可以位于第四导电层。本示例性实施方式中，通过第一连接电极实现虚拟数据线和第一初始信号线的电连接，可以优化像素电路的设计空间。
在一些示例性实施方式中，第一连接电极在衬底基板的正投影与第一无效像素电路在衬底基板的正投影存在交叠。在一些示例中，第一无效像素电路包括：驱动晶体管、第一复位晶体管和数据写入晶体管。第一复位晶体管的第一极与第一初始信号线电连接，第一复位晶体管的第二极与驱动晶体管的栅极电连接。数据写入晶体管的第二极与驱动晶体管的第一极电连接。第一连接电极在衬底基板的正投影与第一复位晶体管和数据写入晶体管在衬底基板的正投影存在交叠。在另一些示例中，第一连接电极在衬底基板的正投影与数据写入晶体管在衬底基板的正投影可以存在交叠，且与第一复位晶体管电连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，像素电路可以包括：驱动晶体管和第一晶体管。第一晶体管的第一极与驱动晶体管的栅极电连接。第一初始信号线在衬底基板的正投影与第一晶体管的有源层的沟道区在衬底基板的正投影存在交叠。本示例性实施方式中，利用第一初始信号线对第一晶体管的沟道区进行遮挡，可以保证第一晶体管的栅极信号的稳定，并优化像素电路的设计空间，为实现高分辨率的像素电路设计提供支持。
在一些示例性实施方式中，第一晶体管包括第一栅极和第二栅极。第一晶体管的有源层的沟道区包括：第一沟道区、第二沟道区和第三沟道区，第三沟道区位于第一沟道区和第二沟道区之间。第一晶体管的第一栅极在衬底基板的正投影覆盖第一沟道区在衬底基板的正投影，第一晶体管的第二栅极在衬底基板的正投影覆盖第二沟道区在衬底基板的正投影。第一初始信号线在衬底基板的正投影与第一晶体管的有源层的第三沟道区在衬底基板的正投影存在交叠。在本示例中，第一晶体管为双栅晶体管。
在一些示例性实施方式中，第一初始信号线可以包括：沿第一方向延伸的本体部和沿第二方向从本体部延伸出的第一伸出部。第一伸出部在衬底基板的正投影与第一晶体管的有源层的沟道区在衬底基板的正投影存在交叠。
在一些示例性实施方式中，第一初始信号线还包括：沿第二方向从本体部延伸出的第二伸出部。第一伸出部和第二伸出部在第二方向上位于本体部的相对两侧。第二伸出部通过第一连接电极与虚拟数据线电连接。本示例性实施方式提供的第一初始信号线的设计方式，可以优化像素电路的设计空间。
在一些示例性实施方式中，显示基板还可以包括：沿第一方向延伸的至少一条第二初始信号线。至少一条第二初始信号线与沿第一方向排布的多个像素电路电连接，配置为通过第一有效像素电路给第一发光元件提供第二初始信号，以及通过第二像素电路给第二发光元件提供第二初始信号。第一初始信号线在衬底基板的正投影位于第二初始信号线和扫描线在衬底基板的正投影之间。在一些示例中，第一初始信号线和第二初始信号线可以为同层结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，衬底基板还包括位于显示区域***的周边区域。显示基板还包括：位于周边区域的第一初始周边走线。第一初始周边走线与至少一条第一初始信号线电连接。
下面通过一些示例对本实施例的方案进行举例说明。
图1为本公开至少一实施例的显示基板的示意图。在一些示例性实施方式中，如图1所示，显示基板可以包括：显示区域AA和围绕在显示区域AA***的周边区域BB。显示基板的显示区域AA可以包括：第一显示区A1和至少部分围绕第一显示区A1的第二显示区A2。在本示例中，第二显示区A2围绕在第一显示区A1的四周。
在一些示例性实施方式中，如图1所示，第一显示区A1为透光显示区，还可以称为屏下摄像头(UDC，Under Display Camera)区域；第二显示区A2为非透光显示区，还可以称为正常显示区。例如，感光传感器(如，摄像头等硬件)在显示基板上的正投影可以位于显示基板的第一显示区A1内。在一些示例中，如图1所示，第一显示区A1可以为圆形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区A1的尺寸。然而，本实施例对此并不限定。在另一些示例中，第一显示区A1可以为矩形，感光传感器在显示基板上的正投影的尺寸可以小于或等于第一显示区A1的内切圆的尺寸。
在一些示例性实施方式中，如图1所示，第一显示区A1可以位于显示区域AA的顶部正中间位置。第二显示区A2可以围绕在第一显示区A1的四周。然而，本实施例对此并不限定。例如，第一显示区A1可以位于显示区域AA的左上角或者右上角等其他位置。例如，第二显示区A2可以围绕在第一显示区A1的至少一侧。
在一些示例性实施方式中，如图1所示，显示区域AA可以为矩形，例如圆角矩形。第一显示区A1可以为圆形或椭圆形。然而，本实施例对此并不限定。例如，第一显示区A1可以为矩形、半圆形、五边形等其他形状。
在一些示例性实施方式中，显示区域AA设置有多个子像素。至少一个子像素包括像素电路和发光元件。像素电路配置为驱动所连接的发光元件。例如，像素电路配置为提供驱动电流以驱动发光元件发光。像素电路可以包括多个晶体管和至少一个电容，例如，像素电路可以为3T1C(即3个晶体管和1个电容)结构、7T1C(即7个晶体管和1个电容)结构、5T1C(即5个晶体管和1个电容)结构、8T1C(即8个晶体管和1个电容)结构或者8T2C(即8个晶体管和2个电容)结构等。在一些示例中，发光元件可以为有机发光二极管(OLED)，发光元件在其对应的像素电路的驱动下发出红光、绿光、蓝光、或者白光等。发光元件发光的颜色可根据需要而定。在一些示例中，发光元件可以包括：阳极、阴极以及位于阳极和阴极之间的有机发光层。发光元件的阳极可以与对应的像素电路电连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，显示区域的一个像素单元可以包括三个子像素，三个子像素可以分别为红色子像素、绿色子像素和蓝色子像素。然而，本实施例对此并不限定。在一些示例中，一个像素单元可以包括四个子像素，四个子像素可以分别为红色子像素、绿色子像素、蓝色子像素和白色子像素。
在一些示例性实施方式中，发光元件的形状可以是矩形、菱形、五边形或六边形。一个像素单元包括三个子像素时，三个子像素的发光元件可以采用水平并列、竖直并列或品字方式排列；一个像素单元包括四个子像素时，四个子像素的发光元件可以采用水平并列、竖直并列或正方形方式排列。然而，本实施例对此并不限定。
图2为本公开至少一实施例的像素电路的等效电路图。图3为图2提供的像素电路的工作时序图。本示例性实施例的像素电路以7T1C结构为例进行说明。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图2所示，本示例的像素电路包括六个开关晶体管(T1、T2、T4至T7)、一个驱动晶体管T3和一个存储电容Cst。六个开关晶体管分别为数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6、第一复位晶体管T1、以及第二复位晶体管T7。发光元件EL包括阳极、阴极和设置在阳极和阴极之间的有机发光层。前文所述的第一晶体管即为本示例中的阈值补偿晶体管T2。
在一些示例性实施方式中，驱动晶体管和六个开关晶体管可以是P型晶体管，或者可以是N型晶体管。像素电路中采用相同类型的晶体管可以简化工艺流程，减少显示基板的工艺难度，提高产品的良率。在一些可能的实现方式中，驱动晶体管和六个开关晶体管可以包括P型晶体管和N型晶体管。
在一些示例性实施方式中，驱动晶体管和六个开关晶体管可以采用低温多晶硅薄膜晶体管，或者可以采用氧化物薄膜晶体管，或者可以采用低温多晶硅薄膜晶体管和氧化物薄膜晶体管。低温多晶硅薄膜晶体管的有源层采用低温多晶硅(LTPS，Low TemperaturePoly-Silicon)，氧化物薄膜晶体管的有源层采用氧化物半导体(Oxide)。低温多晶硅薄膜晶体管具有迁移率高、充电快等优点，氧化物薄膜晶体管具有漏电流低等优点，将低温多晶硅薄膜晶体管和氧化物薄膜晶体管集成在一个显示基板上，形成低温多晶氧化物(LTPO，Low Temperature Polycrystalline Oxide)显示基板，可以利用两者的优势，可以实现低频驱动，可以降低功耗，可以提高显示品质。
在一些示例性实施方式中，如图2所示，显示基板包括扫描线GL、数据线DL、第一电源线PL1、第二电源线PL2、发光控制线EML、第一初始信号线INIT1、第二初始信号线INIT2、第一复位控制线RST1和第二复位控制线RST2。在一些示例中，第一电源线PL1配置为向像素电路提供恒定的第一电压信号VDD，第二电源线PL2配置为向像素电路提供恒定的第二电压信号VSS，并且第一电压信号VDD大于第二电压信号VSS。扫描线GL配置为向像素电路提供扫描信号SCAN，数据线DL配置为向像素电路提供数据信号DATA，发光控制线EML配置为向像素电路提供发光控制信号EM，第一复位控制线RST1配置为向像素电路提供第一复位控制信号RESET1，第二复位控制线RST2配置为向像素电路提供第二复位控制信号RESET2。在一些示例中，在第n行像素电路中，第一复位控制线RST1可以与第n-1行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n-1)，即第一复位控制信号RESET1(n)与扫描信号SCAN(n-1)相同。第二复位控制线RST2可以与第n行像素电路的扫描线GL电连接，以被输入扫描信号SCAN(n)，即第二复位控制信号RESET2(n)与扫描信号SCAN(n)相同。在一些示例中，第n行像素电路所电连接的第二复位控制线RST2与第n+1行像素电路所电连接的第一复位控制线RST1可以为一体结构。如此，可以减少显示基板的信号线，实现显示基板的窄边框设计。然而，本实施例对此并不限定。
在一些示例性实施方式中，第一初始信号线INIT1配置为向像素电路提供第一初始信号，第二初始信号线INIT2配置为向像素电路提供第二初始信号。例如，第一初始信号可以不同于第二初始信号。第一初始信号和第二初始信号可以为恒压信号，其大小例如可以介于第一电压信号VDD和第二电压信号VSS之间，但不限于此。在另一些示例中，第一初始信号与第二初始信号可以相同，可以仅设置第一初始信号线来提供第一初始信号。
在一些示例性实施方式中，如图2所示，驱动晶体管T3与发光元件EL电连接，并在扫描信号SCAN、数据信号DATA、第一电压信号VDD、第二电压信号VSS等信号的控制下输出驱动电流以驱动发光元件EL发光。数据写入晶体管T4的栅极与扫描线GL电连接，数据写入晶体管T4的第一极与数据线DL电连接，数据写入晶体管T4的第二极与驱动晶体管T3的第一极电连接。阈值补偿晶体管T2的栅极与扫描线GL电连接，阈值补偿晶体管T2的第一极与驱动晶体管T3的栅极电连接，阈值补偿晶体管T2的第二极与驱动晶体管T3的第二极电连接。第一发光控制晶体管T5的栅极与发光控制线EML电连接，第一发光控制晶体管T5的第一极与第一电源线PL1电连接，第一发光控制晶体管T5的第二极与驱动晶体管T3的第一极电连接。第二发光控制晶体管T6的栅极与发光控制线EML电连接，第二发光控制晶体管T6的第一极与驱动晶体管T3的第二极电连接，第二发光控制晶体管T6的第二极与发光元件EL的阳极电连接。第一复位晶体管T1与驱动晶体管T3的栅极电连接，并配置为对驱动晶体管T3的栅极进行复位，第二复位晶体管T7与发光元件EL的阳极电连接，并配置为对发光元件EL的阳极进行复位。第一复位晶体管T1的栅极与第一复位控制线RST1电连接，第一复位晶体管T1的第一极与第一初始信号线INIT1电连接，第一复位晶体管T1的第二极与驱动晶体管T3的栅极电连接。第二复位晶体管T7的栅极与第二复位控制线RST2电连接，第二复位晶体管T7的第一极与第二初始信号线INIT2电连接，第二复位晶体管T7的第二极与发光元件EL的阳极电连接。存储电容Cst的第一电容极板与驱动晶体管T3的栅极电连接，存储电容Cst的第二电容极板与第一电源线PL1电连接。
在本示例中，第一节点N1为存储电容Cst、第一复位晶体管T1、驱动晶体管T3和阈值补偿晶体管T2的连接点，第二节点N2为第一发光控制晶体管T5、数据写入晶体管T4和驱动晶体管T3的连接点，第三节点N3为驱动晶体管T3、阈值补偿晶体管T2和第二发光控制晶体管T6的连接点，第四节点N4为第二发光控制晶体管T6、第二复位晶体管T7和发光元件EL的连接点。
下面参照图3对图2示意的像素电路的工作过程进行说明。以图2所示的像素电路包括的多个晶体管均为P型晶体管为例进行说明。
在一些示例性实施方式中，如图3所示，在一帧显示时间段，像素电路的工作过程包括：第一阶段S1、第二阶段S2和第三阶段S3。
第一阶段S1，称为复位阶段。第一复位控制线RST1提供的第一复位控制信号RESET1为低电平信号，使第一复位晶体管T1导通，第一初始信号线INIT1提供的第一初始信号被提供至第一节点N1，对第一节点N1进行初始化，清除存储电容Cst中原有数据电压。扫描线GL提供的扫描信号SCAN为高电平信号，发光控制线EML提供的发光控制信号EM为高电平信号，使数据写入晶体管T4、阈值补偿晶体管T2、第一发光控制晶体管T5、第二发光控制晶体管T6以及第二复位晶体管T7断开。此阶段发光元件EL不发光。
第二阶段S2，称为数据写入阶段或者阈值补偿阶段。扫描线GL提供的扫描信号SCAN为低电平信号，第一复位控制线RST1提供的第一复位控制信号RESET1和发光控制线EML提供的发光控制信号EM均为高电平信号，数据线DL输出数据信号DATA。此阶段由于存储电容Cst的第一电容极板为低电平，因此，驱动晶体管T3导通。扫描信号SCAN为低电平信号，使阈值补偿晶体管T2、数据写入晶体管T4和第二复位晶体管T7导通。阈值补偿晶体管T2和数据写入晶体管T4导通，使得数据线DL输出的数据电压Vdata经过第二节点N2、导通的驱动晶体管T3、第三节点N3、导通的阈值补偿晶体管T2提供至第一节点N1，并将数据线DL输出的数据电压Vdata与驱动晶体管T3的阈值电压之差充入存储电容Cst，存储电容Cst的第一电容极板(即第一节点N1)的电压为Vdata-|Vth|，其中，Vdata为数据线DL输出的数据电压，Vth为驱动晶体管T3的阈值电压。第二复位晶体管T7导通，使得第二初始信号线INIT2提供的第二初始信号提供至发光元件EL的阳极，对发光元件EL的阳极进行初始化(复位)，清空其内部的预存电压，完成初始化，确保发光元件EL不发光。第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号，使第一复位晶体管T1断开。发光控制信号线EML提供的发光控制信号EM为高电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6断开。
第三阶段S3，称为发光阶段。发光控制信号线EML提供的发光控制信号EM为低电平信号，扫描线GL提供的扫描信号SCAN和第一复位控制线RST1提供的第一复位控制信号RESET1为高电平信号。发光控制信号线EML提供的发光控制信号EM为低电平信号，使第一发光控制晶体管T5和第二发光控制晶体管T6导通，第一电源线PL1输出的第一电压信号VDD通过导通的第一发光控制晶体管T5、驱动晶体管T3和第二发光控制晶体管T6向发光元件EL的阳极提供驱动电压，驱动发光元件EL发光。
在像素电路驱动过程中，流过驱动晶体管T3的驱动电流由其栅极和第一极之间的电压差决定。由于第一节点N1的电压为Vdata-|Vth|，因而驱动晶体管T3的驱动电流为：
I＝K×(Vgs-Vth)2＝K×[(VDD-Vdata+|Vth|)-Vth]2＝K×[VDD-Vdata]2。
其中，I为流过驱动晶体管T3的驱动电流，也就是驱动发光元件EL的驱动电流，K为常数，Vgs为驱动晶体管T3的栅极和第一极之间的电压差，Vth为驱动晶体管T3的阈值电压，Vdata为数据线DL输出的数据电压，VDD为第一电源线PL1输出的第一电压信号。
由上式中可以看到流经发光元件EL的电流与驱动晶体管T3的阈值电压无关。因此，本实施例的像素电路可以较好地补偿驱动晶体管T3的阈值电压。
在一些示例性实施方式中，第一显示区A1设置有多个第一发光元件，第二显示区A2设置有多个第二发光元件和多个像素电路。第二显示区A2的多个像素电路配置为驱动第一显示区A1的第一发光元件以及第二显示区A2的第二发光元件发光。在本示例中，仅在第二显示区A2设置像素电路，第一显示区A1不设置像素电路，可以提高第一显示区A1的光透过率。
图4为本公开至少一实施例的第二显示区的多个像素电路的排布示意图。在本示例中，沿第一方向F1依次排布的多个像素电路可以称为一行像素电路，沿第二方向F2依次排布的多个像素电路可以称为一列像素电路。
在一些示例性实施方式中，如图4所示，第二显示区A2的多个像素电路可以包括：多个第一像素电路11和多个第二像素电路12。多个第一像素电路11可以包括多个第一有效像素电路和多个第一无效(Dummy)像素电路。第二显示区A2的至少一个第一有效像素电路可以通过透明导电线与第一显示区A1的至少一个第一发光元件电连接。第二显示区A2的至少一个第一有效像素电路在衬底基板的正投影与第一显示区A1的至少一个第一发光元件在衬底基板的正投影不交叠。例如，第一有效像素电路与第一发光元件可以为一对一或者一对多的关系。第二显示区A2的至少一个第二像素电路与至少一个第二发光元件电连接。第二显示区A2的至少一个第二像素电路在衬底基板的正投影与至少一个第二发光元件在衬底基板的正投影至少部分交叠。例如，第二像素电路与第二发光元件可以为一对一的关系。第二显示区A2的第一无效像素电路与第一显示区A1的第一发光元件和第二显示区A2的第二发光元件均没有电性连接。
在一些示例性实施方式中，如图4所示，沿第一方向F1排布的多个第二像素电路12之间设置有至少一个第一像素电路11。第一像素电路11可以排布在多列第二像素电路12之间。例如，每三列第二像素电路12之间设置一列第一像素电路11。相较于仅设置第二像素电路的第二显示区，本示例性实施方式将原来的每三列第二像素电路通过沿第一方向F1压缩，从而新增一列第一像素电路11的排布空间，且压缩前的三列像素电路和压缩后的四列像素电路所占用的空间是相同的。然而，本实施例对此并不限定。
图5为本公开至少一实施例的第二显示区的走线排布示意图。在一些示例性实施方式中，如图5所示，周边区域BB设置有第一初始周边走线101。例如，显示区域AA在第一方向F1上的相对两侧的周边区域BB内均设置第一初始周边走线101。第一初始周边走线101可以与驱动芯片(IC)电连接，以传输第一初始信号。第一初始周边走线101在周边区域BB可以沿第二方向F2延伸。第二显示区A2设置有多条沿第一方向F1延伸的第一初始信号线INIT1。多条第一初始信号线INIT1可以沿第二方向F2依次排布。第一初始信号线INIT1可以与沿第一方向F1排布的多个像素电路电连接，配置为给像素电路的驱动晶体管的栅极提供第一初始信号，对驱动晶体管的栅极进行复位。第一初始信号线INIT1可以沿第一方向F1延伸至周边区域BB，并与周边区域BB的第一初始周边走线101电连接。
在一些示例性实施方式中，如图5所示，第二显示区A2还设置有多条沿第二方向F2延伸的虚拟数据线102。多条虚拟数据线102沿第一方向F1依次排布。虚拟数据线102在衬底基板的正投影可以与沿第二方向F2排布的多个第一无效像素电路在衬底基板的正投影部分交叠。第一初始信号线INIT1和虚拟数据线102电连接。在本示例中，沿第一方向F1延伸的第一初始信号线INIT1与沿第二方向F2延伸的虚拟数据线102电连接，可以在第二显示区A2形成传输第一初始信号的网状结构。如此一来，可以提高第一初始信号的信号稳定性，改善远离驱动芯片的第一初始信号的信号恢复能力，减小复位时第一初始信号的波动，进而改善对驱动晶体管的栅极的复位效果。
在一些示例性实施方式中，如图5所示，第二显示区A2还设置有提供数据信号的多条数据线(在图5中以虚线示出)。多个数据线可以包括：仅与第二像素电路电连接的多条第一数据线DL1、以及至少与第一有效像素电路电连接的多条第二数据线DL2。例如，第一数据线DL1可以沿第二方向F2延伸，并与沿第二方向F2排布的多个第二像素电路电连接。第二数据线DL2可以与位于第一显示区A1沿第二方向F2的两侧的第二显示区A2内的多个第二像素电路电连接，还可以与位于第一显示区A1在第一方向F1的一侧的第二显示区A2内且沿第二方向F2排布的多个第一有效像素电路电连接。虚拟数据线102可以沿第一方向F1间隔排布在多个数据线之间。在一些示例中，如图5所示，在第二显示区A2内，在第一方向F1上靠近第二显示区A2中心的虚拟数据线102可以沿第二方向F2延伸至第一显示区A1的下方，在第一方向F1上远离第二显示区A2中心的虚拟数据线102可以沿第二方向F2延伸至第二显示区A2的上部。其中，虚拟数据线102在衬底基板的正投影与第一有效像素电路在衬底基板的正投影可以没有交叠。然而，本实施例对此并不限定。
图6为本公开至少一实施例的第二显示区的局部平面示意图。图7为图6中沿P-P’方向的局部剖面示意图。图6中以第二显示区的第一无效像素电路的平面结构为例进行示意。
在一些示例性实施方式中，如图6和图7所示，在垂直于显示基板的方向上，第二显示区的显示基板可以包括：衬底基板30、以及依次设置在衬底基板30上的半导体层41、第一导电层42、第二导电层43、第三导电层44以及第四导电层45。半导体层41和第一导电层42之间设置第一绝缘层31，第一导电层42和第二导电层43之间设置第二绝缘层32，第二导电层43和第三导电层44之间设置第三绝缘层33，第三导电层44和第四导电层45之间设置第四绝缘层34。在一些示例中，第一绝缘层31至第四绝缘层34可以均为无机绝缘层。第一导电层42还可以称为第一栅金属层，第二导电层43还可以称为第二栅金属层，第三导电层44还可以称为第一源漏金属层，第四导电层45还可以称为第二源漏金属层。然而，本实施例对此并不限定。
图8A为图6中形成半导体层后的第二显示区的局部平面示意图。图8B为图6中形成第一导电层后的第二显示区的局部平面示意图。图8C为图6中形成第二导电层后的第二显示区的局部平面示意图。图8D为图6中形成第三绝缘层后的第二显示区的局部平面示意图。图8E为图6中形成第三导电层后的第二显示区的局部平面示意图。图8F为图6中形成第四绝缘层后的第二显示区的局部平面示意图。
图9为本公开至少一实施例的第二显示区的另一局部平面示意图。图10为图9中形成第三导电层后的第二显示区的局部平面示意图。在图9和图10中示意了第二显示区A2在第一方向F1上间隔排布的第一电路区A21和第二电路区A22。第二电路区A22设置多列第二像素电路(例如，三列第二像素电路)，第一电路区A21设置一列第一像素电路(例如，包括多个第一无效像素电路)。图9和图10中以第一电路区A21设置的一个第一无效像素电路和第二电路区A22设置的三个第二像素电路为例进行示意。
在一些示例性实施方式中，如图8A和图9所示，第二显示区A2的半导体层41可以至少包括：多个像素电路的多个晶体管的有源层(例如，包括：第一无效像素电路的第一复位晶体管11的有源层110、阈值补偿晶体管12的有源层120、驱动晶体管13的有源层130、数据写入晶体管14的有源层140、第一发光控制晶体管15的有源层150、第二发光控制晶体管16的有源层160、以及第二复位晶体管17的有源层170；第二像素电路的第一复位晶体管21的有源层、阈值补偿晶体管22的有源层、驱动晶体管23的有源层、数据写入晶体管24的有源层、第一发光控制晶体管25的有源层、第二发光控制晶体管26的有源层以及第二复位晶体管27的有源层)。在本示例中，像素电路的七个晶体管的有源层可以为一体结构。在一些示例中，驱动晶体管的有源层的沟道区沿第一方向F1的长度可以约为24微米至26微米，例如可以约为26微米。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8B和图9所示，第二显示区A2的第一导电层42可以至少包括：多个像素电路的多个晶体管的栅极和存储电容的第一电容极板(例如，第一无效像素电路的存储电容18的第一电容极板181)、扫描线GL(i)、发光控制线EML(i)、以及第一复位控制线(例如，第一复位控制线RST1(i)和RST1(i+1))。扫描线GL(i)、发光控制线EML(i)以及第一复位控制线RST1(i)和RST1(i+1)均沿第一方向F1延伸，且第一复位控制线RST1(i)、扫描线GL(i)、发光控制线EML(i)以及第一复位控制线RST1(i+1)沿第二方向F2依次排布。其中，i为整数。
在一些示例性实施方式中，如图8B和图9所示，第一复位控制线RST1(i)可以与本行的第二像素电路的第一复位晶体管21的栅极、上一行的第二像素电路的第二复位晶体管的栅极、本行的第一无效像素电路的第一复位晶体管11的栅极111以及上一行的第一无效像素电路的第二复位晶体管的栅极为一体结构。第一复位控制线RST1(i+1)可以与本行的第二像素电路的第二复位晶体管27的栅极、下一行的第二像素电路的第一复位晶体管的栅极、本行的第一无效像素电路的第二复位晶体管17的栅极171以及下一行的第一无效像素电路的第一复位晶体管的栅极为一体结构。扫描线GL(i)可以与本行的第二像素电路的数据写入晶体管24和阈值补偿晶体管22的栅极、以及本行的第一无效像素电路的数据写入晶体管14的栅极141和阈值补偿晶体管12的第一栅极121a和第二栅极121b为一体结构。发光控制线EML(i)可以与本行的第二像素电路的第一发光控制晶体管25和第二发光控制晶体管26的栅极、以及本行的第一无效像素电路的第一发光控制晶体管15的栅极151和第二发光控制晶体管16的栅极161为一体结构。第一无效像素电路的存储电容18的第一电容极板181和驱动晶体管13的栅极131可以为一体结构。第二像素电路的存储电容28的第一电容极板和驱动晶体管的栅极可以为一体结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8C和图9所示，第二显示区A2的第二导电层43可以至少包括：多个像素电路的存储电容的第二电容极板(例如，第一无效像素电路的存储电容18的第二电容极板182)、第一初始信号线INIT1(i)和第二初始信号线(例如，第二初始信号线INIT2(i-1)和INIT2(i))。第一初始信号线INIT1(i)、第二初始信号线INIT2(i-1)和INIT2(i)均沿第一方向F1延伸，且第二初始信号线INIT2(i-1)、第一初始信号线INIT1(i)和第二初始信号线INIT2(i)沿第二方向F2依次排布。第一初始信号线INIT1(i)在衬底基板的正投影位于第二初始信号线INIT2(i-1)和扫描线GL(i)在衬底基板的正投影之间。第一复位控制线RST1(i)在衬底基板的正投影位于第二初始信号线INIT2(i-1)和第一初始信号线INIT1(i)在衬底基板的正投影之间。沿第一方向F1排布的相邻像素电路的存储电容的第二电容极板可以为一体结构。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8C和图9所示，第一初始信号线INIT1(i)可以包括沿第一方向F1延伸的本体部201、沿第二方向F2从本体部201延伸出的第一伸出部202和第二伸出部203。第一伸出部202和第二伸出部203在第二方向F2上位于本体部201的相对两侧。第一伸出部202在衬底基板的正投影与第一无效像素电路的阈值补偿晶体管12(即前述的第一晶体管)的有源层120的沟道区在衬底基板的正投影存在交叠。阈值补偿晶体管12的有源层120的沟道区可以包括：第一沟道区、第二沟道区和第三沟道区。阈值补偿晶体管12的第一栅极121a在衬底基板的正投影覆盖第一沟道区在衬底基板的正投影，阈值补偿晶体管12的第二栅极121b在衬底基板的正投影覆盖第二沟道区在衬底基板的正投影。第三沟道区位于第一沟道区和第二沟道区之间。第三沟道区在衬底基板的正投影可以为L型。第一初始信号线INIT1(i)的第一伸出部202在衬底基板的正投影与阈值补偿晶体管12的有源层120的第三沟道区在衬底基板的正投影存在交叠。在本示例中，第一初始信号线同样可以对同一行的第一有效像素电路和第二像素电路的阈值补偿晶体管的有源层的沟道区进行遮挡。本示例性实施方式中，利用第一初始信号线对阈值补偿晶体管的有源层的沟道区进行遮挡，可以保证像素电路的阈值补偿晶体管的性能稳定，而且可以优化像素电路的设计空间。
在一些示例性实施方式中，如图8D和图9所示，第二显示区A2的第三绝缘层33开设有多个过孔，例如包括：第三过孔K3至第七过孔K7以及第九过孔K9至第十四过孔K14。第三过孔K3至第七过孔K7内的第三绝缘层33、第二绝缘层32和第一绝缘层31被去掉，暴露出半导体层41的表面。第九过孔K9内的第三绝缘层33和第二绝缘层32被去掉，暴露出第一导电层42的表面。第十过孔K10至第十四过孔K14内的第三绝缘层33被去掉，暴露出第二导电层43的表面。
在一些示例性实施方式中，如图8E和图10所示，第二显示区A2的第三导电层44至少包括：多个连接电极(例如，第一连接电极301和307、第二连接电极302、第三连接电极303、第四连接电极304、第五连接电极305和306、第六连接电极310、第七连接电极311)。在一些示例中，第一连接电极301可以通过第十过孔K10与第一初始信号线INIT1(i)的第二伸出部203电连接。第一连接电极301在衬底基板的正投影可以为L型，例如朝下平躺的L型。另一第一连接电极307可以通过第十四过孔K14与第一初始信号线INIT1(i+1)电连接。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图8E所示，第二连接电极302可以通过第三过孔K3与第一无效像素电路的阈值补偿晶体管12的有源层120的第一掺杂区电连接，还可以通过第九过孔K9与驱动晶体管13的栅极131电连接。第三连接电极303可以通过第四过孔K4与第一发光控制晶体管15的有源层150的第一掺杂区电连接，还可以通过第十一过孔K11与存储电容18的第二电容极板182电连接。第四连接电极304可以通过第五过孔K5与第二发光控制晶体管16的有源层160的第二掺杂区电连接。第五连接电极305可以通过第六过孔K6与第二复位晶体管17的有源层170的第一掺杂区电连接，还可以通过第十二过孔K12与第二初始信号线INIT2(i)电连接。另一第五连接电极306可以通过第七过孔K7与上一行的第一无效像素电路的第二复位晶体管的有源层的第一掺杂区电连接，还可以通过第十三过孔K13与第二初始信号线INIT2(i-1)电连接。如图9和图10所示，第二像素电路的第一复位晶体管21的有源层的第一掺杂区可以通过第六连接电极310与第一初始信号线INIT1(i)电连接。第二像素电路的数据写入晶体管24的有源层的第一掺杂区可以通过第七连接电极311与数据线电连接。
在一些示例性实施方式中，如图8F所示，第二显示区的第四绝缘层34开设有多个过孔，例如包括第十五过孔K15至第十七过孔K17。第十五过孔K15至第十七过孔K17内的第四绝缘层34被去掉，暴露出第三导电层44的表面。
在一些示例性实施方式中，如图6和图9所示，第二显示区的第四导电层45可以包括：虚拟数据线102、多条数据线(例如，数据线DL(j)、DL(j+1)和DL(j+2))、第一电源连接线(例如，第一电源连接线401和402)以及阳极连接电极(例如，阳极连接电极403和404)。数据线和第一电源连接线均沿第二方向F2延伸。数据线和第一电源连接线沿第一方向F1间隔排布。然而，本实施例对此并不限定。
在一些示例性实施方式中，如图6和图9所示，虚拟数据线DL可以通过第十五过孔K15与第一连接电极301电连接。第一电源连接线401可以通过第十六过孔K16与第三连接电极303电连接，实现第一发光控制晶体管15和存储电容18与第一电源线的电连接。阳极连接电极403可以通过第十七过孔K17与第四连接电极304电连接。如图9所示，数据线DL(j+2)可以与第七连接电极311电连接，从而实现与第二像素电路的数据写入晶体管24的第一极的电连接。第一电源连接线402可以通过第三导电层的连接电极与第二像素电路的第一发光控制晶体管25和存储电容28电连接。阳极连接电极404可以通过第三导电层的连接电极与第二像素电路的第二发光控制晶体管26的第二极电连接，阳极连接电极404后续可以与第二发光元件的阳极电连接。
在本示例性实施方式中，第一初始信号线可以通过第一连接电极301与虚拟数据线102电连接。与第一无效像素电路同行的第二像素电路可以通过第六连接电极310与第一初始信号线电连接，以接收第一初始信号，还可以通过第七连接电极311与数据线电连接，以接收数据信号。与第一无效像素电路在衬底基板的正投影存在交叠的虚拟数据线102与第一初始信号线电连接，可以在第二显示区形成传输第一初始信号的网状结构，从而提高第一初始信号的稳定性，改善远离驱动芯片的第一初始信号的传输稳定性，提高信号恢复能力，改善像素电路中的第一节点的复位效果，继而改善显示基板的显示效果。然而，本实施例对此并不限定。在另一些示例中，第一连接电极可以与第一无效像素电路的第一复位晶体管的第一极电连接。
本示例中的第一无效像素电路的多个晶体管的连接关系可以参照图2所示。由于第一无效像素电路无需驱动发光元件，因此，第一无效像素电路可以不与数据线、第一初始信号线或第二初始信号线电连接。然而，本实施例对此并不限定。
关于本实施例的第二显示区的第一有效像素电路和第二像素电路的第三导电层靠近衬底基板一侧的膜层结构与第一无效像素电路的膜层结构类似，故于此不再赘述。
下面参照图6至图10对显示基板的制备过程进行示例性说明。本公开所说的“图案化工艺”，对于金属材料、无机材料或透明导电材料，包括涂覆光刻胶、掩模曝光、显影、刻蚀、剥离光刻胶等处理，对于有机材料，包括涂覆有机材料、掩模曝光和显影等处理。沉积可以采用溅射、蒸镀、化学气相沉积中的任意一种或多种，涂覆可以采用喷涂、旋涂和喷墨打印中的任意一种或多种，刻蚀可以采用干刻和湿刻中的任意一种或多种，本公开不做限定。“薄膜”是指将某一种材料在衬底基板上利用沉积、涂覆或其它工艺制作出的一层薄膜。若在整个制作过程当中该“薄膜”无需图案化工艺，则该“薄膜”还可以称为“层”。若在整个制作过程当中该“薄膜”需图案化工艺，则在图案化工艺前称为“薄膜”，图案化工艺后称为“层”。经过图案化工艺后的“层”中包含至少一个“图案”。
在一些示例性实施方式中，显示基板的制备过程可以包括如下操作。
(1)、形成半导体层。
在一些示例性实施方式中，形成半导体层可以包括：在衬底基板30上沉积半导体薄膜，通过图案化工艺对半导体薄膜进行图案化，在第二显示区A2形成半导体层41，如图8A所示。一个像素电路的七个晶体管的有源层可以为相互连接的一体结构。
在一些示例性实施方式中，半导体层41的材料例如可以包括多晶硅。有源层可以包括至少一个沟道区和多个掺杂区。沟道区可以不掺杂杂质，并具有半导体特性。多个掺杂区可以在沟道区的两侧，并且掺杂有杂质，并因此具有导电性。杂质可以根据晶体管的类型而变化。在一些示例中，有源层的掺杂区可以被解释为晶体管的源电极或漏电极。晶体管之间的有源层的部分可以被解释为掺杂有杂质的布线，可以用于电连接晶体管。
在一些示例性实施方式中，衬底基板30可以为刚性基板，例如玻璃基板。然而，本实施例对此并不限定。例如衬底基板可以为柔性基板。
(2)、形成第一导电层。
在一些示例性实施方式中，在形成前述结构的衬底基板30上，依次沉积第一绝缘薄膜和第一导电薄膜，通过图案化工艺对第一导电薄膜进行图案化，形成覆盖半导体层41的第一绝缘层31，以及设置在第二显示区A2的第一绝缘层31上的第一导电层42，如图8B所示。
(3)、形成第二导电层。
在一些示例性实施方式中，在形成前述结构的衬底基板30上，依次沉积第二绝缘薄膜和第二导电薄膜，通过图案化工艺对第二导电薄膜进行图案化，形成覆盖第一导电层42的第二绝缘层32，以及设置在第二显示区A2的第二绝缘层32上的第二导电层43，如图8C所示。
(4)、形成第三绝缘层。
在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第三绝缘薄膜，通过图案化工艺对第三绝缘薄膜进行图案化，形成第三绝缘层33，如图8D所示。第二显示区A2的第三绝缘层33开设有多个过孔，例如多个过孔可以分别暴露出半导体层41、第一导电层42和第二导电层43的表面。
(5)、形成第三导电层。
在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第三导电薄膜，通过图案化工艺对第三导电薄膜进行图案化，在第二显示区A2的第三绝缘层33上形成第三导电层44，如图8E和图10所示。
(6)、形成第四绝缘层。
在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第四绝缘薄膜，通过图案化工艺对第四绝缘薄膜进行图案化，形成第四绝缘层34，如图8F所示。第二显示区A2的第四绝缘层34上开设有多个暴露出第三导电层44的表面的过孔。
(7)、形成第四导电层。
在一些示例性实施方式中，在形成前述图案的衬底基板30上沉积第四导电薄膜，通过图案化工艺对第四导电薄膜进行图案化，在第二显示区A2的第四绝缘层34上形成第四导电层45，如图6和图9所示。
至此，制备完成第二显示区A2的电路结构层。第一显示区A1可以包括衬底基板30以及叠设在衬底基板30的第一绝缘层31、第二绝缘层32、第三绝缘层33和第四绝缘层34。
(8)、依次形成第一平坦层、透明导电层、第二平坦层、阳极层、像素定义层、有机发光层以及阴极层。
在一些示例性实施方式中，在形成前述图案的衬底基板30上涂覆第一平坦薄膜，通过图案化工艺对第一平坦薄膜进行图案化，形成第一平坦层。第一平坦层可以开设有多个第一转接孔和多个第二转接孔。第一转接孔内的第一平坦层被去掉，可以暴露出第一有效像素电路的阳极连接电极，第二转接孔内的第一平坦层被去掉，可以暴露出第二像素电路的阳极连接电极。随后，在形成前述图案的衬底基板上沉积透明导电薄膜，通过图案化工艺对透明导电薄膜进行图案化，形成透明导电层。透明导电层可以包括电连接第一有效像素电路和第一发光元件的透明导电线。随后，在形成前述图案的衬底基板上涂覆第二平坦薄膜，通过图案化工艺对第二平坦薄膜进行图案化，形成第二平坦层。随后，在形成前述图案的衬底基板上沉积阳极薄膜，通过图案化工艺对阳极薄膜进行图案化，形成阳极层。随后，在形成前述图案的衬底基底上涂覆像素定义薄膜，通过掩膜、曝光和显影工艺形成像素定义层。像素定义层形成有暴露出阳极层的多个像素开口。随后，在前述形成的像素开口内形成有机发光层，有机发光层与阳极连接。随后，沉积阴极薄膜，通过图案化工艺对阴极薄膜进行图案化，形成阴极层，阴极层分别与有机发光层和第二电源线电连接。在一些示例中，在阴极层上形成封装层，封装层可以包括无机材料/有机材料/无机材料的叠层结构。
在一些示例性实施方式中，第一导电层42、第二导电层43、第三导电层44和第四导电层45可以采用金属材料，如银(Ag)、铜(Cu)、铝(Al)和钼(Mo)中的任意一种或更多种，或上述金属的合金材料，如铝钕合金(AlNd)或钼铌合金(MoNb)，可以是单层结构，或者多层复合结构，如Mo/Cu/Mo等。第一绝缘层31、第二绝缘层32、第三绝缘层33和第四绝缘层34可以采用硅氧化物(SiOx)、硅氮化物(SiNx)和氮氧化硅(SiON)中的任意一种或更多种，可以是单层、多层或复合层。第一绝缘层31和第二绝缘层32可以称之为栅绝缘(GI)层，第三绝缘层33和第四绝缘层34可以称之为层间绝缘(ILD)层。第一平坦层和第二平坦层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。像素定义层可以采用聚酰亚胺、亚克力或聚对苯二甲酸乙二醇酯等有机材料。阳极层可以采用金属等反射材料，阴极层可以采用透明导电材料。然而，本实施例对此并不限定。
本实施例的显示基板的结构及其制备过程仅仅是一种示例性说明。在一些示例性实施方式中，可以根据实际需要变更相应结构以及增加或减少构图工艺。例如，第二显示区的电路结构层可以包括：依次设置在衬底基板的半导体层、第一导电层、第二导电层和第三导电层。然而，本实施例对此并不限定。
本示例性实施例的制备工艺可以利用目前成熟的制备设备即可实现，可以很好地与已有制备工艺兼容，工艺实现简单，易于实施，生产效率高，生产成本低，良品率高。
本实施例提供的显示基板，通过将沿第一方向延伸的第一初始信号线和沿第二方向延伸的虚拟数据线电连接，可以在第二显示区形成传输第一初始信号的网状结构，优化像素电路的空间设计，从而改善第一初始信号的恢复能力，减小复位时第一初始信号的波动。而且，利用第一初始信号线对第一晶体管的沟道区进行遮挡，可以保证第一晶体管的栅极信号的稳定，并优化像素电路的设计空间，为实现高分辨率的像素电路设计提供支持。
本公开实施例还提供一种显示基板的制备方法，包括：在衬底基板的第二显示区形成多个像素电路、沿第一方向延伸的至少一条第一初始信号线、以及沿第二方向延伸的至少一条虚拟数据线；在衬底基板的第二显示区形成多个第二发光元件，在第一显示区形成多个第一发光元件，第二显示区至少部分围绕第一显示区。其中，多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路。第二显示区的至少一个第一有效像素电路与第一显示区的至少一个第一发光元件电连接，第二显示区的至少一个第二像素电路与至少一个第二发光元件电连接。至少一条第一初始信号线与沿第一方向排布的多个像素电路电连接，配置为给像素电路提供第一初始信号。至少一条虚拟数据线在衬底基板的正投影与沿第二方向排布的多个第一无效像素电路在衬底基板的正投影部分交叠。至少一条虚拟数据线与至少一条第一初始信号线电连接。第一方向与第二方向交叉。
关于本实施例的显示基板的制备方法可以参照前述实施例的说明，故于此不再赘述。
本公开至少一实施例还提供一种显示装置，包括如上所述的显示基板。
图11为本公开至少一实施例的显示装置的示意图。如图11所示，本实施例提供一种显示装置，包括：显示基板91以及位于远离显示基板91的显示结构层的出光侧的感光传感器92。感光传感器92在显示基板91上的正投影与第一显示区A1存在交叠。
在一些示例性实施方式中，显示基板91可以为柔性OLED显示基板、QLED显示基板、Micro-LED显示基板、或者Mini-LED显示基板。显示装置可以为：OLED显示器、手机、平板电脑、电视机、显示器、笔记本电脑、数码相框、导航仪等任何具有显示功能的产品或部件，本公开实施例并不以此为限。
本公开中的附图只涉及本公开涉及到的结构，其他结构可参考通常设计。在不冲突的情况下，本公开的实施例即实施例中的特征可以相互组合以得到新的实施例。
本领域的普通技术人员应当理解，可以对本公开的技术方案进行修改或者等同替换，而不脱离本公开技术方案的精神和范围，均应涵盖在本公开的权利要求的范围当中。

Claims (14)

1.一种显示基板，其特征在于，包括：
衬底基板，包括：第一显示区以及至少部分围绕所述第一显示区的第二显示区；
多个第一发光元件，位于所述第一显示区；
多个第二发光元件，位于所述第二显示区；
多个像素电路，位于所述第二显示区；所述多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路；所述第二显示区的至少一个第一有效像素电路与所述第一显示区的至少一个第一发光元件电连接，所述第二显示区的至少一个第二像素电路与至少一个第二发光元件电连接；
沿第一方向延伸的至少一条第一初始信号线，至少位于所述第二显示区；所述至少一条第一初始信号线与沿所述第一方向排布的多个像素电路电连接，配置为给所述像素电路提供第一初始信号；
沿第二方向延伸的至少一条虚拟数据线，位于所述第二显示区；所述至少一条虚拟数据线在所述衬底基板的正投影与沿所述第二方向排布的多个第一无效像素电路在所述衬底基板的正投影部分交叠；所述至少一条虚拟数据线与所述至少一条第一初始信号线电连接；所述第一方向与所述第二方向交叉。
2.根据权利要求1所述的显示基板，其特征在于，所述虚拟数据线通过第一连接电极与所述第一初始信号线电连接；所述第一连接电极位于所述第一初始信号线远离所述衬底基板的一侧，所述虚拟数据线位于所述第一连接电极远离所述衬底基板的一侧。
3.根据权利要求2所述的显示基板，其特征在于，所述第一连接电极在所述衬底基板的正投影为L型。
4.根据权利要求2或3所述的显示基板，其特征在于，所述第一连接电极在所述衬底基板的正投影与所述第一无效像素电路在所述衬底基板的正投影存在交叠。
5.根据权利要求2所述的显示基板，其特征在于，所述第二显示区的显示基板包括：依次设置在所述衬底基板上的半导体层、第一导电层、第二导电层、第三导电层以及第四导电层；所述第一初始信号线位于所述第二导电层，所述第一连接电极位于所述第三导电层，所述虚拟数据线位于所述第四导电层。
6.根据权利要求1所述的显示基板，其特征在于，所述像素电路包括：驱动晶体管和第一晶体管，所述第一晶体管的第一极与所述驱动晶体管的栅极电连接；所述第一初始信号线在所述衬底基板的正投影与所述第一晶体管的有源层的沟道区在所述衬底基板的正投影存在交叠。
7.根据权利要求6所述的显示基板，其特征在于，所述第一晶体管包括第一栅极和第二栅极；所述第一晶体管的有源层的沟道区包括：第一沟道区、第二沟道区和第三沟道区，所述第三沟道区位于所述第一沟道区和第二沟道区之间；所述第一晶体管的第一栅极在所述衬底基板的正投影覆盖所述第一沟道区在所述衬底基板的正投影，所述第一晶体管的第二栅极在所述衬底基板的正投影覆盖所述第二沟道区在所述衬底基板的正投影；所述第一初始信号线在所述衬底基板的正投影与所述第一晶体管的有源层的第三沟道区在所述衬底基板的正投影存在交叠。
8.根据权利要求7所述的显示基板，其特征在于，所述第一晶体管的有源层的第三沟道区在所述衬底基板的正投影为L型。
9.根据权利要求6至8中任一项所述的显示基板，其特征在于，所述第一初始信号线包括：沿所述第一方向延伸的本体部和沿所述第二方向从所述本体部延伸出的第一伸出部；所述第一伸出部在所述衬底基板的正投影与所述第一晶体管的有源层的沟道区在所述衬底基板的正投影存在交叠。
10.根据权利要求9所述的显示基板，其特征在于，所述第一初始信号线还包括：沿所述第二方向从所述本体部延伸出的第二伸出部，所述第一伸出部和第二伸出部在所述第二方向上位于所述本体部的相对两侧；所述第二伸出部通过第一连接电极与所述虚拟数据线电连接。
11.根据权利要求1所述的显示基板，其特征在于，所述第二显示区的至少一个第一有效像素电路在所述衬底基板的正投影与所述第一显示区的至少一个第一发光元件在所述衬底基板的正投影不交叠；所述第二显示区的至少一个第二像素电路在所述衬底基板的正投影与至少一个第二发光元件在所述衬底基板的正投影至少部分交叠。
12.根据权利要求1所述的显示基板，其特征在于，所述衬底基板还包括：位于所述显示区域***的周边区域；所述显示基板还包括：第一初始周边走线，位于所述周边区域，所述第一初始周边走线与所述至少一条第一初始信号线电连接。
13.一种显示装置，其特征在于，包括如权利要求1至12中任一项所述的显示基板。
14.一种显示基板的制备方法，其特征在于，包括：
在衬底基板的第二显示区形成多个像素电路、沿第一方向延伸的至少一条第一初始信号线、以及沿第二方向延伸的至少一条虚拟数据线；
在所述衬底基板的第二显示区形成多个第二发光元件，在第一显示区形成多个第一发光元件，所述第二显示区至少部分围绕所述第一显示区；
其中，所述多个像素电路包括：多个第一有效像素电路、多个第一无效像素电路以及多个第二像素电路；所述第二显示区的至少一个第一有效像素电路与所述第一显示区的至少一个第一发光元件电连接，所述第二显示区的至少一个第二像素电路与至少一个第二发光元件电连接；
所述至少一条第一初始信号线与沿所述第一方向排布的多个像素电路电连接，配置为给所述像素电路提供第一初始信号；所述至少一条虚拟数据线在所述衬底基板的正投影与沿所述第二方向排布的多个第一无效像素电路在所述衬底基板的正投影部分交叠；所述至少一条虚拟数据线与所述至少一条第一初始信号线电连接；所述第一方向与所述第二方向交叉。
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