CN114188344A - 半导体存储装置及半导体存储装置的制造方法 - Google Patents

半导体存储装置及半导体存储装置的制造方法 Download PDF

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Abstract

本公开提供沟道的接触电阻低的半导体存储装置及其制造方法。实施方式的半导体存储装置具备多个第1布线层、第1柱、第2布线层、半导体含有层以及第1绝缘层。多个第1布线层在第1方向上层叠。第1柱在多个第1布线层的内部沿着第1方向延伸，且包含第1半导体层。第2布线层配置在第1半导体层的上端的上方，沿着与第1方向交叉的第2方向延伸。半导体含有层具有第1部分、第2部分以及第3部分。第1部分配置在第1半导体层的上端与第2布线层的底面之间。第2部分与第1部分相接，沿着第2布线层的侧面设置。第3部分与第2部分的上端相接，沿着与第1方向交叉的方向延伸。第1绝缘层配置在第1部分与第2布线层之间以及第2部分与第2布线层之间。第3部分的至少上表面含有金属。

Description

半导体存储装置及半导体存储装置的制造方法
本申请享受以日本特许申请2020-153733号(申请日：2020年9月14日)为基础申请的优先权。本申请通过参照该基础申请而包含基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体存储装置及半导体存储装置的制造方法。
背景技术
已知三维地层叠了存储单元的NAND型闪速存储器。
发明内容
本发明要解决的课题在于，提供一种沟道的接触电阻低的半导体存储装置。
实施方式的半导体存储装置具备多个第1布线层、第1柱(pillar)、第2布线层、半导体含有层以及第1绝缘层。多个第1布线层在第1方向上层叠。第1柱在多个第1布线层的内部沿着第1方向延伸，包含第1半导体层。第2布线层配置在第1半导体层的上端的上方，沿着与第1方向交叉的第2方向延伸。半导体含有层具有第1部分、第2部分以及第3部分。第1部分配置在第1半导体层的上端与第2布线层的底面之间。第2部分与第1部分相接，沿着第2布线层的侧面设置。第3部分与第2部分的上端相接，沿着与第1方向交叉的方向延伸。第1绝缘层配置在第1部分与第2布线层之间以及第2部分与第2布线层之间。第3部分的至少上表面含有金属。
附图说明
图1是表示第1实施方式涉及的半导体存储装置的电路结构的框图。
图2是第1实施方式涉及的半导体存储装置的存储单元阵列的电路图。
图3是第1实施方式涉及的半导体存储装置的存储单元阵列的俯视图。
图4是第1实施方式涉及的半导体存储装置的存储单元阵列的剖视图。
图5是第1实施方式涉及的半导体存储装置的存储单元阵列的特征部分的剖视图。
图6是第1实施方式涉及的半导体存储装置的存储单元阵列的选择晶体管附近的立体图。
图7～图18是用于说明第1实施方式涉及的半导体存储装置的制造方法的一个例子的图。
图19是第1变形例涉及的半导体存储装置的存储单元阵列的特征部分的剖视图。
图20是第2变形例涉及的半导体存储装置的存储单元阵列的特征部分的剖视图。
图21是第3变形例涉及的半导体存储装置的存储单元阵列的特征部分的剖视图。
标号说明
1半导体存储装置；24、35布线层；29半导体层；33半导体含有层；33cA、33dA上表面；33cB、33dB下表面；33a第1层；33b第2层；33c第3层；34绝缘层；37导电体；50金属层；MP存储柱
具体实施方式
以下，参照附图对实施方式的半导体存储装置进行说明。在以下的说明中，对具有相同或者类似的功能的构成标注同一标号。并且，有时省略那些构成的重复的说明。附图是示意性的图或者概念性的图，各部分的厚度和宽度的关系、部分间的大小的比率等不一定限于与现实的相同。在本说明书中，“连接”不限定于物理上连接的情况，也包括电连接的情况。本说明书中“在A方向上延伸”例如意味着A方向上的尺寸比后述的X方向、Y方向以及Z方向上的各尺寸中的最小的尺寸大。“A方向”是任意的方向。
对X方向、Y方向、Z方向进行定义。X方向和Y方向是与后述的半导体基板20的表面大致平行的方向(参照图4)。Y方向是后述的缝隙SLT延伸的方向。X方向是与Y方向交叉(例如大致正交)的方向。Z方向是与X方向和Y方向交叉(例如大致正交)且从半导体基板20离开的方向。但是，这些表述是为了方便起见的表述，并不规定重力方向。在本实施方式中，Z方向是“第1方向”的一个例子。
(第1实施方式)
图1是表示半导体存储装置1的***构成的框图。半导体存储装置1是非易失性的半导体存储装置，例如是NAND型闪速存储器。半导体存储装置1例如具备存储单元阵列10、命令寄存器11、地址寄存器12、定序器13、驱动器模块14、行译码器模块15以及感测放大器模块16。
存储单元阵列10包括多个块BLK0～BLKn(n为1以上的整数)。块BLK是非易失性的存储单元晶体管MC0～MC7(参照图2)的集合。存储单元阵列10具有多条位线和多条字线。各存储单元晶体管MC0～MC7分别与一条位线和一条字线连接。在不对存储单元晶体管MC0～MC7的各存储单元晶体管进行区别的情况下，有时称为存储单元晶体管MC。关于存储单元阵列10的详细构成，将在后面进行描述。
命令寄存器11保持半导体存储装置1从存储控制器2接收到的命令CMD。命令CMD例如包括使定序器13执行读出动作、写入动作以及擦除动作等的命令。
地址寄存器12保持半导体存储装置1从存储控制器2接收到的地址信息ADD。地址信息ADD例如包括块地址BA、页地址PA以及列地址CA。例如，块地址BA、页地址PA以及列地址CA分别被使用于块BLK、字线以及位线的选择。
定序器13对半导体存储装置1整体的动作进行控制。例如，定序器13基于保持于命令寄存器11的命令CMD，对驱动器模块14、行译码器模块15以及感测放大器模块16等进行控制，执行读出动作、写入动作以及擦除动作等。
驱动器模块14生成在读出动作、写入动作以及擦除动作等中使用的电压。并且，驱动器模块14例如基于保持于地址寄存器12的页地址PA，对与所选择的字线对应的信号线施加所生成的电压。
行译码器模块15基于保持于地址寄存器12的块地址BA，对所对应的存储单元阵列10内的一个块BLK进行选择。并且，行译码器模块15例如将施加于与所选择的字线对应的信号线的电压传送至所选择的块BLK内的所选择的字线。
感测放大器模块16在写入动作中，根据从存储控制器2接收到的写入数据DAT，向各位线施加电压。另外，感测放大器模块16在读出动作中，基于位线的电压，判定存储于存储单元的数据，将判定结果作为读出数据DAT传送至存储控制器2。
半导体存储装置1与存储控制器2之间的通信，例如支持NAND接口标准。例如，在半导体存储装置1与存储控制器2之间的通信中，使用命令锁存使能信号CLE、地址锁存使能信号ALE、写使能信号WEn、读使能信号REn、就绪/忙信号RBn以及输入输出信号I/O。
输入输出信号I/O例如为8位长度的信号，可以包括命令CMD、地址信息ADD、数据DAT等。
命令锁存使能信号CLE是表示半导体存储装置1接收到的输入输出信号I/O为命令CMD的信号。
地址锁存使能信号ALE是表示半导体存储装置1接收到的信号I/O为地址信息ADD的信号。
写使能信号WEn是对半导体存储装置1命令输入输出信号I/O的输入的信号。
读使能信号REn是对半导体存储装置1命令输入输出信号I/O的输出的信号。
就绪/忙信号RBn是向存储控制器2通知半导体存储装置1是处于受理来自存储控制器2的命令的就绪状态、还是处于不受理命令的忙状态的信号。
以上所说明的半导体存储装置1和存储控制器2也可以通过它们的组合构成一个半导体装置。作为这样的半导体装置，例如可举出如SDTM卡那样的存储卡、SSD(solidstate drive，固态驱动器)等。
接着，对存储单元阵列10的电结构进行说明。
图2是表示存储单元阵列10的等效电路的图，提取一个块BLK进行了表示。块BLK包括多个(例如4个)串(string)单元SU0～SU3。
多个NAND串NS分别与位线BL0～BLm(m为1以上的整数)相关联。各NAND串NS例如包括存储单元晶体管MC0～MC7、选择晶体管ST1、ST2。
存储单元晶体管MC包括控制栅极和电荷存储层，以非易失的方式保持数据。选择晶体管ST1、ST2分别被使用于各种动作时的串单元SU的选择。
存储单元晶体管MC既可以是在电荷存储层使用了绝缘膜的MONOS型，也可以是在电荷存储层使用了导电层的FG型。以下，在本实施方式中，以MONOS型为例进行说明。
在各NAND串NS中，选择晶体管ST1的漏极与相关联的位线BL连接，选择晶体管ST1的源极与串联连接的存储单元晶体管MC0～MC7的一端连接。在同一块BLK中，串单元SU0～SU3内的选择晶体管ST1的栅极分别共同连接于选择栅极线SGD0～SGD3。选择栅极线SGD0～SGD3与行译码器模块15连接。
在各NAND串NS中，选择晶体管ST2的漏极与串联连接的存储单元晶体管MC0～MC7的另一端连接。在同一块BLK中，选择晶体管ST2的源极共同连接于源极线SL，选择晶体管ST2的栅极共同连接于选择栅极线SGS。选择栅极线SGS与行译码器模块15连接。
位线BL共用地连接处于各块BLK的串单元SU0～SU3所分别包括的一个NAND串NS。源极线SL例如在多个块BLK间被共用地连接。
在一个串单元SU内连接于共同的字线WL的多个存储单元晶体管MC的集合例如被称为单元组(cell unit)CU。例如，包括分别存储1位(bit)数据的存储单元晶体管MC的单元组CU的存储容量被定义为“1页数据”。单元组CU根据存储单元晶体管MC存储的数据的位数，可能具有2页数据以上的存储容量。
此外，第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的电路结构不限定于以上所说明的结构。例如，各NAND串NS包括的存储单元晶体管MC和选择晶体管ST1以及ST2的个数可以分别被设计为任意的个数。各块BLK包括的串单元SU的个数可以被设计为任意的个数。
图3是第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的俯视图。图3表示一个块BLK的俯视图的一个例子。在本实施方式中，对一个块BLK包括8个串单元SU0～SU7的情况进行说明。此外，为了简化说明，省略了绝缘层的一部分。
如图3所示，在字线WL的Y方向上的两个侧面分别具有缝隙SLT。缝隙SLT在X方向上延伸。在本实施方式中，在半导体基板20的上方依次层叠有选择栅极线SGS和字线WL0～WL7(参照图4)。并且，缝隙SLT例如按块BLK将选择栅极线SGS和字线WL进行分离。
如图3所示，串单元SU0～SU7例如在Y方向上排列。串单元SU各自具有多个存储柱MP。在不对串单元SU0～SU7进行区别的情况下，称为串单元SU。
存储柱MP对应于NAND串NS。存储柱MP具有NAND串NS内的存储单元晶体管MC0～MC7以及选择晶体管ST2。存储柱MP贯通(通过)选择栅极线SGS以及字线WL0～WL7，且在Z方向上延伸。关于存储柱MP的构造的详细，将在后面进行描述。
例如，各串单元SU具有在Y方向上排列的两个存储柱组。在各串单元SU中，多个存储柱MP在X方向上呈Z字形排列。一个块BLK具有向X方向延伸、并在Y方向上排列的16列的存储柱组。
例如，串单元SU1的存储柱MP1和串单元SU2的存储柱MP2在Y方向上相邻。串单元SU2的存储柱MP3和串单元SU3的存储柱MP4在Y方向上相邻。串单元SU1的存储柱MP5和串单元SU2的存储柱MP6在Y方向上相邻。存储柱MP1和存储柱MP5在X方向上相邻，存储柱MP2和存储柱MP6在X方向上相邻。在X方向上，存储柱MP3和MP4配置在存储柱MP1(以及MP2)与存储柱MP5(以及MP6)之间。在Y方向上，存储柱MP3配置在存储柱MP1(以及MP5)与存储柱MP2(以及MP6)之间。另外，在Y方向上，存储柱MP2和MP6配置在存储柱MP3与存储柱MP4之间。此外，存储柱MP的排列可以任意地进行设定。
在各存储柱MP上具有选择晶体管ST1。并且，各串单元SU的多个选择晶体管ST1的栅极共同地连接于选择栅极线SGD。在不对选择栅极线SGD0～SGD7进行区别的情况下，称为选择栅极线SGD。在图3的例子中，选择栅极线SGD分别处于在Y方向上相邻的存储柱MP之间，在X方向上延伸。例如，在串单元SU2中，在处于存储柱MP3上的选择晶体管ST1与处于存储柱MP2(以及MP6)上的选择晶体管ST1之间具有在X方向上延伸的选择栅极线SGD2。
在以下的说明中，例如在与半导体基板大致平行的XY平面中，将连结存储柱MP1的中心和存储柱MP2的中心的方向记载为A方向，将连结存储柱MP6的中心和存储柱MP4的中心的方向记载为B方向。A方向是与半导体基板大致平行、且与X方向和Y方向不同的方向。B方向是与半导体基板大致平行、且与A方向交叉的方向。
在本实施方式中，在相邻的两个串单元SU中，在A方向或者B方向上相邻的两个存储柱MP的选择晶体管ST1经由接触插塞CP1和CP2而共同连接于一条位线BL。换言之，设置在两条选择栅极线SGD之间、且在A方向或者B方向上相邻的两个选择晶体管ST1共同连接于一个接触插塞CP1。接触插塞CP1是“第1导电体”的一个例子。
例如，串单元SU1的存储柱MP1的半导体含有层33和在A方向上相邻的串单元SU2的存储柱MP3的半导体含有层33连接于一个接触插塞CP1。同样地，例如串单元SU2的存储柱MP6的半导体含有层33和在B方向上相邻的串单元SU3的存储柱MP4的半导体含有层33连接于一个接触插塞CP1。
在接触插塞CP1上设置有接触插塞CP2。接触插塞CP2将在Y方向上延伸的多条位线BL中的某一条和接触插塞CP1连接。
图4是第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的剖视图。图4是沿着图3的A1－A2线的剖视图。
如图4所示，在半导体基板20上具有绝缘层21。绝缘层21例如使用氧化硅膜(SiO2)。此外，在形成有绝缘层21的区域、即半导体基板20与布线层22之间也可以设置有行译码器模块15或者感测放大器模块16等的电路。
在绝缘层21上具有在X方向上延伸、且作为源极线SL发挥功能的布线层22。布线层22由导电材料形成，例如使用n型半导体、p型半导体或者金属材料。
在布线层22上具有绝缘层23。绝缘层23例如为SiO2。
在绝缘层23上，从下层开始交替地层叠有作为选择栅极线SGS和字线WL0～WL7发挥功能的9层布线层24和9层绝缘层25。绝缘层25处于相邻的布线层24之间。布线层24是“第1布线层”的一个例子。
布线层24由导电材料形成，例如使用n型半导体、p型半导体或者金属材料。以下，对使用氮化钛(TiN)与钨(W)的层叠构造来作为布线层24的情况进行说明。TiN具有作为在通过CVD(chemical vapor deposition，化学气相沉积)对W进行成膜时用于防止W与SiO2的反应的阻挡层、或者用于使W的紧贴性提高的紧贴层的功能。另外，绝缘层25例如可使用SiO2。
在布线层24与绝缘层25的层叠体内具有存储柱MP。存储柱MP是“第1柱”和“第2柱”的一个例子。存储柱MP贯通9层布线层24，底面到达布线层22。存储柱MP包括块绝缘膜26、电荷存储层27、隧道绝缘膜28、半导体层29、芯层30以及盖层(cap layer)31。半导体层29是“第1半导体层”的一个例子。
存储柱MP处于孔内。孔贯通多个布线层24和多个绝缘层25，底面到达布线层22。块绝缘膜26、电荷存储层27以及隧道绝缘膜28按该顺序从孔的内周面向内侧依次层叠。半导体层29的侧面与隧道绝缘膜28相接，底面与布线层22相接。半导体层29是形成有选择晶体管ST2和存储单元晶体管MC的沟道的区域。半导体层29作为将选择晶体管ST2以及存储单元晶体管MC0～MC7的电流路径连接的信号线发挥功能。芯层30处于半导体层29的内侧。在半导体层29和芯层30上具有侧面与隧道绝缘膜28相接的盖层31，存储柱MP包括在多个布线层24的内部通过且在Z方向上延伸的半导体层29。
块绝缘膜26、隧道绝缘膜28以及芯层30例如为SiO2。电荷存储层27例如为氮化硅膜(SiN)。半导体层29和盖层31例如为多晶硅。
存储单元晶体管MC0～MC7各自由存储柱MP和分别作为字线WL0～WL7发挥功能的8层布线层24构成。同样地，选择晶体管ST2由存储柱MP和作为选择栅极线SGS发挥功能的布线层24构成。
在存储柱MP的上方，通过半导体含有层33、绝缘层34以及布线层35构成了选择晶体管ST1。选择晶体管ST1的沟道区域是沿着布线层35的侧面和底面的半导体含有层33的第1层33a和第2层33b。
半导体含有层33具有第1层33a、第2层33b以及第3层33c。第1层33a是“第1部分”和“第4部分”的一个例子。第2层33b是“第2部分”和“第5部分”的一个例子。第3层33c是“第3部分”的一个例子。半导体含有层33将后述的导电体37与半导体层29电连接。
第1层33a在XY面内的某一方向上延伸。第1层33a例如在Y方向上延伸。第1层33a处于半导体层29的上端与布线层35的底面之间。如图4所示，在半导体层29与第1层33a之间也可以具有盖层31。第2层33b将第1层33a与第3层33c连接。第2层33b从第1层33a开始大致在Z方向上延伸。第2层33b沿着布线层35的侧面形成。第3层33c与第2层33b的上端相接，在XY面内的某一方向上延伸。第3层33c例如在A方向或者B方向上延伸。第3层33c处于比布线层35的上表面靠上方的位置。第3层33c将与在A方向或者B方向上相邻的两个存储柱MP相接的两个第2层33b之间连接。第3层33c连接相邻的两个选择晶体管ST1。第1层33a和第2层33b例如是多晶硅或者无定形硅。
图5是第1实施方式涉及的半导体存储装置1具备的存储单元阵列10的特征部分的剖视图。图5是将图4的半导体含有层33的附近放大后的图。第3层33c的上表面33cA在半导体的基础上还包含金属。第3层33c的表面33cA例如是硅化物(Silicide)。硅化物是硅与金属的化合物。形成硅化物的金属例如为镍、钴。如图5所示，第3层33c例如具有第1区域33c1和第2区域33c2。第2区域33c2位于比第1区域33c1靠Z方向上的上方的位置。第1区域33c1是多晶硅或者无定形硅，第2区域33c2是硅化物。
第3层33c的厚度例如比第2层33b的厚度厚。厚度是与层扩展的面正交的方向上的厚度。另外，第3层33c的上表面33cA的周长例如为下表面33cB的周长以上。当第3层33c的厚度厚时，在为了形成导电体37而形成开口时，能防止第3层33c贯通。半导体在与金属化合(例如硅化物化)时，体积会膨胀。第3层33c的厚度通过与金属的化合而变为比第2层33b的厚度厚。第3层33c的厚度也可以通过使半导体选择性地生长在第3层33c上，从而形成为比第2层33b的厚度厚。
绝缘层34处于半导体含有层33与布线层35之间。绝缘层34是“第1绝缘层”的一个例子。绝缘层34沿着半导体含有层33。绝缘层34作为选择晶体管ST1的栅极绝缘膜发挥功能。绝缘层34例如包括处于第1层33a上的第1部分、和处于第2层33b上的第2部分。即，绝缘层34例如具有在Y方向上延伸的第1部分、和大致在Z方向上延伸的第2部分。绝缘层34例如为SiO2。此外，绝缘层34既可以是层叠构造，也可以是例如能够进行阈值控制的MONOS构造(更具体而言为绝缘层、电荷存储层以及绝缘层的层叠构造)。
布线层35处于存储柱MP的上方。布线层35作为选择栅极线SGD发挥功能。布线层35例如在X方向上延伸。例如，Y方向上的布线层35的中心位置与存储柱MP的中心位置不同。布线层35配置在Y方向上的半导体层29的上端的上方。布线层35由导电材料形成，例如可使用n型半导体、p型半导体或者金属材料。布线层35例如为W的单层构造、TiN/W的层叠构造。布线层35也可以是硅化物。
在存储柱MP的上方，在绝缘层25的层间具有在X方向和Y方向上延伸的绝缘层32。绝缘层32作为对后述的沟槽TR(即槽图案)进行加工时的刻蚀阻挡层发挥功能。绝缘层32是能与绝缘层25得到蚀刻选择比的绝缘材料，例如为SiN。此外，绝缘层32也可以被省略。沟槽TR贯通绝缘层25和绝缘层32，底面到达存储柱MP，并在X方向上延伸。在沟槽TR内形成有布线层35。
在存储柱MP上方的沟槽TR的侧面和底面层叠有半导体含有层33和绝缘层34。在除了设置有半导体含有层33和绝缘层34的区域以外的沟槽TR的侧面和底面、以及在Y方向上相邻的两个沟槽TR的上表面之间的区域具有绝缘层36。绝缘层36例如为SiO2。布线层35的Z方向上的上表面的高度位置比沟槽TR的上表面低(靠近半导体基板20)。即，Z方向上的布线层35的上表面的高度位置比半导体含有层33和绝缘层34的上表面低。此外，在Y方向上相邻的两个沟槽TR的上表面之间的区域设置的绝缘层36也可以被省略。
在第3层33c上具有作为接触插塞CP1发挥功能的导电体37。导电体37是“第1导电体”的一个例子。在导电体37上具有作为接触插塞CP2发挥功能的导电体38。在导电体38上具有作为位线BL发挥功能且在Y方向上延伸的布线层39。导电体37以及导电体38和布线层39由导电材料形成，例如可使用金属材料。
接着，使用图6对选择晶体管ST1和选择栅极线SGD的配置的一个例子进行说明。图6是表示存储柱MP的上部、选择晶体管ST1、选择栅极线SGD、接触插塞CP1及CP2、以及位线BL的配置的立体图。此外，在图6的例子中，为了简化说明，省略了绝缘层的一部分。另外，简化了选择晶体管ST1。
如图6所示，例如两个存储柱MP1和MP3排列在相对于X方向和Y方向倾斜的位置。布线层35(选择栅极线SGD1)以在存储柱MP1的一部分区域的上方通过的方式在X方向上延伸。同样地，布线层35(选择栅极线SGD2)以在存储柱MP3的一部分区域的上方通过的方式在X方向上延伸。在存储柱MP1与存储柱MP3之间不设置布线层35。在存储柱MP1和MP3上、以及存储柱MP1与存储柱MP3之间具有半导体含有层33和绝缘层34。半导体含有层33经由导电体37和38而连接于布线层39。此外，在图6的例子中，为了表示半导体含有层33与导电体37的连接，省略了存储柱MP1与存储柱MP3之间的绝缘层25。
接着，对第1实施方式涉及的半导体存储装置1的制造方法进行说明。图7～图18分别示出了制造工序中的存储单元阵列10的平面以及沿着B1－B2线的截面(B1－B2截面)。
以下，对使用了在用牺牲层形成了相当于布线层24的构造之后除去牺牲层而置换为导电材料(布线层24)的方法(以下记载为“替换”)来作为布线层24的形成方法的情况进行说明。
如图7所示，在半导体基板20上依次形成绝缘层21、布线层22以及绝缘层23。接着，交替地层叠与布线层24对应的9层牺牲层40和9层绝缘层25。牺牲层40可使用能与绝缘层25得到湿法蚀刻的选择比的材料。例如，牺牲层40为SiN。
接着，形成存储柱MP。首先，形成贯通9层绝缘层25、9层牺牲层40以及绝缘层23且底面到达布线层22的孔。接着，依次层叠块绝缘膜26、电荷存储层27以及隧道绝缘膜28。然后，除去孔底面的块绝缘膜26、电荷存储层27以及隧道绝缘膜28，在孔底面使布线层22露出。接着，形成半导体层29和芯层30，填入孔内。接着，除去最上层的绝缘层25上的半导体层29和芯层30。此时，孔上部的半导体层29和芯层30也被除去。接着，以填入孔上部的方式形成盖层31。
如图8所示，在形成了绝缘层25之后，形成绝缘层32以使得将存储柱MP的上表面覆盖。此时，之后形成缝隙SLT的区域的绝缘层32被除去。接着，在绝缘层32上形成绝缘层25。
如图9所示，形成底面到达存储柱MP的沟槽TR。此时，例如也可以通过使用绝缘层32来作为刻蚀阻挡层，以两阶段对沟槽TR进行加工，从而减少存储柱MP上表面的加工损伤。在沟槽TR的底部中，Z字形地配置为2列的各存储柱MP的上表面的一部分露出。
接着，依次层叠半导体含有层33、绝缘层34A以及绝缘层41。绝缘层41例如作为绝缘层34A的保护层发挥功能。绝缘层41例如可使用能与绝缘层34A得到湿法蚀刻的选择比的材料。绝缘层41例如为SiN。
接着，如图10所示，在两个沟槽TR之间，形成将相邻的两个存储柱MP的上方覆盖的掩模图案。
如图11所示，例如通过CDE(chemical dry etching，化学干法蚀刻)，除去没有被抗蚀剂42覆盖的区域的绝缘层34A和绝缘层41。
如图12所示，在除去了抗蚀剂42之后，对半导体含有层33的一部分进行氧化，形成绝缘层36。此时，由绝缘层34A和绝缘层41覆盖了表面的区域的半导体含有层33不被氧化。此外，由绝缘层34A和绝缘层41覆盖了表面的半导体含有层33的端部区域也可以被氧化。然后，例如通过湿法蚀刻来除去绝缘层41。
如图13所示，在绝缘层34A、绝缘层36上依次层叠绝缘层34B、绝缘层34C。绝缘层34B例如为氮化硅，绝缘层34C例如为氧化硅。并且，通过在沟槽TR内层叠了导电层之后，对不需要部分进行回蚀(etch back)，而形成布线层35。
如图14所示，将层叠在半导体含有层33的上表面的绝缘层34A、34B、34C除去，使半导体含有层33的上表面露出。绝缘层34A、34B、34C的一部分例如通过化学机械研磨(CMP)进行除去。也可以在所露出的半导体层含有层33上进一步使半导体进行选择生长，增厚半导体含有层33的厚度。
如图15所示，在层叠体的上表面层叠金属层43。金属层43例如为镍。通过在层叠金属层43之后对层叠体进行加热，在半导体含有层33的上表面中，半导体和金属进行化合。例如，半导体含有层33的露出面被硅化物化。该处理被称为自对准硅化处理。在布线层35由半导体形成的情况下，布线层35也同时被硅化物化。然后，将未被硅化物化的金属层43除去。
如图16所示，在半导体含有层33的上表面33cA形成绝缘层25。绝缘层34A、34B、34C成为绝缘层34。
如图17所示，在加工了缝隙SLT之后，通过湿法蚀刻从缝隙SLT侧面除去牺牲层40，形成空隙AG。
如图18所示，接着，在形成TiN和W而填入空隙内之后，将形成在缝隙SLT内以及最上层的绝缘层25上的TiN和W除去，形成布线层24。
如图18所示，接着，利用绝缘层44填入缝隙SLT。接着，形成底面与半导体含有层33相接的导电体37。接着，在形成了绝缘层25之后，形成导电体38和布线层39。
通过以上工序，制作本实施方式涉及的半导体存储装置1。在此所示的制造工序是一个例子，也可以在各工序之间***其他工序。另外，到此为止，对布线层35与半导体含有层33同时硅化物化的例子进行了说明，但布线层35例如也可以为W、W与TiN的层叠膜。在该情况下，在成为了图13的状态之后，在布线层35上层叠绝缘层，填埋沟槽TR。然后，与图14同样地，将层叠在半导体含有层33的上表面的绝缘层34A、34B、34C除去，使半导体含有层33的上表面露出，在半导体含有层33的上表面中，使半导体和金属进行化合。
本实施方式涉及的半导体存储装置1中，半导体含有层33的第3层33c的上表面33cA含有金属，例如为硅化物。第3层33c的上表面33cA的金属含有区域(例如硅化物)在形成用于形成导电体37的开口时，抑制开口将第3层33c穿透。另外，通过事先使第3层33c的上表面33cA与金属进行化合(使之以自对准的方式进行硅化物化)，第3层33c与导电体37的接触电阻降低。
(第1变形例)
对第1实施方式涉及的半导体存储装置1的第1变形例进行说明。图19是第1变形例涉及的半导体存储装置1具备的存储单元阵列10的特征部分的剖视图。图19是将半导体含有层33的附近放大后的图。第1变形例涉及的半导体存储器中，以下说明的构成以外的构成与第1实施方式的半导体存储装置1是同样的。
半导体含有层33具有第1层33a、第2层33b以及第3层33d。第3层33d的结构与第1实施方式涉及的半导体含有层33的第3层33c不同。第3层33d的厚度方向上的全部区域包含金属。第3层33d的例如厚度方向上的全部与金属进行化合，例如为全部被硅化物化了的全硅化物。第3层33d的厚度例如比第2层的厚度33b厚，第3层33d的上表面33dA的周长例如为下表面33dB的周长以上。
通过第1变形例涉及的构成也能够获得与第1实施方式同样的效果。
(第2变形例)
对第1实施方式涉及的半导体存储装置1的第2变形例进行说明。图20是第2变形例涉及的半导体存储装置1具备的存储单元阵列10的特征部分的剖视图。图20是将半导体含有层33的附近放大后的图。第2变形例涉及的半导体存储装置中，以下说明的构成以外的构成与第1实施方式的半导体存储装置1是同样的。
第2变形例涉及的半导体存储装置在半导体含有层33的第3层33c的上表面33cA还具有金属层50。金属层50例如包含钛、钽、钨。如图14所示，对于金属层50，在将第3层33c的上表面33cA露出之后，通过向所露出的导电面的选择生长来形成该金属层50。金属层50的选择生长例如可以使用区域选择性原子层沉积(ALD)法、无电解镀法等。
通过第2变形例涉及的构成也能够获得与第1实施方式同样的效果。另外，通过具有金属层50，能够进一步防止第3层33c由用于形成导电体37的开口贯通。另外，用于金属层50的钛、钽、钨与用于硅化物化的镍、钴相比，不易产生对后续工序的污染的问题。例如，镍、钴在混入到在后续工序中使用的绝缘层的蚀刻装置时会难以进行清除，但钛、钽、钨与镍、钴相比容易进行清除。
(第3变形例)
对第1实施方式涉及的半导体存储装置1的第3变形例进行说明。图21是第3变形例涉及的半导体存储装置1具备的存储单元阵列10的特征部分的剖视图。图21是将半导体含有层33的附近放大后的图。第1变形例涉及的半导体存储器的除了以下说明的构成以外的构成与第1实施方式的半导体存储装置1是同样的。
第3变形例涉及的半导体装置在第1变形例涉及的第3层33d的上表面33dA还具有金属层50。金属层50与第2变形例是同样的。
通过第3变形例涉及的构成，也能够获得与第1实施方式同样的效果。
对本发明的几个实施方式进行了说明，但这些实施方式是作为例子提示的，并不是旨在限定发明的范围。这些实施方式能够以其他各种各样的方式来实施，能够在不脱离发明的主旨的范围内进行各种省略、置换、变更。这些实施方式和/或其变形包含在发明的范围、主旨内，同样包含在权利要求书所记载的发明及其等同的范围内。

Claims (9)

1.一种半导体存储装置，具备：
多个第1布线层，其在第1方向上层叠；
第1柱，其在所述多个第1布线层的内部沿着所述第1方向延伸，包含第1半导体层；
第2布线层，其配置在所述第1半导体层的上端的上方，沿着与所述第1方向交叉的第2方向延伸；
半导体含有层，其具有第1部分、第2部分以及第3部分，所述第1部分配置在所述第1半导体层的上端与所述第2布线层的底面之间，所述第2部分与所述第1部分相接，沿着所述第2布线层的侧面设置，所述第3部分与所述第2部分的上端相接，沿着与所述第1方向交叉的方向延伸；以及
第1绝缘层，其配置在所述第1部分与所述第2布线层之间以及所述第2部分与所述第2布线层之间，
所述第3部分的至少上表面含有金属。
2.根据权利要求1所述的半导体存储装置，
所述第3部分包含硅化物。
3.根据权利要求1或者2所述的半导体存储装置，
还具备金属层，所述金属层层叠在所述第3部分的上表面。
4.根据权利要求1或者2所述的半导体存储装置，
所述第3部分的厚度比所述第2部分的厚度厚。
5.根据权利要求1或者2所述的半导体存储装置，
所述第3部分的上表面的周长为所述第3部分的下表面的周长以上。
6.根据权利要求1或者2所述的半导体存储装置，
还具备第1导电体，所述第1导电体与所述第3部分电连接，在所述第3部分的上方沿着所述第1方向延伸，
所述第3部分的上表面的周长比所述第1导电体的周长长。
7.根据权利要求1或者2所述的半导体存储装置，还具备：
第2柱，其在所述多个第1布线层的内部沿着所述第1方向延伸，包含第2半导体层；和
第3布线层，其配置在所述第2半导体层的上端的上方，沿着所述第2方向延伸，
所述半导体含有层还具有第4部分和第5部分，所述第4部分配置在所述第2半导体层的上端与所述第3布线层的底面之间，所述第5部分从所述第4部分朝向所述第3部分沿着所述第2布线层的侧面延伸。
8.一种半导体存储装置的制造方法，包括：
将导电层或者牺牲层、和绝缘层在第1方向上交替地层叠的工序；
在层叠而成的层叠体形成沿着第1方向延伸的孔，在所述孔的内部形成包含第1半导体层的第1柱的工序；
在所述第1柱上层叠第1绝缘层，在第1绝缘层形成槽的工序；
通过在所述槽形成第2半导体层之后，对其一部分进行氧化，而在所述第1半导体层上形成半导体含有层的工序；
在所述槽形成第2布线层的工序；以及
使所述半导体含有层的一部分露出，使所露出的部分的半导体与金属化合的工序。
9.根据权利要求8所述的半导体存储装置的制造方法，
使所述第2布线层与所述半导体含有层同时与金属化合。
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