JP2023137496A - 半導体記憶装置および半導体記憶装置の製造方法 - Google Patents

半導体記憶装置および半導体記憶装置の製造方法 Download PDF

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Abstract

【課題】高性能化に適した半導体記憶装置および半導体記憶装置の製造方法を提供することである。【解決手段】実施形態の半導体記憶装置は、第１配線と、第２配線と、柱状絶縁部と、第１絶縁層と、を備える。前記第１絶縁層は、第１縁を有する。前記第１縁上で前記柱状絶縁部に最も近い位置を第１位置とし、前記第１絶縁層のなかで前記第１縁とは異なる位置で前記柱状絶縁部に最も近い位置を第２位置とし、前記第１縁に沿う仮想線を第１仮想線とし、前記第１位置と前記第２位置とを結ぶ仮想線を第２仮想線とすると、前記第１絶縁層の内側から見た前記第１仮想線と前記第２仮想線との交差角度は、９０度以上である。【選択図】図４

Description

本発明の実施形態は、半導体記憶装置および半導体記憶装置の製造方法に関する。
絶縁層とワード線とが交互に積層された積層体と、この積層体を貫通した柱状体とを有した半導体記憶装置が知られている。
特開２０２１－０３４４８６号公報
本発明が解決しようとする課題は、高性能化に適した半導体記憶装置および半導体記憶装置の製造方法を提供することである。
実施形態の半導体記憶装置は、第１配線と、第２配線と、柱状絶縁部と、第１チャネル部と、第１電荷蓄積部と、第２チャネル部と、第２電荷蓄積部と、第１絶縁層と、を備える。前記第１配線は、第１方向に延びている。前記第２配線は、前記第１方向とは交差する第２方向で前記第１配線から離れ、前記第１方向に延びている。前記柱状絶縁部は、前記第１配線と前記第２配線との間に位置し、前記第１方向および前記第２方向とは交差する第３方向に延びている。前記第１チャネル部は、前記第１配線と前記柱状絶縁部との間に位置し、前記第３方向に延びている。前記第１電荷蓄積部は、前記第１配線と前記第１チャネル部との間に位置している。前記第２チャネル部は、前記第２配線と前記柱状絶縁部との間に位置し、前記第３方向に延びている。前記第２電荷蓄積部は、前記第２配線と前記第２チャネル部との間に位置している。前記第１絶縁層は、前記第１方向で前記柱状絶縁部と並び、前記第１配線と前記第２配線との間に設けられるとともに、少なくとも一部が前記第１電荷蓄積部と前記第２電荷蓄積部との間に設けられている。前記第１絶縁層は、第１縁を有する。前記第１縁は、前記第２方向で前記第１絶縁層の端に位置して前記第１方向に延びている。前記第１方向および前記第２方向に沿う断面において、前記第１縁上で前記柱状絶縁部に最も近い位置を第１位置、前記第１絶縁層のなかで前記第１縁とは異なる位置で前記柱状絶縁部に最も近い位置を第２位置、前記第１縁に沿う仮想線を第１仮想線、前記第１位置と前記第２位置とを結ぶ仮想線を第２仮想線とすると、前記第１絶縁層の内側から見た前記第１仮想線と前記第２仮想線との交差角度は、９０度以上である。
第１の実施形態の半導体記憶装置の構成を示すブロック図。 第１の実施形態のメモリセルアレイの一部の等価回路を示す図。 第１の実施形態のメモリセルアレイの一部の構成を示す斜視図。 図３中に示された積層体のＦ４－Ｆ４線に沿う断面図。 図４中に示された積層体のＦ５－Ｆ５線に沿う断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第２の実施形態の半導体記憶装置のメモリセルアレイを示す断面図。 第２の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第２の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第２の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第２の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置のメモリセルアレイを示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第３の実施形態の変形例の半導体記憶装置のメモリセルアレイを示す断面図。 第４の実施形態の半導体記憶装置のメモリセルアレイを示す断面図。 第４の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第４の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第４の実施形態の半導体記憶装置の製造工程の一部を示す断面図。 第１から第４の実施形態の変形例の半導体記憶装置のメモリセルアレイを示す断面図。
以下、実施形態の半導体記憶装置および半導体記憶装置の製造方法を、図面を参照して説明する。以下の説明では、同一または類似の機能を有する構成に同一の符号を付す。そして、それら構成の重複する説明は省略する場合がある。以下の説明において、末尾に区別のための数字または英字を伴った参照符号が付された構成要素は、互いに区別されなくてもよい場合、末尾の数字または英字が省略される場合がある。
本出願で「平行」、「直交」、または「同じ」とは、それぞれ「略平行」、「略直交」、または「略同じ」である場合を含み得る。「接続」とは、機械的な接続に限定されず、電気的な接続を含み得る。すなわち「接続」とは、複数の要素が直接に接続される場合に限定されず、複数の要素が別の要素を間に介在させて接続される場合を含み得る。「隣り合う」または「並ぶ」とは、複数の要素が接している場合に限定されず、複数の要素が互いに離れている場合（例えば複数の要素の間に別の要素が介在する場合）を含み得る。「絶縁部」、「絶縁層」、または「絶縁膜」とは、電気的な絶縁のために設けられた部位を広く意味し、絶縁材料のみで形成されたものに限定されない。「絶縁部」、「絶縁層」、または「絶縁膜」とは、絶縁材料以外の材料（例えば半導体材料）により形成された部分を含んでもよい。
また先に、＋Ｘ方向、－Ｘ方向、＋Ｙ方向、－Ｙ方向、＋Ｚ方向、および－Ｚ方向について定義する。＋Ｘ方向、－Ｘ方向、＋Ｙ方向、および－Ｙ方向は、後述するシリコン基板１０の表面に沿う方向である。＋Ｘ方向は、後述するビット線ＢＬが延びた方向である。－Ｘ方向は、＋Ｘ方向とは反対方向である。＋Ｘ方向と－Ｘ方向とを区別しない場合は、単に「Ｘ方向」と称する。＋Ｙ方向および－Ｙ方向は、Ｘ方向とは交差する（例えば直交する）方向である。＋Ｙ方向は、後述するワード線ＷＬが延びた方向である。－Ｙ方向は、＋Ｙ方向とは反対方向である。＋Ｙ方向と－Ｙ方向とを区別しない場合は、単に「Ｙ方向」と称する。＋Ｚ方向および－Ｚ方向は、Ｘ方向およびＹ方向とは交差する（例えば直交する）方向であり、シリコン基板１０の厚さ方向である。＋Ｚ方向は、シリコン基板１０から後述する積層体３０に向かう方向である。－Ｚ方向は、＋Ｚ方向とは反対方向である。＋Ｚ方向と－Ｚ方向とを区別しない場合は、単に「Ｚ方向」と称する。本願明細書では、「＋Ｚ方向」を「上」、「－Ｚ方向」を「下」と称する場合がある。ただしこれら表現は、便宜上のものであり、重力方向を規定するものではない。
（第１の実施形態）
＜１．半導体記憶装置の構成＞
まず、第１の実施形態の半導体記憶装置１の構成について説明する。以下に説明する図面では、説明と関連しない絶縁部の図示が省略されている場合がある。一部の図面では、図面を見やすくするため、断面を示すハッチングが部分的に省略されている場合がある。
図１は、半導体記憶装置１の構成を示すブロック図である。半導体記憶装置１は、例えば、不揮発性の半導体記憶装置であり、ＮＡＮＤ型フラッシュメモリである。半導体記憶装置１は、例えば、外部のホスト装置と接続可能であり、ホスト装置の記憶空間として使用される。半導体記憶装置１は、例えば、メモリセルアレイ２、コマンドレジスタ３、アドレスレジスタ４、制御回路（シーケンサ）５、ドライバモジュール６、ロウデコーダモジュール７、およびセンスアンプモジュール８を有する。
メモリセルアレイ２は、複数のブロックＢＬＫ０～ＢＬＫ（ｋ－１）（ｋは１以上の整数）を含む。ブロックＢＬＫは、データを不揮発に記憶する複数のメモリセルトランジスタの集合である。ブロックＢＬＫは、データの消去単位として使用される。メモリセルアレイ２には、複数のビット線および複数のワード線が設けられている。
コマンドレジスタ３は、半導体記憶装置１がホスト装置から受信するコマンドＣＭＤを保持する。アドレスレジスタ４は、半導体記憶装置１がホスト装置から受信するアドレス情報ＡＤＤを保持する。制御回路５は、例えばコマンドレジスタ３に保持されたコマンドＣＭＤに基づいて、半導体記憶装置１の各種動作（例えば、データの書き込み動作、読み出し動作、および消去動作）を制御する。
ドライバモジュール６は、電圧生成回路を含み、半導体記憶装置１の各種動作で使用される電圧を生成する。ロウデコーダモジュール７は、選択されたワード線に対応する信号線に印加された電圧を、選択されたブロックＢＬＫ内の選択されたワード線に転送する。
センスアンプモジュール８は、書き込み動作において、半導体記憶装置１がホスト装置から受信する書き込みデータＤＡＴに応じて、各ビット線に所望の電圧を印加する。センスアンプモジュール８は、読み出し動作において、ビット線の電圧に基づいて各メモリセルトランジスタに記憶されたデータ値を判定し、判定結果を読み出しデータＤＡＴとしてホスト装置に転送する。
＜２．メモリセルアレイの構成＞
＜２．１ メモリセルアレイの電気的構成＞
次に、メモリセルアレイ２の電気的構成について説明する。
図２は、メモリセルアレイ２の一部の等価回路を示す図である。図２は、メモリセルアレイ２に含まれる１つのブロックＢＬＫを示している。ブロックＢＬＫは、複数（例えば４つ）のストリングユニットＳＵ０～ＳＵ３を含む。
各ストリングユニットＳＵは、ビット線ＢＬ０～ＢＬｍ（ｍは１以上の整数）にそれぞれ関連付けられた複数のＮＡＮＤストリングＮＳを含んでいる。各ＮＡＮＤストリングＮＳは、例えば、複数のメモリセルトランジスタＭＴｒ０～ＭＴｒｎ（ｎは１以上の整数）、１つ以上のドレイン側選択トランジスタＳＴＤ、および１つ以上のソース側選択トランジスタＳＴＳを含む。
各ＮＡＮＤストリングＮＳにおいて、メモリセルトランジスタＭＴｒ０～ＭＴｒｎは、直列接続されている。各メモリセルトランジスタＭＴｒは、制御ゲートおよび電荷蓄積部を含む。メモリセルトランジスタＭＴｒの制御ゲートは、ワード線ＷＬ０～ＷＬｎのいずれかに接続されている。各メモリセルトランジスタＭＴｒは、ワード線ＷＬを介して制御ゲートに印加された電圧に応じて電荷蓄積部に電荷が蓄積され、データを不揮発に保持する。
ドレイン側選択トランジスタＳＴＤのドレインは、当該ＮＡＮＤストリングＮＳに対応するビット線ＢＬに接続されている。ドレイン側選択トランジスタＳＴＤのソースは、直列接続されたメモリセルトランジスタＭＴｒ０～ＭＴｒｎの一端に接続されている。ドレイン側選択トランジスタＳＴＤの制御ゲートは、ドレイン側選択ゲート線ＳＧＤ０～ＳＧＤ３のいずれかに接続されている。ドレイン側選択トランジスタＳＴＤは、対応するドレイン側選択ゲート線ＳＧＤに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとビット線ＢＬとを接続する。
ソース側選択トランジスタＳＴＳのドレインは、直列接続されたメモリセルトランジスタＭＴｒ０～ＭＴｒｎの他端に接続されている。ソース側選択トランジスタＳＴＳのソースは、ソース線ＳＬに接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、ソース側選択ゲート線ＳＧＳに接続されている。ソース側選択トランジスタＳＴＳは、ソース側選択ゲート線ＳＧＳに所定の電圧が印可された場合に、ＮＡＮＤストリングＮＳとソース線ＳＬとを接続する。
同一のブロックＢＬＫにおいて、メモリセルトランジスタＭＴｒ０～ＭＴｒｎの制御ゲートは、それぞれ対応するワード線ＷＬ０～ＷＬｎに共通接続されている。ストリングユニットＳＵ０～ＳＵ３内のドレイン側選択トランジスタＳＴＤの制御ゲートは、それぞれ対応する選択ゲート線ＳＧＤ０～ＳＧＤ３に共通接続されている。ソース側選択トランジスタＳＴＳの制御ゲートは、選択ゲート線ＳＧＳに共通接続されている。メモリセルアレイ２において、ビット線ＢＬは、各ストリングユニットＳＵで同一のカラムアドレスが割り当てられたＮＡＮＤストリングＮＳによって共有されている。
＜２．２ メモリセルアレイの物理的構成＞
次に、メモリセルアレイ２の物理的構成について説明する。
図３は、メモリセルアレイ２の一部の構成を示す斜視図である。メモリセルアレイ２は、例えば、シリコン基板１０、下部構造体２０、積層体３０、複数のピラー６０、第１絶縁層７０（図４参照）、上部構造体８０、および複数のコンタクト９０を含む。ピラー６０は、「柱状体」の一例である。なお図３では、ピラー６０を模式的に四角柱状に示している。構成に関する説明において、Ｙ方向は「第１方向」の一例であり、Ｘ方向は「第２方向」の一例であり、Ｚ方向は「第３方向」の一例である。
シリコン基板１０は、半導体記憶装置１のベースとなる基板である。シリコン基板１０の少なくとも一部は、Ｘ方向およびＹ方向に沿う板状に形成されている。シリコン基板１０は、例えば、シリコン（Ｓｉ）を含む半導体材料により形成されている。シリコン基板１０は、「基板」の一例である。
下部構造体２０は、シリコン基板１０上に設けられている。下部構造体２０は、例えば、下絶縁膜２１と、複数のソース線ＳＬと、上絶縁膜２３とを含む。下絶縁膜２１は、シリコン基板１０上に設けられている。複数のソース線ＳＬは、下絶縁膜２１上に設けられている。複数のソース線ＳＬは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。ソース線ＳＬは、例えば、下絶縁膜２１上に設けられた導電層２２ａと、導電層２２ａ上に設けられた配線層２２ｂと、配線層２２ｂ上に設けられた導電層２２ｃとを含む。上絶縁膜２３は、複数のソース線ＳＬの上方に設けられている。ソース線ＳＬと上絶縁膜２３との間、および下絶縁膜２１と上絶縁膜２３との間には、不図示の絶縁部材が設けられている。
積層体３０は、下部構造体２０上に設けられている。積層体３０は、例えば、複数の機能層３１と、複数の絶縁膜３２（図５参照）とを含む。絶縁膜３２は、「層間絶縁膜」の一例である。複数の機能層３１と複数の絶縁膜３２とは、Ｚ方向に１層ずつ交互に積層されている。複数の機能層３１は、複数の第１機能層３１Ａと、１つ以上の第２機能層３１Ｂと、１つ以上の第３機能層３１Ｃとを含む。
複数の第１機能層３１Ａの各々は、例えば、複数のワード線ＷＬと、複数の浮遊ゲート電極ＦＧと、複数のブロック絶縁膜４１とを含む。複数のワード線ＷＬは、ピラー６０の側方に設けられた配線である。１つの第１機能層３１Ａに含まれる複数のワード線ＷＬは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。ワード線ＷＬは、後述する浮遊ゲート電極ＦＧに電子を注入する場合や、浮遊ゲート電極ＦＧに注入されている電子を浮遊ゲート電極ＦＧから抜く場合などに不図示の駆動回路により電圧が印加され、当該ワード線ＷＬに接続された浮遊ゲート電極ＦＧに所定の電圧を印加する。
複数の浮遊ゲート電極ＦＧの各々は、ピラー６０の側方に設けられた電極膜である。浮遊ゲート電極ＦＧは、電荷を蓄積する能力がある膜である。浮遊ゲート電極ＦＧは、ワード線ＷＬによって電圧が印加された場合に電子の蓄積状態を変化させる。各浮遊ゲート電極ＦＧは、その浮遊ゲート電極ＦＧが対応するワード線ＷＬと、その浮遊ゲート電極ＦＧが対応するピラー６０との間に設けられている。以下、「対応する」とは、例えば、互いに組み合わされることで１つのメモリセルトランジスタＭＴｒを構成する要素であることを意味する。
複数のブロック絶縁膜４１の各々は、そのブロック絶縁膜４１が対応するワード線ＷＬと、そのブロック絶縁膜４１が対応する浮遊ゲート電極ＦＧとの間に設けられている。なおこれら第１機能層３１Ａに関する構成については、詳しく後述する。
第２機能層３１Ｂは、複数の第１機能層３１Ａの下方に設けられている。第２機能層３１Ｂは、例えば、複数のソース側選択ゲート線ＳＧＳと、複数のソース側選択ゲート電極ＦＧＳと、複数のブロック絶縁膜４２とを含む。複数のソース側選択ゲート線ＳＧＳは、ピラー６０の側方に設けられた配線である。複数のソース側選択ゲート線ＳＧＳは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のソース側選択ゲート電極ＦＧＳの各々は、そのソース側選択ゲート電極ＦＧＳが対応するソース側選択ゲート線ＳＧＳと、そのソース側選択ゲート電極ＦＧＳが対応するピラー６０との間に設けられている。複数のブロック絶縁膜４２の各々は、そのブロック絶縁膜４２が対応するソース側選択ゲート線ＳＧＳと、そのブロック絶縁膜４２が対応するソース側選択ゲート電極ＦＧＳとの間に設けられている。ソース側選択ゲート線ＳＧＳは、ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのソース側選択ゲート線ＳＧＳに接続されたソース側選択ゲート電極ＦＧＳに所定の電圧を印加する。
第３機能層３１Ｃは、複数の第１機能層３１Ａの上方に設けられている。第３機能層３１Ｃは、例えば、複数のドレイン側選択ゲート線ＳＧＤと、複数のドレイン側選択ゲート電極ＦＧＤと、複数のブロック絶縁膜４３とを含む。複数のドレイン側選択ゲート線ＳＧＤは、ピラー６０の側方に設けられた配線である。複数のドレイン側選択ゲート線ＳＧＤは、Ｘ方向で互いに隣り合うとともに、それぞれＹ方向に延びている。複数のドレイン側選択ゲート電極ＦＧＤの各々は、そのドレイン側選択ゲート電極ＦＧＤが対応するドレイン側選択ゲート線ＳＧＤと、そのドレイン側選択ゲート電極ＦＧＤが対応するピラー６０との間に設けられている。複数のブロック絶縁膜４３の各々は、そのブロック絶縁膜４３が対応するドレイン側選択ゲート線ＳＧＤと、そのブロック絶縁膜４３が対応するドレイン側選択ゲート電極ＦＧＤとの間に設けられている。ドレイン側選択ゲート線ＳＧＤは、ピラー６０とソース線ＳＬとの間を導通させる場合に不図示の駆動回路により電圧が印加され、そのドレイン側選択ゲート線ＳＧＤに接続されたドレイン側選択ゲート電極ＦＧＤに所定の電圧を印加する。
複数のピラー６０は、複数のソース線ＳＬ上に設けられ、それぞれＺ方向に延びている。複数のピラー６０は、Ｘ方向およびＹ方向で互いに離れて設けられている。例えば、複数のピラー６０は、Ｚ方向から見た場合、Ｘ方向およびＹ方向に沿うマトリクス状に配列されている。各ピラー６０の下端は、下部構造体２０の上絶縁膜２３を貫通してソース線ＳＬに接続されている。なおピラー６０の構成および第１絶縁層７０の構成については、詳しく後述する。
上部構造体８０は、積層体３０上に設けられている。上部構造体８０は、例えば、複数のビット線ＢＬと、ソース側選択ゲート線ＳＧＳ用の配線８１（不図示）と、ワード線ＷＬ用の配線８２と、ドレイン側選択ゲート線ＳＧＤ用の配線８３とを含む。
複数のコンタクト９０は、それぞれＺ方向に延びている。複数のコンタクト９０は、例えば、ピラー６０用の複数のコンタクト９１、ソース側選択ゲート線ＳＧＳ用の複数のコンタクト９２（不図示）と、ワード線ＷＬ用の複数のコンタクト９３と、ドレイン側選択ゲート線ＳＧＤ用の複数のコンタクト９４とを含む。
コンタクト９１は、ピラー６０上に設けられている。複数のビット線ＢＬは、Ｙ方向で互いに隣り合い、それぞれＸ方向に延びている。Ｘ方向に配列された複数のピラー６０のうち、最も－Ｘ方向側に設けられたピラー６０を第１番目とした場合、奇数番目のピラー６０は、コンタクト９１を介して共通のビット線ＢＬに接続されている。偶数番目のピラー６０は、コンタクト９１を介して別の共通のビット線ＢＬに接続されている。すなわち、Ｘ方向に配列された複数のピラー６０のうち互いに隣り合うピラー６０は、同じビット線ＢＬには接続されていない。
複数のコンタクト９２（不図示）は、ソース側選択ゲート線ＳＧＳの＋Ｙ方向の端部上に設けられている。配線８１（不図示）は、コンタクト９２上に設けられ、Ｙ方向に延びている。配線８１は、コンタクト９２を介してソース側選択ゲート線ＳＧＳに接続されている。
複数のコンタクト９３は、ワード線ＷＬのＹ方向の端部上に設けられている。配線８２は、コンタクト９３上に設けられ、Ｙ方向に延びている。配線８２は、コンタクト９３を介してワード線ＷＬに接続されている。
複数のコンタクト９４は、ドレイン側選択ゲート線ＳＧＤの＋Ｙ方向の端部上に設けられている。配線８３は、コンタクト９４上に設けられ、Ｙ方向に延びている。配線８３は、コンタクト９４を介してドレイン側選択ゲート線ＳＧＤに接続されている。
＜３．積層体の構造＞
次に、積層体３０の構造について詳しく説明する。
図４は、図３中に示された積層体３０のＦ４－Ｆ４線に沿う断面図である。図５は、図４中に示された積層体３０のＦ５－Ｆ５線に沿う断面図である。
積層体３０は、各ピラー６０の周囲に情報を記憶可能な記憶構造を有する。複数のピラー６０の周囲にそれぞれ設けられた記憶構造は、互いに同じ構造を有する。このため以下では、１つのピラー６０に着目して、該１つのピラー６０の周囲の構造を中心に説明する。
＜３．１ ワード線＞
まず、ワード線ＷＬについて説明する。図４に示すように、複数のワード線ＷＬは、各ピラー６０に対して、－Ｘ方向側に位置した第１ワード線ＷＬＡと、＋Ｘ方向側に位置した第２ワード線ＷＬＢとを含む。第１ワード線ＷＬＡは、Ｙ方向に延びている。第２ワード線ＷＬＢは、Ｘ方向で第１ワード線ＷＬＡから離れるとともに、Ｙ方向に延びている。第１ワード線ＷＬＡと第２ワード線ＷＬＢとは、例えばＹ方向で互いに反対方向に引き出され、互いに独立して制御される。第１ワード線ＷＬＡは、「第１配線」の一例である。第２ワード線ＷＬＢは、「第２配線」の一例である。
ワード線ＷＬは、例えばタングステンにより形成されている。ワード線ＷＬの表面には、ワード線ＷＬの材料の拡散を抑制するバリアメタル膜（不図示）が設けられてもよい。バリアメタル膜は、例えば窒化チタン（ＴｉＮ）により形成される。
＜３．２ 浮遊ゲート電極＞
次に、浮遊ゲート電極ＦＧについて説明する。図４に示すように、複数の浮遊ゲート電極ＦＧは、各ピラー６０に対して、Ｘ方向両側に設けられている。複数の浮遊ゲート電極ＦＧは、各ピラー６０に対して、－Ｘ方向側に位置した第１浮遊ゲート電極ＦＧＡと、＋Ｘ方向側に位置した第２浮遊ゲート電極ＦＧＢとを含む。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡとピラー６０との間（さらに言えば、第１ワード線ＷＬＡとピラー６０の後述する第１チャネル部６１Ａとの間）に設けられている。一方で、第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢとピラー６０との間（さらに言えば、第２ワード線ＷＬＢとピラー６０の後述する第２チャネル部６１Ｂとの間）に位置している。第１浮遊ゲート電極ＦＧＡは、「第１電荷蓄積部」の一例である。第２浮遊ゲート電極ＦＧＢは、「第２電荷蓄積部」の一例である。
浮遊ゲート電極ＦＧは、例えばポリシリコンにより形成されている。第１浮遊ゲート電極ＦＧＡは、第１ワード線ＷＬＡによって電圧が印加された場合に電子の蓄積状態を変化させる。第２浮遊ゲート電極ＦＧＢは、第２ワード線ＷＬＢによって電圧が印加された場合に電子の蓄積状態を変化させる。
本実施形態では、第１浮遊ゲート電極ＦＧＡは、例えば、第１部分５１ａと、第２部分５１ｂと、を有する。第１部分５１ａは、Ｙ方向に延びている。第１部分５１ａのＹ方向両側には、第２部分５１ｂが設けられている。第２部分５１ｂは、第１部分５１ａと一体に形成されている。第２部分５１ｂの外縁５１ｃは、Ｚ方向から見て、ピラー６０から離れて張り出すように円弧状に形成されている。
同様に、第２浮遊ゲート電極ＦＧＢは、例えば、第１部分５２ａと、第２部分５２ｂと、を有する。第１部分５２ａは、Ｙ方向に延びている。第１部分５２ａのＹ方向両側には、第２部分５２ｂが設けられている。第２部分５２ｂは、第１部分５２ａと一体に形成されている。第２部分５２ｂの外縁５２ｃは、Ｚ方向から見て、ピラー６０から離れて張り出すように円弧状に形成されている。
＜３．３ ブロック絶縁膜＞
次に、ブロック絶縁膜４１について説明する。図４に示すように、複数のブロック絶縁膜４１は、各ピラー６０に対して、－Ｘ方向側に位置した第１ブロック絶縁膜４１Ａと、＋Ｘ方向側に位置した第２ブロック絶縁膜４１Ｂとを含む。第１ブロック絶縁膜４１Ａは、第１ワード線ＷＬＡと第１浮遊ゲート電極ＦＧＡとの間に位置している。第２ブロック絶縁膜４１Ｂは、第２ワード線ＷＬＢと第２浮遊ゲート電極ＦＧＢとの間に位置している。本実施形態では、第１ブロック絶縁膜４１Ａの一部は、Ｙ方向において、第１浮遊ゲート電極ＦＧＡと、後述する第２絶縁部７２Ａとの間に設けられている。第２ブロック絶縁膜４１Ｂの一部は、Ｙ方向において、第２浮遊ゲート電極ＦＧＢと、後述する第２絶縁部７２Ｂとの間に設けられている。第１ブロック絶縁膜４１Ａは、「第１絶縁膜」の一例である。
第１ブロック絶縁膜４１Ａおよび第２ブロック絶縁膜４１Ｂは、同様の構成を備えている。第１ブロック絶縁膜４１Ａおよび第２ブロック絶縁膜４１Ｂの各々は、例えば、第１部分４４ａと、第２部分４４ｂと、第３部分４４ｃと、を含む。第１部分４４ａは、ワード線ＷＬと浮遊ゲート電極ＦＧとの間に位置するとともに、Ｙ方向に延びている。第２部分４４ｂは、Ｙ方向における第１部分４４ａの両側に位置するとともに、Ｙ方向でコア絶縁部６２に接近する方向に延びている。さらに言えば、Ｙ方向における第１部分４４ａの両側に位置する各一対の第２部分４４ｂは、Ｙ方向で互いに接近するように延びている。第３部分４４ｃは、Ｙ方向における第２部分４４ｂのコア絶縁部６２側の端部から、Ｙ方向で第２部分４４ｂから離れるように延びている。第３部分４４ｃは、Ｙ方向で第２部分４４ｂから離れるに従い、Ｘ方向で第１部分４４ａから離れるように傾斜している。さらに言えば、第１ブロック絶縁膜４１Ａの第３部分４４ｃは、第１浮遊ゲート電極ＦＧＡと第２絶縁部７２Ａとの間に位置するとともに、後述する第２絶縁部７２Ａの傾斜部７２ｓに沿って延びている。第２ブロック絶縁膜４１Ｂの第３部分４４ｃは、第２浮遊ゲート電極ＦＧＢと第２絶縁部７２Ｂとの間に位置するとともに、後述する第２絶縁部７２Ｂの傾斜部７２ｓに沿って延びている。また、第１ブロック絶縁膜４１Ａおよび第２ブロック絶縁膜４１ＢのＹ方向における端には、絶縁膜４４ｄが設けられている。絶縁膜４４ｄは、第１ブロック絶縁膜４１Ａおよび第２ブロック絶縁膜４１ＢのＹ方向における端からＹ方向で第２部分４４ｂと反対方向に延びている。
別の観点では、第１ブロック絶縁膜４１Ａおよび第２ブロック絶縁膜４１Ｂの各々は、例えば、３つの絶縁膜４５，４６，４７により形成されている。
絶縁膜４５は、３つの絶縁膜４５，４６，４７のなかで、浮遊ゲート電極ＦＧの最も近くに位置する。絶縁膜４５は、例えば、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う（図５参照）。絶縁膜４５は、第１ブロック絶縁膜４１Ａまたは第２ブロック絶縁膜４１Ｂの第１部分４４ａの一部、第２部分４４ｂの一部および第３部分４４ｃの一部を形成している。絶縁膜４５は、例えばシリコン窒化物（ＳｉＮ）およびハフニウムオキサイド（ＨｆＯ）などのＨｉｇｈ－ｋ材料により形成されている。ただし、絶縁膜４５は、ルテニウム（Ｒｕ）やアルミニウム（Аｌ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、またはシリコン（Ｓｉ）を含む材料により形成されてもよい。
絶縁膜４６は、絶縁膜４５に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４６は、例えば、絶縁膜４５を間に介在させて、浮遊ゲート電極ＦＧの側面、上面、および下面を覆う（図５参照）。ただし、絶縁膜４６は、上記構成に代えて、浮遊ゲート電極ＦＧの側面のみを覆うとともに、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられてもよい。絶縁膜４６は、第１ブロック絶縁膜４１Ａまたは第２ブロック絶縁膜４１Ｂの第１部分４４ａの一部、第２部分４４ｂの一部および第３部分４４ｃの一部を形成している。また、絶縁膜４６は、Ｙ方向においてピラー６０を両外側から覆う位置にも設けられている。絶縁膜４６のうち、ピラー６０をＹ方向外側から覆う絶縁膜４６は、第１ブロック絶縁膜４１Ａに属する絶縁膜４６と第２ブロック絶縁膜４１Ｂに属する絶縁膜４６とをＸ方向に接続している。絶縁膜４６は、例えば、酸化シリコンにより形成されている。
絶縁膜４７は、絶縁膜４５，４６に対して浮遊ゲート電極ＦＧとは反対側に設けられている。絶縁膜４７は、例えば、絶縁膜（層間絶縁膜）３２とワード線ＷＬとの境界に沿って設けられ、絶縁膜４５，４６を間に介在させて浮遊ゲート電極ＦＧの側面を覆う（図３参照）。ただし、絶縁膜４７は、上記構成に代えて、絶縁膜４５，４６と同様に、浮遊ゲート電極ＦＧの側面、上面、および下面を覆ってもよい。絶縁膜４７は、第１ブロック絶縁膜４１Ａまたは第２ブロック絶縁膜４１Ｂの第１部分４４ａの一部を形成している。また、絶縁膜４７は、第１ブロック絶縁膜４１Ａまたは第２ブロック絶縁膜４１ＢのＹ方向両外側に位置する絶縁膜４４ｄを形成している。絶縁膜４７は、誘電率が高い材料で形成されていればよく、例えば、アルミニウム（Аｌ）、ハフニウム（Ｈｆ）、ジルコニウム（Ｚｒ）を含む酸化膜のＨｉｇｈ－ｋ膜により形成されている。なお、絶縁膜４７は、シリコン窒化物により形成されてもよい。
＜３．４ ピラー＞
次に、ピラー（柱状体）６０について説明する。ピラー６０は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられている。ピラー６０は、例えば、チャネル層６１と、コア絶縁部６２と、トンネル絶縁膜６３とを含む。
チャネル層６１は、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。チャネル層６１の下端は、下部構造体２０の上絶縁膜２３を貫通し、ソース線ＳＬに接続されている。一方で、チャネル層６１の上端は、コンタクト９１を介してビット線ＢＬに接続されている。チャネル層６１は、アモルファスシリコン（а－Ｓｉ）のような半導体材料で形成されている。ただし、チャネル層６１は、例えば一部に不純物がドープされたポリシリコンで形成されてもよい。チャネル層６１に含まれる不純物は、例えば、カーボン、リン、ボロン、ゲルマニウムからなる群から選択されるいずれかである。チャネル層６１は、例えば、浮遊ゲート電極ＦＧに電子を注入する場合や浮遊ゲート電極ＦＧに注入された電子を浮遊ゲート電極ＦＧから抜く場合などに、ソース線ＳＬとビット線ＢＬとの間で電流が流れる。
本実施形態では、チャネル層６１は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間において、環状に形成されている。チャネル層６１は、ピラー６０において－Ｘ方向側に位置した第１チャネル部６１Ａと、ピラー６０において＋Ｘ方向側に位置した第２チャネル部６１Ｂとを含む。第１チャネル部６１Ａは、第１ワード線ＷＬＡと後述するコア絶縁部６２との間に位置するとともに、Ｚ方向に延びている。第２チャネル部６１Ｂは、第２ワード線ＷＬＢと後述するコア絶縁部６２との間に位置するとともに、Ｚ方向に延びている。第１チャネル部６１Ａおよび第２チャネル部６１Ｂは、Ｘ方向で互いに隣り合っている。
コア絶縁部６２は、第１および第２のワード線ＷＬＡ，ＷＬＢの間に位置している。さらに言えば、コア絶縁部６２は、Ｘ方向およびＹ方向で、チャネル層６１よりもピラー６０の中心側に設けられている。例えば、コア絶縁部６２は、チャネル層６１の内周面上に設けられている。コア絶縁部６２は、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。コア絶縁部６２は、例えば酸化シリコンで形成されている。コア絶縁部６２は、「柱状絶縁部」の一例である。なお本出願で「柱状」とは、内部が密である場合に限定されず、内部に中空の空間部を有する場合も含み得る。本実施形態では、コア絶縁部６２は、内部にエアギャップＡＧを有する。
トンネル絶縁膜６３は、チャネル層６１の－Ｘ方向の側面、＋Ｘ方向の側面、－Ｙ方向の側面、および＋Ｙ方向の側面を囲う環状に形成されている。トンネル絶縁膜６３は、例えば、ピラー６０のＺ方向の全長（全高）に亘るようにＺ方向に延びている。トンネル絶縁膜６３は、「第２絶縁膜」の一例である。トンネル絶縁膜６３は、ピラー６０において－Ｘ方向側に位置した第１トンネル絶縁膜６３Ａと、ピラー６０において＋Ｘ方向側に位置した第２トンネル絶縁膜６３Ｂとを含む。第１トンネル絶縁膜６３Ａは、第１浮遊ゲート電極ＦＧＡと第１チャネル部６１Ａとの間に設けられている。第２トンネル絶縁膜６３Ｂは、第２浮遊ゲート電極ＦＧＢと第２チャネル部６１Ｂとの間に設けられている。
図４に示すように、以上説明した構成により、１つのピラー６０に対して、Ｘ方向で同じ側の浮遊ゲート電極ＦＧ、ブロック絶縁膜４１、およびトンネル絶縁膜６３により、電荷を保持可能なセル構造体ＭＣが形成されている。すなわち、第１浮遊ゲート電極ＦＧＡ、第１ブロック絶縁膜４１Ａ、および第１トンネル絶縁膜６３Ａによって１つのセル構造体ＭＣが形成され、第２浮遊ゲート電極ＦＧＢ、第２ブロック絶縁膜４１Ｂ、および第２トンネル絶縁膜６３Ｂによって１つの構造体ＭＣが形成されている。セル構造体ＭＣに含まれるブロック絶縁膜４１は、例えば、第１部分４４ａと、第２部分４４ｂと、第３部分４４ｃとである。各ピラー６０の周囲には、それぞれセル構造体ＭＣが形成されている。このため、セル構造体ＭＣが、Ｙ方向で隣り合うように複数形成されている。
＜３．５ 第１絶縁層＞
次に、第１絶縁層７０について説明する。
図４に示すように、第１絶縁層７０は、積層体３０に設けられている。第１絶縁層７０は、Ｙ方向でコア絶縁部６２と並んでいる。第１絶縁層７０は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられるとともに、少なくとも一部が第１ゲート電極ＦＧＡと第２ゲート電極ＦＧＢとの間に設けられている。これにより、第１絶縁層７０は、第１ワード線ＷＬＡと第２ワード線ＷＬＢとをＸ方向に分断（電気的に絶縁）する。第１絶縁層７０は、少なくともＺ方向に延びている。第１絶縁層７０は、例えば、第１絶縁部７１と、２つの第２絶縁部７２とを有する。２つの第２絶縁部７２は、Ｘ方向で第１絶縁層７０の両端部に分かれて設けられている。２つの第２絶縁部７２は、第１絶縁部７１に対して－Ｘ方向側に位置した第２絶縁部７２Ａと、第1絶縁部７１に対して＋Ｘ方向側に位置した第２絶縁部７２Ｂとを含む。
第１絶縁部７１は、第１絶縁層７０のうち後述する第１縁７２ｅ１からＸ方向に離れて位置する部分である。すなわち、第１絶縁部７１は、Ｘ方向で第２絶縁部７２Ａと第２絶縁部７２Ｂとの間に設けられている。第２絶縁部７２Ａは、第１絶縁層７０の－Ｘ方向側の端部であり、「第１端部」の一例である。第２絶縁部７２Ｂは、第１絶縁層７０の＋Ｘ方向側の端部であり、「第１端部」の一例である。
＜３．５．１ 第１絶縁部＞
まず、第１絶縁部７１について説明する。図４に示すように、第１絶縁部７１は、Ｙ方向に関して複数のピラー６０の間に設けられている。第１絶縁部７１は、Ｘ方向に関して第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に設けられ、第１ワード線ＷＬＡと第２ワード線ＷＬＢとを分断している。また、第１絶縁部７１の一部は、Ｘ方向に関して第１浮遊ゲート電極ＦＧＡの一部と第２浮遊ゲート電極ＦＧＢの一部との間に設けられ、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとを分断している。第１絶縁部７１の別の一部は、Ｘ方向に関して、第１浮遊ゲート電極ＦＧＡとゲート電極ＦＧＢとの間を外れた領域に設けられ、第１ワード線ＷＬＡと第２ワード線ＷＬＢとを分断している。
Ｙ方向において、ピラー６０と第１絶縁部７１とは、交互に設けられている。言い換えると、第１絶縁部７１は、Ｙ方向でピラー６０の両側に分かれて設けられている。本実施形態では、第１絶縁部７１は、ブロック絶縁膜４１に含まれる絶縁膜４６を介して、Ｙ方向でピラー６０と隣り合う。第１絶縁部７１は、ピラー６０と協働して、第１浮遊ゲート電極ＦＧＡと第２浮遊ゲート電極ＦＧＢとの間を電気的に絶縁している。第１絶縁部７１は、Ｚ方向に沿ってピラー６０のＺ方向の全長（全高）に亘るように延びている。第１絶縁部７１は、例えば、酸化シリコンのような絶縁材料により形成されている。第１絶縁部７１のＸ方向の幅Ｗ７１は、第２絶縁部７２ＡのＸ方向の幅Ｗ７２Ａよりも大きく、第２絶縁部７２ＢのＸ方向の幅Ｗ７２Ｂよりも大きい。
＜３．５．２ 第２絶縁部＞
次に、第２絶縁部７２について説明する。図４に示すように、第２絶縁部７２は、第１絶縁部７１に対してＸ方向両側に設けられている。第２絶縁部７２Ａは、Ｘ方向において、第１ワード線ＷＬＡと第１絶縁部７１との間に設けられている。さらに言えば、第２絶縁部７２Ａは、Ｘ方向において、第１絶縁部７１と第１ブロック絶縁膜４１Ａのうち第２部分４４ｂとの間に設けられている。一方で、第２絶縁部７２Ｂは、第２ワード線ＷＬＢと第１絶縁部７１との間に設けられている。さらに言えば、第２絶縁部７２Ｂは、Ｘ方向において、第１絶縁部７１と第２ブロック絶縁膜４１Ｂのうち第２部分４４ｂとの間に設けられている。セル構造体ＭＣと、第２絶縁部７２とは、Ｙ方向で交互に設けられている。
図４に示すように、第２絶縁部７２Ａは、第１縁７２ｅ１と、傾斜部７２ｓとを含む。第１縁７２ｅ１は、Ｘ方向で第１絶縁層７０の端に位置し、Ｙ方向に延びている。第１縁７２ｅ１は、第１絶縁層７０の－Ｘ方向側の縁である。ここで、Ｙ方向およびＸ方向に沿う断面（すなわち図４に示す断面）において、第１縁７２ｅ１上でコア絶縁部６２に最も近い位置を第１位置Ｐ１、第１絶縁層７０のなかで第１縁７２ｅ１とは異なる位置でコア絶縁部６２に最も近い位置を第２位置Ｐ２、第１縁７２ｅ１に沿う仮想線を第１仮想線Ｌ１、第１位置Ｐ１と第２位置Ｐ２とを結ぶ仮想線を第２仮想線Ｌ２とすると、第１絶縁層７０の内側から見た第１仮想線Ｌ１と第２仮想線Ｌ２との交差角度αは、９０度以上である。本実施形態では、交差角度αは、９０度よりも大きい。
言い換えると、本実施形態では、第２仮想線Ｌ２は、Ｙ方向でコア絶縁部６２に近付くに従い第１絶縁部７１に近付くように第１仮想線Ｌ１に対して傾斜している。本実施形態では、傾斜部７２ｓは、Ｙ方向でコア絶縁部６２に近付くに従い第１絶縁部７１に近づくように傾斜している。傾斜部７２ｓは、Ｙ方向に延び、Ｙ方向でコア絶縁部６２に近付くに、Ｘ方向の寸法が漸次小さくなる。例えば、傾斜部７２ｂは、Ｚ方向で見た場合に第１絶縁部７１に近づく向きに湾曲している。第１ブロック絶縁膜４１Ａの第３部分４４ｃは、傾斜部７２ｓに沿って延びている。本実施形態では、第１浮遊ゲート電極ＦＧＡの一部は、傾斜部７２ｓに沿って設けられている。
また、第２絶縁部７２Ａは、Ｙ方向で浮遊ゲート電極ＦＧＡおよびブロック絶縁膜４１の第３部分４４ｃと隣り合う位置に設けられ、Ｙ方向に直線状に延びている。すなわち、第２絶縁部７２Ａは、第１絶縁部７１と平行に延びている。第２絶縁部７２Ａは、Ｙ方向において、第２絶縁部７２Ａの両側に位置する２つのセル構造体ＭＣの間に設けられている。また、第２絶縁部７２Ａは、Ｚ方向において、複数の絶縁膜（層間絶縁膜）３２の間に設けられている。
本実施形態では、第２絶縁部７２Ａは、第１絶縁部７１と比べてエッチングに対する耐性が弱い弱耐性絶縁膜７４を含む。弱耐性絶縁膜７４は、第２絶縁部７２Ａのなかで－Ｘ方向の端部（すなわち、第２絶縁部７２Ａと第１ワード線ＷＬＡとの境界部）に設けられている。なお、第２絶縁部７２Ａは、複数の弱耐性絶縁膜７４を含んでもよい。弱耐性絶縁膜７４は、例えば、第１絶縁部７１と比べてウェットエッチングに対する耐性が弱い膜である。本実施形態では、弱耐性絶縁膜７４は、第１絶縁部７１と同様に酸化シリコンのような絶縁材料により形成された絶縁膜である。弱耐性絶縁膜７４は、第１絶縁部７１と比べて、成膜温度が低い（例えば３５０℃未満の低温成膜）、結晶化率が低い、または、シリコンおよび酸素以外の不純物の含有率が高い膜である。弱耐性絶縁膜７４の成膜温度は、例えば３００℃未満であり、例えば１００℃未満である。弱耐性絶縁膜７４は、「絶縁膜」の一例である。
以上説明した構造は、Ｙ方向に関して見た場合、ピラー６０に対して－Ｙ方向側に位置する第２絶縁部７２Ａと、ピラー６０に対して＋Ｙ方向側に位置する第２絶縁部７２Ａとで同じである。また、Ｘ方向に関して見た場合、第２絶縁部７２Ｂは、第２絶縁部７２Ａと同様の構成を有する。第２絶縁部７２Ｂに関する説明は、上述した第２絶縁部７２Ａに関する説明において、「第１縁７２ｅ１」を「第２縁７２ｅ２」と読み替え、「－Ｘ方向」を「＋Ｘ方向」と読み替え、「第１ブロック絶縁膜４１Ａ」を「第２ブロック絶縁膜４１Ｂ」と読み替え、「第１浮遊ゲート電極ＦＧＡ」を「第２浮遊ゲート電極ＦＧＢ」と読み替えればよい。
＜３．５．３ 寸法関係＞
図４に示すように、第１浮遊ゲート電極ＦＧＡは、Ｙ方向における第１浮遊ゲート電極ＦＧＡの寸法を二等分する位置に設けられた中心部ＦＧｃを有する。第１浮遊ゲート電極ＦＧＡの中心部ＦＧｃに対してＹ方向の一方側（例えば＋Ｙ方向側）に位置する領域ＲＡにおいて、Ｙ方向における第１ブロック絶縁膜４１Ａの端４１Ａｅと、第１ブロック絶縁膜４１Ａと第１トンネル絶縁膜６３Ａとの界面ＦにおいてＹ方向で上記端４１Ａｅから最も離れた位置Ｐ３との間のＹ方向の寸法を第１寸法Ｌｃ１とする。Ｘ方向で第１浮遊ゲート電極ＦＧＡの中心部ＦＧｃと並ぶ位置においてブロック絶縁膜４１の外周面４１ｏとトンネル絶縁膜の外周面６３ｏとの間のＸ方向の寸法を第２寸法Ｌｃ２とする。この場合、第１寸法Ｌｃ１／第２寸法Ｌｃ２の比率は、６０％以上である。例えば、第１寸法Ｌｃ１／第２寸法Ｌｃ２の比率は、８０％以上である。本実施形態では、第１寸法Ｌｃ１／第２寸法Ｌｃ２の比率は、９０％以上である。なお、第１寸法Ｌｃ１／第２寸法Ｌｃ２の比率は、１００％以上でもよい。端４１Ａｅは、「第１端」の一例である。
図４に示すように、ピラー６０は、第２絶縁部７２の傾斜部７２ｓと並ぶ部分６０ａを有する。そして、ピラー６０に対して－Ｙ方向側に位置する第２絶縁部７２の傾斜部７２ｓのＹ方向の寸法と、ピラー６０に対して＋Ｙ方向側に位置する第２絶縁部７２の傾斜部７２ｓのＹ方向の寸法と、ピラー６０の部分６０ａのＹ方向の寸法との合計寸法Ｌｓｕｍは、ピラー６０のＹ方向の最大寸法Ｌｍａｘと同じ以上である。言い換えると、第２絶縁部７２の傾斜部７２ｓのＹ方向の寸法と、ピラー６０の部分６０ａのＹ方向の寸法の半分との合計寸法Ｌｓｕｍｈは、ピラー６０のＹ方向の最大寸法の半分である寸法Ｌｍａｘｈと同じ以上である。
＜４．製造方法＞
次に、半導体記憶装置１の製造方法について説明する。なお、以下に説明する以外の工程は、例えば、米国特許出願公開第２０１６／０３３６３３６号明細書や、日本国特願２０１９－０４３１２１の明細書などに記載されている。これら文献は、その全体が本願明細書において参照により援用される。
図６Ａから図６Ｈは、第１の実施形態の半導体記憶装置１の製造工程の一部を示す断面図である。各図における（ａ）部分は、各図中の（ｂ）部分におけるａ－ａ線に沿う断面図である。各図における（ｂ）部分は、各図中の（ａ）部分におけるｂ－ｂ線に沿う断面図である。製造方法に関する説明において、Ｚ方向は「第１方向」の一例であり、Ｙ方向は「第２方向」の一例である。
まず図６Ａに示すように、複数の犠牲層１０１と、複数の絶縁膜（層間絶縁膜）３２とがＺ方向に１層ずつ交互に積層されることで、中間積層体３０Ａが形成される。犠牲層１０１は、後工程で機能層３１に置換される層である。犠牲層１０１は、例えば、窒化シリコン（ＳｉＮ）により形成される。次に、中間積層体３０Ａの上方に不図示のマスクが設けられ、例えばエッチングによりメモリトレンチＭＴが形成される。メモリトレンチＭＴは、複数の犠牲層１０１および複数の絶縁膜３２をＺ方向に貫通した窪み（溝）である。メモリトレンチＭＴは、中間積層体３０Ａ内をＹ方向およびＺ方向に延びている。
次に、図６Ｂに示すように、メモリトレンチＭＴを介して、例えばエッチャントとしてシリコン窒化物（ＳｉＮ）を溶解する薬液であるホットリン酸（Ｈ３ＰＯ４）を使用したウェットエッチングが行われる。これにより、メモリトレンチＭＴに露出した犠牲層１０１の一部分が除去され、メモリトレンチＭＴの側面に窪み１０２が形成される。
次に、図６Ｃに示すように、例えば、低温ＡＬＤ（Ａｔｏｍｉｃ Ｌａｙｅｒ Ｄｅｐｏｓｉｔｉｏｎ）、ＬＴＯ（Ｌｏｗ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）成膜、またはそれらの組み合わせなどにより、メモリトレンチＭＴの内面に酸化シリコンによる第１中間生成膜１０３が形成される。第１中間生成膜１０３は、後述する第２中間生成膜１０４と比べて、成膜温度が低い（例えば３５０℃未満の低温成膜）、結晶化率が低い、または、シリコンおよび酸素以外の不純物の含有率が高い膜である。
次に、図６Ｄに示すように、例えばＬＴＯ成膜により、メモリトレンチＭＴの内部を埋めるように酸化シリコンによる第２中間生成膜１０４が形成される。第２中間生成膜１０４は、例えば３５０℃以上の成膜温度で形成される。本実施形態では、第２中間生成膜１０４の成膜温度は、３５０℃である。
これら第１中間生成膜１０３および第２中間生成膜１０４は、例えば、ＲＴＡ（Ｒａｐｉｄ Ｔｈｅｒｍａｌ Ａｎｎｅａｌｉｎｇ）などが行われることで、中間絶縁層１０７（図６Ｅ参照）に変化する。中間絶縁層１０７は、「絶縁層」の一例である。中間絶縁層１０７は、第１中間絶縁層１０７ａと、第２中間絶縁層１０７ｂと、を含む。なお、第１中間生成膜１０３は、上記ＲＴＡ等が行われることにより、第１中間絶縁層１０７ａとなる。第２中間生成膜１０４は、上記ＲＴＡ等が行われることにより、第２中間絶縁層１０７ｂとなる。
次に、図６Ｅに示すように、中間積層体３０Ａの上方に、ピラー６０に対応する不図示のマスクが設けられ、例えばエッチングによりメモリホールＡＨが形成される。メモリホールＡＨは、中間絶縁層１０７をＺ方向に貫通した穴である。例えば、メモリホールＡＨは、第１中間絶縁層１０７ａをＺ方向に貫通する。メモリホールＡＨは、中間積層体３０ＡをＺ方向に延びる。メモリホールＡＨは、「穴」の一例である。
次に、図６Ｆに示すように、メモリホールＡＨに、第１エッチャントが供給される。これにより、メモリホールＡＨを拡径するとともに、メモリホールＡＨに露出した中間絶縁層１０７のなかでウェットエッチングに対する耐性が弱い第１中間絶縁層１０７ａの端部および当該端部に隣接する第２中間絶縁層１０７ｂの一部が除去され、メモリホールＡＨに繋がる第１空間部１０８が形成される。第１空間部１０８は、例えば、メモリホールＡＨから離れるに従いＸ方向の幅が徐々に小さくなる楔状に形成される。本実施形態では、第１エッチャントとして、酸化シリコンを溶解するエッチング溶液が用いられる。第１空間部１０８は、「空間部」の一例である。これにより、中間絶縁層１０７が成形されて上述した第１絶縁層７０となる。すなわち、第２中間絶縁層１０７ｂが第１絶縁部７１となり、第１中間絶縁層１０７ａが第２絶縁部７２となる。
次に、図６Ｇに示すように、メモリホールＡＨに、第２エッチャントが供給される。これにより、メモリホールＡＨに露出した複数の犠牲層１０１の一部が除去される。本実施形態では、第２エッチャントとして、窒化シリコンを溶解するエッチング溶液が用いられる。ここで、メモリホールＡＨに繋がる第１空間部１０８が設けられているため、第２エッチャントによるエッチングがＹ方向に広がりやすい。これにより、犠牲層１０１の一部がＸ方向およびＹ方向に除去されて、第１空間部１０８に繋がる第２空間部１０９が形成される。
次に、図６Ｈに示すように、メモリホールＡＨの内部に、ブロック絶縁膜４１の絶縁膜４５，４６、浮遊ゲート電極ＦＧ、トンネル絶縁膜６３、チャネル層６１、およびコア絶縁部６２が形成される。これにより、セル構造体ＭＣの大部分およびピラー６０が形成される。
次に、中間積層体３０Ａに設けられた別のトレンチ（不図示）を介してウェットエッチングが行われ、複数の犠牲層１０１が除去される。そして、犠牲層１０１が除去されることで形成された空間に対して、ブロック絶縁膜４１の絶縁膜４７と、ワード線ＷＬとが順に形成される。その後、コンタクト９１～９４、および配線８１～８３などが形成される。これにより、メモリセルアレイ２が完成する。さらに、メモリセルアレイ２、コマンドレジスタ３、アドレスレジスタ４、制御回路（シーケンサ）５、ドライバモジュール６、ロウデコーダモジュール７、およびセンスアンプモジュール８を組み合わせることにより、半導体記憶装置１が完成する。
＜５．利点＞
ここで、比較例として、製造プロセスにおいて第１空間部１０８のような空間部が存在しない構造について考える。すなわち、図６Ｅに示すような円柱状のメモリホールＡＨから犠牲層１０１の端部を除去するエッチャントが供給される構成について考える。このような構成では、浮遊ゲート電極ＦＧを形成するための空間形成時にＸ方向のエッチングと比べてＹ方向のエッチングが進みにくく、浮遊ゲート電極ＦＧのＸ方向の寸法がＹ方向の寸法と比べて大きくなりやすい。この場合、浮遊ゲート電極ＦＧの所定体積を確保しつつ、集積度の向上を図ることが難しくなる。また、浮遊ゲート電極ＦＧのＸ方向の寸法がＹ方向の寸法と比べて大きい場合、浮遊ゲート電極ＦＧのＹ方向端部に曲率が大きい箇所が存在しやすく、フリンジ距離（ワード線ＷＬとチャネル層６１とのＸＹ平面距離）が短くなりやすい。その結果、リーク電流が生じやすくなるなど、セル構造体ＭＣの電気特性の向上が難しくなる。
そこで本実施形態では、第１ワード線ＷＬＡと第２ワード線ＷＬＢとの間に位置し、ピラー６０と協働して第１ワード線ＷＬＡと第２ワード線ＷＬＢとをＸ方向に分断する第１絶縁層７０に以下の構成を導入した。第１絶縁層７０は、Ｘ方向で第１絶縁層７０の端に位置してＹ方向に延びた第１縁７２ｅ１を有する。Ｙ方向およびＸ方向に沿う断面において、第１縁７２ｅ１上でコア絶縁部６２に最も近い位置を第１位置Ｐ１、第１絶縁層７０のなかで第１縁７２ｅ１とは異なる位置でコア絶縁部６２に最も近い位置を第２位置Ｐ２、第１縁７２ｅ１に沿う仮想線を第１仮想線Ｌ１、第１位置Ｐ１と第２位置Ｐ２とを結ぶ仮想線を第２仮想線Ｌ２とすると、第１絶縁層７０の内側から見た第１仮想線Ｌ１と第２仮想線Ｌ２との交差角度αは、９０度以上である。
このような構成によれば、上述した比較例と比べて、浮遊ゲート電極ＦＧを形成するための空間形成時にＹ方向のエッチングが進みやすくなり、浮遊ゲート電極ＦＧのＹ方向の寸法がＸ方向の寸法と比べて小さくなりにくい。これによりセル構造体ＭＣのＸ方向の第２寸法Ｌｃ２に対するＹ方向の第１寸法Ｌｃ１の割合を大きくすることができる。すなわち、セル構造体ＭＣのアスペクト比（Ｌｃ１／Ｌｃ２）を改善（増大）することができる。このため、複数の第１絶縁層７０間のＸ方向のピッチを縮小し、集積度を向上させることができる。また、セル構造体ＭＣのアスペクト比が増大することにより、浮遊フロー電極ＦＧのＹ方向端部の曲率を減少させることができる。これにより、セル構造体ＭＣの電気特性を向上させることができる。これらにより、半導体記憶装置１の高性能化を図ることができる。
本実施形態では、第１絶縁層７０は、第１縁７２ｅ１を含む第２絶縁部７２を有する。そして、第２絶縁部７２は、Ｙ方向でコア絶縁部６２に近付くに従い第１絶縁部７１に近付くように傾斜した傾斜部７２ｂを含む。このような構成によれば、浮遊ゲート電極ＦＧを形成するための空間形成時にＹ方向のエッチングがさらに進みやすくなり、集積度の向上や電気特性の改善をさらに図ることができる。
本実施形態では、ピラー６０のＹ方向の両側に位置した２つの傾斜部７２ｂのＹ方向の寸法と、Ｙ方向で傾斜部７２ｂと並ぶピラー６０の部分６０ａのＹ方向の寸法との合計寸法Ｌｓｕｍは、Ｙ方向におけるピラー６０の最大寸法Ｌｍａｘと同じ以上である。このような構成によれば、セル構造体ＭＣのＸ方向の寸法が小さく、集積度の向上や電気特性の改善をさらに図ることができる。
本実施形態では、第２絶縁部７２は、第１絶縁部７１と比べて、ウェットエッチングに対する耐性が弱い弱耐性絶縁膜７４を含む。このような構成によれば、第１空間部１０８の形成時に、エッチング溶液が第１絶縁部７１よりも第２絶縁部７２を優先して浸食することができる。これにより、第１空間部１０８を容易に形成することができる。
本実施形態では、弱耐性絶縁膜７４は、第１絶縁部７１と比べて、成膜温度が低い、結晶化率が低い、または、シリコンおよび酸素以外の不純物の含有率が高い膜である。このような構成によれば、ウェットエッチングに対する耐性が弱い弱耐性絶縁膜７４を容易に形成することができる。
本実施形態では、半導体記憶装置の製造方法では、複数の犠牲層１０１と複数の絶縁膜３２とをＺ方向に１層ずつ交互に積層することで中間積層体３０Ａを形成し、Ｚ方向およびＹ方向に延びた溝であるメモリトレンチＭＴに中間絶縁層１０７を形成する。その後、中間絶縁層１０７にＺ方向に延びたメモリホールＡＨを形成する。続いて、メモリホールに第１エッチャントを供給することで、メモリホールＡＨに繋がる第１空間部１０８を形成し、メモリホールＡＨに第２エッチャントを供給することで、メモリホールＡＨに露出した複数の犠牲層１０１の各々の一部を除去する。このような構成によれば、浮遊ゲート電極ＦＧを形成するための空間形成時に第１空間部１０８を介してＹ方向のエッチングが進みやすくなる。その結果、集積度の向上や電気特性の改善をさらに図ることができる。
（第２の実施形態）
次に、第２の実施形態について説明する。第２の実施形態は、第２絶縁部７２が複数の薄膜絶縁膜２７４を含む点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図７は、第２の実施形態の半導体記憶装置１Ａのメモリセルアレイ２を示す断面図である。本実施形態では、第２絶縁部７２は、複数の薄膜絶縁膜２７４を含む。例えば、複数の薄膜絶縁膜２７４は、第２絶縁部７２Ａのなかで－Ｘ方向の端部（すなわち、第２絶縁部７２Ａと第１ワード線ＷＬＡとの境界部）に設けられている。また、複数の薄膜絶縁膜２７４は、第２絶縁部７２Ｂのなかで＋Ｘ方向の端部（すなわち、第２絶縁部７２Ｂと第２ワード線ＷＬＢとの境界部）に設けられている。複数の薄膜絶縁膜２７４は、Ｘ方向に積層されている。各薄膜絶縁膜２７４の膜厚は、例えば１０ｎｍ以下である。薄膜絶縁膜２７４は、例えば、第１絶縁部７１と同じ材料および同じ組成を含む。薄膜絶縁膜２７４は、例えば、成膜温度、結晶化率、および、不純物の含有率の観点で第１絶縁部７１と同じである。ただし、薄膜絶縁膜２７４は、第１絶縁部７１と異なる材料または異なる組成を有してもよい。薄膜絶縁膜２７４は、「絶縁膜」の一例である。
続いて、半導体記憶装置１Ａの製造工程のうち、薄膜絶縁膜２７４を含む第１絶縁層７０を形成する工程について説明する。なお、半導体記憶装置１Ａの製造工程のうち、第１絶縁層７０以外の製造工程については、第１の実施形態と同様であるため、説明を省略する。
図８Ａから図８Ｄは、第２の実施形態の半導体記憶装置１Ａの製造工程の一部を示す断面図である。各図における（ａ）部分は、各図中の（ｂ）部分におけるａ－ａ線に沿う断面図である。各図における（ｂ）部分は、各図中の（ａ）部分におけるｂ－ｂ線に沿う断面図である。
メモリトレンチＭＴの形成後、図８Ａに示すように、例えばＬＴＯ成膜により、メモリトレンチＭＴの内面に酸化シリコンによる第１中間生成膜２０３が複数形成される。第１中間生成膜２０３は、複数の薄膜絶縁膜２７４を含む。
次に、図８Ｂに示すように、ＬＴＯ成膜により、メモリトレンチＭＴの内部を埋めるように酸化シリコンによる第２中間生成膜２０４が形成される。これら第１中間生成膜２０３および第２中間生成膜２０４は、例えば、ＲＴＡなどが行われることで、中間絶縁層１０７に変化する。中間絶縁層１０７は、第１中間絶縁層１０７ａと、第２中間絶縁層１０７ｂと、を含む。なお、第１中間生成膜２０３は、上記ＲＴＡ等が行われることにより、第１中間絶縁層１０７ａとなる。第２中間生成膜２０４は、上記ＲＴＡ等が行われることにより、第２中間絶縁層１０７ｂとなる。
その後、図８Ｃに示すように、メモリホールＡＨが形成される、次に、図８Ｄに示すように、メモリホールＡＨに第１エッチャントが供給され、メモリホールＡＨに繋がる第１空間部１０８が形成される。なお本実施形態では、第２絶縁部７２は、複数の薄膜絶縁膜２７４を含むことで、第２絶縁部７２内に複数の界面（薄膜絶縁膜２７４同士の界面）が存在し、第１絶縁部７１と比べてウェットエッチングに対する耐性が小さい。このため、メモリホールＡＨに第１エッチャントが供給され、メモリホールＡＨに繋がる第１空間部１０８が形成される。
以上の工程により、中間絶縁層１０７が上述した第１絶縁層７０となる。すなわち、第２中間絶縁層１０７ｂが第１絶縁部７１となり、第１中間絶縁層１０７ａが第２絶縁部７２となる。
本実施形態では、第２絶縁部７２は、Ｘ方向の膜厚が１０ｎｍ以下の複数の薄膜絶縁膜２７４を含む。このような構成によれば、第２絶縁部７２のうち薄膜絶縁膜２７４同士の界面数が増加する。これにより、第１絶縁部７１と比べて第２絶縁部７２を成膜方法や組成などを変更することなく、第２絶縁部７２のエッチング耐性を低下させることができる。
（第３の実施形態）
次に、第３の実施形態について説明する。第３の実施形態は、第２絶縁部７２の形成が異種絶縁膜３７４Ａとの置換により行われる点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図９は、第３の実施形態の半導体記憶装置１Ｂのメモリセルアレイ２を示す断面図である。本実施形態の第２絶縁部７２は、絶縁膜３７４を含む。絶縁膜３７４は、例えば、第１絶縁部７１と同じ材料および同じ組成を有し、ウェットエッチングによる耐性についても第１絶縁部７１と同等の絶縁膜でもよい。本実施形態では、絶縁膜３７４の材料および組成は、例えば、ブロック絶縁膜４１（例えば、ブロック絶縁膜４１の絶縁膜４６）の材料および組成と同じである。絶縁膜３７４の形成は、後述する異種絶縁膜３７４Ａとの置換により行われる。
以下、半導体記憶装置１Ｂの製造工程のうち、第２絶縁部７２を形成する工程について説明する。なお、半導体記憶装置１Ｂの製造工程のうち、第２絶縁部７２以外の製造工程については、第１の実施形態と同様であるため、説明を省略する。
図１０Ａから図１０Ｇは、第３の実施形態の半導体記憶装置１の製造工程の一部を示す断面図である。各図における（ａ）部分は、各図中の（ｂ）部分におけるａ－ａ線に沿う断面図である。各図における（ｂ）部分は、各図中の（ａ）部分におけるｂ－ｂ線に沿う断面図である。
図１０Ａは、第１の実施形態の図６Ｃの工程に対応する工程を示す図である。本実施形態では、メモリトレンチＭＴの内面に異種絶縁膜３７４Ａが形成される。異種絶縁膜３７４Ａは、例えば、アモルファスシリコン（ａ‐Ｓｉ）のような半導体材料で形成された半導体膜である。異種絶縁膜３７４Ａは、後述する中間絶縁層１０７ｂ（すなわち第１絶縁部７１）と比べて、ウェットエッチングに対する耐性が弱い膜である。
次に、図１０Ｂに示すように、第１の実施形態と同様に、メモリトレンチＭＴの内部を埋めるように酸化シリコンによる中間絶縁層１０７ｂが形成される。その後、図１０Ｃに示すように、エッチングによりメモリホールＡＨが形成される。
次に、図１０Ｄに示すように、メモリホールＡＨに、第１エッチャントが供給される。これにより、メモリホールＡＨを拡径するとともに、メモリホールＡＨに露出した異種絶縁膜３７４Ａの端部が除去され、メモリホールＡＨに繋がる第１空間部１０８が形成される。
次に、図１０Ｅに示すように、メモリホールＡＨに、第２エッチャントが供給される。これにより、メモリホールＡＨに露出した複数の犠牲層１０１の一部が除去されて、第１空間部１０８に繋がる第２空間部１０９が形成される。
次に、図１０Ｆに示すように、ウェットエッチングにより異種絶縁膜３７４Ａが除去され、異種絶縁膜３７４Ａが除去された空間に絶縁材料が埋められる。これにより、第１絶縁層の＋Ｘ方向の端部および－Ｘ方向の端部に位置する絶縁膜３７４が形成される。本実施形態では、絶縁膜３７４は、例えば、ブロック絶縁膜４１（例えばブロック絶縁膜４１の絶縁膜４６）を形成する工程で、ブロック絶縁膜４１（例えばブロック絶縁膜４１の絶縁膜４６）と一体に形成される。その後、図１０Ｇに示すように、第１の実施形態と同様に、セル構造体ＭＣが形成される。
このような構成によっても、第１の実施形態と同様に、集積度の向上を図ることができるとともに、電気特性の向上を図ることができる。
（第３の実施形態の変形例）
図１１は、第３の実施形態の変形例の半導体記憶装置１Ｂ´のメモリセルアレイ２を示す断面図である。上述した第３の実施形態では、異種絶縁膜３７４Ａが除去されて絶縁材料で埋め戻されている。一方で、本変形例では、異種絶縁膜３７４Ａが除去されず、異種絶縁膜３７４Ａが最終製品に残る態様である。本変形例の半導体記憶装置１Ｂ´は、例えば、上述した図１０Ｅの工程の後、第１の実施形態の図６Ｈの工程が行われることで形成される。
このような構成によっても、第１の実施形態と同様に、集積度の向上を図ることができるとともに、電気特性の向上を図ることができる。
（第４の実施形態）
次に、第４の実施形態について説明する。第４の実施形態は、第１仮想線Ｌ１と第２仮想線Ｌ２との交差角度αが９０度になる点で、第１の実施形態とは異なる。なお以下に説明する以外の構成は、第１の実施形態と同様である。
図１２は、第４の実施形態の半導体記憶装置１Ｃのメモリセルアレイ２を示す断面図である。本実施形態では、第１絶縁層７０のＹ方向でピラー６０側の端部７０ａがＸ方向に延びる直線状である。第１絶縁層７０の形状は、Ｚ方向視で、Ｙ方向に延びる矩形状となっている。本実施形態では、第１仮想線Ｌ１と第２仮想線Ｌ２との交差角度αが９０度である。また、セル構造体ＭＣのＸ方向の第２寸法Ｌｃ２に対するＹ方向の第１寸法Ｌｃ１の割合、いわゆる、セル構造体ＭＣのアスペクト比（Ｌｃ１／ＬＣ２）は、例えば、９０％以上１００％未満である。
続いて、半導体記憶装置１Ｃの製造工程のうち第１絶縁層７０を形成する工程について説明する。なお、半導体記憶装置１Ｃの製造工程のうち、第１絶縁層７０以外の製造工程については、第１の実施形態と同様であるため、説明を省略する。
図１３Ａから図１３Ｃは、第４の実施形態の半導体記憶装置１Ｃの製造工程の一部を示す断面図である。各図における（ａ）部分は、各図中の（ｂ）部分におけるａ－ａ線に沿う断面図である。各図における（ｂ）部分は、各図中の（ａ）部分におけるｂ－ｂ線に沿う断面図である。
本実施形態では、図１３Ａに示すように、メモリトレンチＭＴの内部を埋めるように酸化シリコンによる中間絶縁層１０７ｂが形成される。その後、図１３Ｂに示すように、エッチングによりメモリホールＡＨが形成される。本実施形態では、エッチャントとしてガスが用いられる。これにより、第１絶縁層７０のＹ方向でピラー６０側の端部７０ａがＸ方向に延びる直線状に形成される。
次に、図１３Ｃに示すように、メモリホールＡＨに、第２エッチャントが供給される。これにより、メモリホールＡＨに露出した複数の犠牲層１０１の一部が除去されて、第２空間部１０９が形成される。本実施形態の半導体記憶装置１は、例えば、上述した図１３Ｃの工程の後、第１の実施形態の図６Ｈの工程が行われることで形成される。
このような構成によれば、第１の実施形態と同様に、集積度の向上を図ることができるとともに、電気特性の向上を図ることができる。
（第１から第４の実施形態の変形例）
図１４は、第１から第４の実施形態の変形例の半導体記憶装置１のメモリセルアレイ２を示す断面図である。第１から第４の実施形態の変形例では、トンネル絶縁膜６３の一部５６３ａは、傾斜部７２ｓに沿って設けられる。すなわち、トンネル絶縁膜６３の一部５６３ａは、ブロック絶縁膜４１の一部に対して傾斜部７２ｓとは反対側に位置する。このような構成によれば、第１の実施形態と同様に、集積度の向上を図ることができるとともに、電気特性の向上を図ることができる。
以上、いくつかの実施形態および変形例について説明したが、実施形態は上記例に限定されない。「第１電荷蓄積部」および「第２電荷蓄積部」は、浮遊ゲート電極ＦＧでなくてもよい。例えば、「第１電荷蓄積部」および「第２電荷蓄積部」は、チャージトラップ膜であってもよい。この場合、「第１電荷蓄積部」および「第２電荷蓄積部」が浮遊ゲート電極ＦＧである場合と比較して、セル構造体ＭＣのＸ方向Ｌｃ２の寸法が小さくなる。
上述したように、弱耐性絶縁膜７４は、第１絶縁部７１と比べて、成膜温度が低い膜でなくてもよい。例えば、弱耐性絶縁膜７４は、第１絶縁部７１と比べて、結晶化率が低い膜、または、シリコンおよび酸素以外の不純物の含有率が高い膜であってもよい。弱耐性絶縁膜７４が、第１絶縁部７１と比べて、結晶化率が低い膜である場合、弱耐性絶縁膜７４を第１絶縁部７１と同じ組成で作成して製造コストを抑えつつ、弱耐性絶縁膜７４を、第１絶縁部７１と比べて、ウェットエッチングに対する耐性が弱い膜とすることができる。また、弱耐性絶縁膜７４が、第１絶縁部７１と比べて、シリコンおよび酸素以外の不純物の含有率が高い膜である場合、弱耐性絶縁膜７４のウェットエッチングに対する耐性を容易に調整することができる。弱耐性絶縁膜７４に含有される他の不純物としては、例えば炭素等が挙げられる。
以上説明した少なくともひとつの実施形態によれば、半導体記憶装置は、第１絶縁層を有する。第１絶縁層は、第１方向で柱状絶縁部と並び、第１配線と第２配線との間に設けられるとともに、少なくとも一部が第１電荷蓄積部と第２電荷蓄積部との間に設けられている。第１絶縁層は、第２方向で第１絶縁層の端に位置して第１方向に延びた第１縁を有する。第１縁上で柱状絶縁部に最も近い位置を第１位置、第１絶縁層のなかで第１縁とは異なる位置で柱状絶縁部に最も近い位置を第２位置、第１縁に沿う仮想線を第１仮想線、第１位置と第２位置とを結ぶ仮想線を第２仮想線とすると、第１絶縁層の内側から見た第１仮想線と第２仮想線との交差角度は、９０度以上である。このような構成によれば、半導体記憶装置の高性能化を図ることができる。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
１，１Ａ，１Ｂ，１Ｂ´，１Ｃ…半導体記憶装置、３２…絶縁膜（層間絶縁膜）、４１Ａ…第１ブロック絶縁膜（第１絶縁膜）、４１Ｂ…第２ブロック絶縁膜、６０…ピラー（柱状体）、６１…チャネル層、６１Ａ…第１チャネル部、６１Ｂ…第２チャネル部、６２…コア絶縁部（柱状絶縁部）、６３…トンネル絶縁膜（第２絶縁膜）、７０…第１絶縁層、７１…第１絶縁部、７２Ａ…第２絶縁部（第１端部）、７２ｅ１…第１縁、７２ｓ…傾斜部、１０１…犠牲層、１０７…中間絶縁層（絶縁層）、ＷＬ…ワード線、ＷＬＡ…第１ワード線（第１配線）、ＷＬＢ…第２ワード線（第２配線）、ＦＧ…浮遊ゲート電極、ＦＧＡ…第１浮遊ゲート電極（第１電荷蓄積部）、ＦＧＢ…第２浮遊ゲート電極（第２電荷蓄積部）、ＭＴ…メモリセルトレンチ（溝）、ＡＨ…メモリホール（穴）、２７４…薄膜絶縁膜、３７４…絶縁膜、３７４Ａ…異種絶縁膜

Claims (14)

  1. 第１方向に延びた第１配線と、
    前記第１方向とは交差する第２方向で前記第１配線から離れ、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に位置し、前記第１方向および前記第２方向とは交差する第３方向に延びた柱状絶縁部と、
    前記第１配線と前記柱状絶縁部との間に位置し、前記第３方向に延びた第１チャネル部と、
    前記第１配線と前記第１チャネル部との間に位置した第１電荷蓄積部と、
    前記第２配線と前記柱状絶縁部との間に位置し、前記第３方向に延びた第２チャネル部と、
    前記第２配線と前記第２チャネル部との間に位置した第２電荷蓄積部と、
    前記第１方向で前記柱状絶縁部と並び、前記第１配線と前記第２配線との間に設けられるとともに、少なくとも一部が前記第１電荷蓄積部と前記第２電荷蓄積部との間に設けられた第１絶縁層と、
    を備え、
    前記第１絶縁層は、前記第２方向で前記第１絶縁層の端に位置して前記第１方向に延びた第１縁を有し、
    前記第１方向および前記第２方向に沿う断面において、前記第１縁上で前記柱状絶縁部に最も近い位置を第１位置、前記第１絶縁層のなかで前記第１縁とは異なる位置で前記柱状絶縁部に最も近い位置を第２位置、前記第１縁に沿う仮想線を第１仮想線、前記第１位置と前記第２位置とを結ぶ仮想線を第２仮想線とすると、前記第１絶縁層の内側から見た前記第１仮想線と前記第２仮想線との交差角度は、９０度以上である、
    半導体記憶装置。
  2. 前記第１絶縁層は、前記第１縁を含む第１端部と、前記第１絶縁層のうち前記第１縁から前記第２方向に離れて位置する第１絶縁部とを有し、
    前記第１端部は、前記第１方向で前記柱状絶縁部に近付くに従い前記第１絶縁部に近付くように傾斜した傾斜部を含む、
    請求項１に記載の半導体記憶装置。
  3. 前記第１配線と前記第１電荷蓄積部との間に位置した第１絶縁膜をさらに備え、
    前記第１絶縁膜の一部は、前記傾斜部に沿って設けられている、
    請求項２に記載の半導体記憶装置。
  4. 前記柱状絶縁部と、前記第１チャネル部と前記第２チャネル部とを含むチャネル層と、前記チャネル層を囲う第２絶縁膜と、を含む柱状体を備え、
    前記柱状体は、前記第１方向で前記傾斜部と並ぶ部分を有し、
    前記傾斜部の前記第１方向の寸法と、前記傾斜部の前記部分の前記第１方向の寸法の半分との合計寸法は、前記柱状体の前記第１方向の最大寸法の半分と同じ以上である、
    請求項２または請求項３に記載の半導体記憶装置。
  5. 前記第１端部は、前記第１絶縁部と比べて、ウェットエッチングに対する耐性が弱い１つ以上の絶縁膜を含む、
    請求項２から請求項４のうちいずれか１項に記載の半導体記憶装置。
  6. 前記１つ以上の絶縁膜は、前記第１絶縁部と比べて、成膜温度が低い、結晶化率が低い、または、シリコンおよび酸素以外の不純物の含有率が高い膜である、
    請求項５に記載の半導体記憶装置。
  7. 前記第１端部は、前記第２方向の膜厚が１０ｎｍ以下の複数の絶縁膜を含む、
    請求項２から請求項４のうちいずれか１項に記載の半導体記憶装置。
  8. 前記第１端部は、前記第１絶縁部とは材料が異なる異種絶縁膜を含む、
    請求項２から請求項４のうちいずれか１項に記載の半導体記憶装置。
  9. 前記異種絶縁膜は、半導体膜である、
    請求項８に記載の半導体記憶装置。
  10. 前記第１配線と前記第１電荷蓄積部との間に位置した第１絶縁膜と、
    前記柱状絶縁部と、前記第１チャネル部と前記第２チャネル部とを含むチャネル層と、前記チャネル層を囲う第２絶縁膜と、を含む柱状体と、
    を備え、
    前記第１電荷蓄積部は、前記第１方向における前記第１電荷蓄積部の寸法を二等分する位置に設けられた中心部を有し、
    前記第１電荷蓄積部の中心部に対して前記第１方向の一方側に位置する領域において、前記第１方向における前記第１絶縁膜の第１端と、前記第１絶縁膜と前記第２絶縁膜との界面において前記第１方向で前記第１端から最も離れた位置との間の前記第１方向の寸法を第１寸法、前記第２方向で前記第１電荷蓄積部の第１絶縁部と並ぶ位置において前記第１絶縁膜の外周面と前記第２絶縁膜の外周面との間の前記第２方向の寸法を第２寸法とすると、
    第１寸法／第２寸法の比率が６０％以上である、
    請求項１から請求項９のうちいずれか１項に記載の半導体記憶装置。
  11. 第１寸法／第２寸法の比率が８０％以上である、
    請求項１０に記載の半導体記憶装置。
  12. 第１方向に延びた第１配線と、
    前記第１方向とは交差する第２方向で前記第１配線から離れ、前記第１方向に延びた第２配線と、
    前記第１配線と前記第２配線との間に位置し、前記第１方向および前記第２方向とは交差する第３方向に延びた柱状絶縁部と、
    前記第１配線と前記柱状絶縁部との間に位置し、前記第３方向に延びた第１チャネル部と、
    前記第１配線と前記第１チャネル部との間に位置した第１電荷蓄積部と、
    前記第２配線と前記柱状絶縁部との間に位置し、前記第３方向に延びた第２チャネル部と、
    前記第２配線と前記第２チャネル部との間に位置した第２電荷蓄積部と、
    前記第１方向で前記柱状絶縁部と並び、前記第１配線と前記第２配線との間に設けられるとともに、少なくとも一部が前記第１電荷蓄積部と前記第２電荷蓄積部との間に設けられた第１絶縁層と、
    を備え、
    前記第１絶縁層は、前記第２方向で前記第１絶縁層の端に位置して前記第１方向に延びた第１縁を含む前記第２方向の端部である第１端部と、前記第１絶縁層のうち前記第１縁から前記第２方向に離れて位置する第１絶縁部とを有し、
    前記第１端部は、前記第１方向で前記柱状絶縁部に近付くに従い前記第１絶縁部に近付くように傾斜した傾斜部を含む、
    半導体記憶装置。
  13. 前記柱状絶縁部と、前記第１チャネル部と前記第２チャネル部とを含むチャネル層と、前記チャネル層を囲う第２絶縁膜と、を含む柱状体を備え、
    前記柱状体は、前記第１方向で前記傾斜部と並ぶ部分を有し、
    前記傾斜部の前記第１方向の寸法と、前記傾斜部の前記部分の前記第１方向の寸法の半分との合計寸法は、前記柱状体の前記第１方向の最大寸法の半分と同じ以上である、
    請求項１２に記載の半導体記憶装置。
  14. 複数の犠牲層と複数の層間絶縁膜とを第１方向に１層ずつ交互に積層することで中間積層体を形成し、
    前記中間積層体内を前記第１方向および前記第１方向とは交差する第２方向に延びた溝を形成して前記溝に絶縁層を形成し、
    前記絶縁層に前記第１方向に延びた穴を形成し、
    前記穴に第１エッチャントを供給することで、前記溝の側面に面する前記絶縁層の端部の一部を除去して前記穴に繋がる空間部を形成し、
    前記穴に第２エッチャントを供給することで、前記穴および前記空間部に露出した前記複数の犠牲層の各々の一部を除去する、
    ことを含む半導体記憶装置の製造方法。
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