CN114068493A - 一种封装模组及其封装方法、电子设备 - Google Patents
一种封装模组及其封装方法、电子设备 Download PDFInfo
- Publication number
- CN114068493A CN114068493A CN202010757065.6A CN202010757065A CN114068493A CN 114068493 A CN114068493 A CN 114068493A CN 202010757065 A CN202010757065 A CN 202010757065A CN 114068493 A CN114068493 A CN 114068493A
- Authority
- CN
- China
- Prior art keywords
- conductive
- substrate
- columns
- adjacent
- conductive adhesive
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000004806 packaging method and process Methods 0.000 title claims abstract description 47
- 238000000034 method Methods 0.000 title claims abstract description 37
- 239000000853 adhesive Substances 0.000 claims abstract description 102
- 230000001070 adhesive effect Effects 0.000 claims abstract description 102
- 238000005192 partition Methods 0.000 claims abstract description 78
- 239000000758 substrate Substances 0.000 claims abstract description 77
- 238000002955 isolation Methods 0.000 claims abstract description 75
- 238000011049 filling Methods 0.000 claims description 87
- 239000004033 plastic Substances 0.000 claims description 49
- 238000004519 manufacturing process Methods 0.000 claims description 10
- 238000002360 preparation method Methods 0.000 claims description 7
- 238000000926 separation method Methods 0.000 claims 2
- 230000000694 effects Effects 0.000 description 24
- 239000000463 material Substances 0.000 description 22
- 229910052751 metal Inorganic materials 0.000 description 21
- 239000002184 metal Substances 0.000 description 21
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 15
- 229910052802 copper Inorganic materials 0.000 description 15
- 239000010949 copper Substances 0.000 description 15
- 238000000465 moulding Methods 0.000 description 12
- HUWSZNZAROKDRZ-RRLWZMAJSA-N (3r,4r)-3-azaniumyl-5-[[(2s,3r)-1-[(2s)-2,3-dicarboxypyrrolidin-1-yl]-3-methyl-1-oxopentan-2-yl]amino]-5-oxo-4-sulfanylpentane-1-sulfonate Chemical compound OS(=O)(=O)CC[C@@H](N)[C@@H](S)C(=O)N[C@@H]([C@H](C)CC)C(=O)N1CCC(C(O)=O)[C@H]1C(O)=O HUWSZNZAROKDRZ-RRLWZMAJSA-N 0.000 description 9
- BQCADISMDOOEFD-UHFFFAOYSA-N Silver Chemical compound [Ag] BQCADISMDOOEFD-UHFFFAOYSA-N 0.000 description 9
- 229910052709 silver Inorganic materials 0.000 description 9
- 239000004332 silver Substances 0.000 description 9
- 239000011347 resin Substances 0.000 description 7
- 229920005989 resin Polymers 0.000 description 7
- 239000003292 glue Substances 0.000 description 6
- 239000000084 colloidal system Substances 0.000 description 5
- 238000003698 laser cutting Methods 0.000 description 4
- 239000000243 solution Substances 0.000 description 4
- 238000003466 welding Methods 0.000 description 4
- 230000001413 cellular effect Effects 0.000 description 3
- 238000004891 communication Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 230000006870 function Effects 0.000 description 3
- 239000011810 insulating material Substances 0.000 description 3
- 239000011159 matrix material Substances 0.000 description 3
- 230000015654 memory Effects 0.000 description 3
- 238000002156 mixing Methods 0.000 description 3
- 238000012986 modification Methods 0.000 description 3
- 230000004048 modification Effects 0.000 description 3
- 239000004925 Acrylic resin Substances 0.000 description 2
- 229920000178 Acrylic resin Polymers 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- XEEYBQQBJWHFJM-UHFFFAOYSA-N Iron Chemical compound [Fe] XEEYBQQBJWHFJM-UHFFFAOYSA-N 0.000 description 2
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 239000004020 conductor Substances 0.000 description 2
- 238000005520 cutting process Methods 0.000 description 2
- 239000003989 dielectric material Substances 0.000 description 2
- 239000003822 epoxy resin Substances 0.000 description 2
- 238000005429 filling process Methods 0.000 description 2
- PCHJSUWPFVWCPO-UHFFFAOYSA-N gold Chemical compound [Au] PCHJSUWPFVWCPO-UHFFFAOYSA-N 0.000 description 2
- 229910052737 gold Inorganic materials 0.000 description 2
- 239000010931 gold Substances 0.000 description 2
- 238000002347 injection Methods 0.000 description 2
- 239000007924 injection Substances 0.000 description 2
- 239000007769 metal material Substances 0.000 description 2
- 239000012768 molten material Substances 0.000 description 2
- 229920000647 polyepoxide Polymers 0.000 description 2
- 239000011148 porous material Substances 0.000 description 2
- 239000005060 rubber Substances 0.000 description 2
- 229910001220 stainless steel Inorganic materials 0.000 description 2
- 239000010935 stainless steel Substances 0.000 description 2
- 239000012815 thermoplastic material Substances 0.000 description 2
- 229920001187 thermosetting polymer Polymers 0.000 description 2
- 238000010521 absorption reaction Methods 0.000 description 1
- 230000001154 acute effect Effects 0.000 description 1
- 229910052786 argon Inorganic materials 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 150000001875 compounds Chemical class 0.000 description 1
- 238000001723 curing Methods 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 238000009434 installation Methods 0.000 description 1
- 229910052742 iron Inorganic materials 0.000 description 1
- 238000010329 laser etching Methods 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 229910000510 noble metal Inorganic materials 0.000 description 1
- 239000005022 packaging material Substances 0.000 description 1
- 238000007747 plating Methods 0.000 description 1
- 230000035945 sensitivity Effects 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 238000001029 thermal curing Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/552—Protection against radiation, e.g. light or electromagnetic waves
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
- H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76837—Filling up the space between adjacent conductive structures; Gap-filling properties of dielectrics
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/02—Containers; Seals
- H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
- H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
- H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
- H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
- H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
- H01L25/065—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L25/0655—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L27/00 the devices being arranged next to each other
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
- H01L25/18—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof the devices being of types provided for in two or more different subgroups of the same main group of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N
-
- H—ELECTRICITY
- H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
- H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
- H05K1/00—Printed circuits
- H05K1/18—Printed circuits structurally associated with non-printed electric components
- H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/16—Fillings or auxiliary members in containers or encapsulations, e.g. centering rings
- H01L23/18—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device
- H01L23/24—Fillings characterised by the material, its physical or chemical properties, or its arrangement within the complete device solid or gel at the normal operating temperature of the device
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Physics & Mathematics (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- General Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- Manufacturing & Machinery (AREA)
- Health & Medical Sciences (AREA)
- Electromagnetism (AREA)
- Toxicology (AREA)
- Shielding Devices Or Components To Electric Or Magnetic Fields (AREA)
- Container Filling Or Packaging Operations (AREA)
- Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
Abstract
本申请提供了一种封装模组及其封装方法、电子设备,封装模组包括至少两个器件组及用于屏蔽至少两个器件组的屏蔽结构。屏蔽结构包括用于电磁隔离每相邻的两个器件组的隔离墙。隔离墙包括多个导电柱及导电胶,导电柱的导电率大于导电胶的导电率。多个导电柱间隔排列且与基板的地层电连接,导电胶填充在任意相邻的导电柱之间的间隙内,并通过导电胶将任意相邻的导电柱电连接。由上述描述可看出,隔离墙采用导电柱与导电胶组成,导电柱的导电率大于导电胶,从而提升了隔离墙的导电率;采用导电柱作为隔离墙的一部分,减少了导电胶的使用量,降低了整个屏蔽结构的成本,进而降低整个封装模组的成本。
Description
技术领域
本申请涉及到电子技术领域,尤其涉及到一种封装模组及其封装方法、电子设备。
背景技术
随着电子设备如手机,智能手表等内部模组越来越紧凑,电子设备中组件之间的距离越来越小,致使电子设备中的组件容易受到其它相邻组件的电磁干扰。例如,电子设备中的行动热点(Wi-Fi)收发器和蓝牙收发器往往相邻设置。Wi-Fi收发器在工作时产生的干扰信号会干扰蓝牙收发器的工作。同理,蓝牙收发器在工作时产生的干扰信号也会干扰Wi-Fi收发器的工作。
为了降低相邻组件之间的电磁干扰,同时降低用于电磁屏蔽的模组在电子设备中占用的空间,***级封装(system in a package,SIP)有望成为主流的电磁屏蔽方案。以Wi-Fi收发器和蓝牙收发器为例,如图1所示,在目前的***级封装中,Wi-Fi收发器3和蓝牙收发器2设置于基板1的同一个表面,在***级封装的外表面设置有金属层4,该金属层4与基板1构成了容纳Wi-Fi收发器3和蓝牙收发器2的空间。同时,在Wi-Fi收发器3和蓝牙收发器2之间还设置有金属隔离壁5,金属隔离壁5可以将上述空间分为两个独立的子空间。其中一个子空间可以容纳Wi-Fi收发器3,另一个子空间可以容纳蓝牙收发器2。Wi-Fi收发器3与金属隔离壁5之间,以及蓝牙收发器2与金属隔离壁5之间还填充有塑封料6。金属隔离壁5多由导电胶凝固而成,但是目前的导电胶多包含有金、银等贵金属材料,使导电胶的成本较高,不利于降低***级封装的工艺成本。此外,相较于金属导体,导电胶的电导率较低,电磁屏蔽效果也不够理想。无法达到屏蔽要求。
发明内容
本申请提供了一种封装模组及其封装方法、电子设备,旨在改善封装模组的屏蔽效果。
第一方面,提供了一种封装模组,封装模组应用于电子设备中,用于改善封装模组的屏蔽效果。封装模组包括用于承载器件的基板,以及设置在所述基板上的至少两个器件组,至少两个器件组为需要电磁隔离的不同器件组。封装模组还包括用于屏蔽至少两个器件组的屏蔽结构。屏蔽结构包括用于电磁隔离每相邻的两个器件组的隔离墙。为改善屏蔽效果,本申请提供的隔离墙至少包括导电柱及导电胶,其中,导电柱的导电率大于所述导电胶的导电率。导电柱的个数为多个,多个导电柱与基板的地层电连接。多个导电柱在排列时间隔排列,任意相邻的导电柱之间存在间隙。导电胶填充在任意相邻的导电柱之间的间隙内,并通过导电胶将任意相邻的导电柱电连接,从而使得导电柱与导电胶组成一个类似墙体的结构,将两个器件组电磁隔离。由上述描述可看出,通过导电柱与导电胶组成隔离墙,一方面采用导电柱作为隔离墙的一部分时,由于导电柱的导电率大于导电胶的导电率,因此提升了隔离墙的导电率;另一方面采用导电柱作为隔离墙的一部分,可减少导电胶的使用量,降低了整个屏蔽结构的成本,进而降低整个封装模组的成本。
在一个具体的可实施方案中,所述屏蔽结构还包括屏蔽罩,所述屏蔽罩朝向所述基板的至少部分表面并与所述基板的地层电连接,所述至少两个器件组位于所述屏蔽罩与所述基板围成的空间内;所述导电胶与所述屏蔽罩电连接。通过屏蔽罩与基板组成容纳至少两个电器组的空间。
在一个具体的可实施方案中,所述导电柱与所述屏蔽罩的内壁相接触。实现隔离墙与屏蔽罩之间的连接。
在一个具体的可实施方案中,所述导电柱与所述屏蔽罩之间间隔有间隙,所述导电胶填充在所述屏蔽罩与所述导电柱之间的间隙。可采用不同的方式实现隔离墙与屏蔽罩的电连接。
在一个具体的可实施方案中,在所述导电柱与所述屏蔽罩之间间隔有间隙时,所述间隙小于等于300μm。导电柱具有一定的高度,可改善隔离墙的隔离效果。
在一个具体的可实施方案中,导电柱之间间距大于等于50μm,且小于等于100μm。提高了导电柱的密度,提升了隔离墙的屏蔽效果。
在一个具体的可实施方案中,导电柱可为矩形柱、椭圆柱、圆柱等不同形状的柱体。可通过不同形状的导电柱达到改善隔离墙的屏蔽效果。
在一个具体的可实施方案中,在导电柱为圆柱时,导电柱的直径大于等于20μm,且小于等于50μm。保证了导电柱具有一定的体积,改善隔离墙的屏蔽效果。
在一个具体的可实施方案中,所述多个导电柱排布成多排,所述排的方向为所述隔离墙的长度方向;所述封装模组还包括塑封体,所述至少两个器件组均被塑封在所述塑封体内,且每个导电柱的部分侧壁被所述塑封体所包裹;相邻两排导电柱之间具有一个开槽,每个导电柱的部分侧壁外露在所述槽内;所述导电胶填充在所述槽内,且包裹所述每个导电柱外露在所述槽内的部分侧壁。通过将导电胶填充到槽体内,实现导电柱与导电胶的电连接。
在一个具体的可实施方案中,所述多个导电柱排列成两排,且所述两排导电柱中的导电柱一一对齐;或,所述多个导电柱排列成两排,且所述两排导电柱中的导电柱错位设置。导电柱可采用不同方式排列。
在一个具体的可实施方案中,所述多个导电柱排布成多排,所述排的方向为所述隔离墙的长度方向;
所述封装模组还包括塑封体,所述至少两个器件组均被塑封在所述塑封体内,且每个导电柱的部分侧壁被所述塑封体所包裹;每相邻的四个导电柱之间具有一个填充孔,且每个导电柱的部分侧壁外露在对应的填充孔;所述导电胶填充在每个填充孔,且所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。通过设置填充孔,并将导电胶填充到填充孔内实现导电柱与导电胶的电连接。
在一个具体的可实施方案中,所述多个导电柱排列成一排;所述封装模组还包括塑封体,所述至少两个器件组被塑封在所述塑封体内,且每个导电柱的部分侧壁被所述塑封体所包裹;每相邻的两个导电柱之间具有一个填充孔,且每个导电柱的部分侧壁外露在对应的填充孔;所述导电胶填充在每个填充孔,且所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。通过设置填充孔,并将导电胶填充到填充孔内实现导电柱与导电胶的电连接。
在一个具体的可实施方案中,所述多个导电柱的体积与所述隔离墙的体积之比大于或等于10%且小于或等于30%。保证了隔离墙中导电柱的占比,提升了隔离墙的导电率,进而改善了隔离墙的屏蔽效果。
第二方面,提供了一种电子设备,该电子设备可为手机、平板电脑、智能手表等移动终端,该电子设备包括电路板,以及上述任一项所述的封装模组,所述封装模组固定在所述电路板上。在上述技术方案中,通过导电柱与导电胶组成隔离墙,一方面采用导电柱作为隔离墙的一部分时,由于导电柱的导电率大于导电胶的导电率,因此提升了隔离墙的导电率;另一方面采用导电柱作为隔离墙的一部分,可减少导电胶的使用量,降低了整个屏蔽结构的成本,进而降低整个封装模组的成本。
在一个具体的可实施方案中,电子设备的电路板为所述封装模组的基板。简化了电子设备中的结构。
第三方面,提供了一种封装模组的制备方法,该方法包括以下步骤:
在基板上设置至少两个器件组;
在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;
在所述多个导电柱之间的间隙内填充导电胶,并将相邻的导电柱电连接;
所述导电柱与所述导电胶电磁隔离每相邻的两个器件组。
在上述技术方案中,通过导电柱与导电胶组成隔离墙,一方面采用导电柱作为隔离墙的一部分时,由于导电柱的导电率大于导电胶的导电率,因此提升了隔离墙的导电率;另一方面采用导电柱作为隔离墙的一部分,可减少导电胶的使用量,降低了整个屏蔽结构的成本,进而降低整个封装模组的成本。
在一个具体的可实施方案中,所述在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;具体为:
所述多个导电柱排布成多排;
设置塑封体包裹所述至少两个器件组及所述多个导电柱;
在相邻两排导电柱之间具有一个开槽,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在所述槽内;
在所述槽内填充导电胶,所述导电胶包裹所述每个导电柱外露在所述槽内的部分侧壁。通过采用在槽体内填充导电胶,实现导电柱与导电胶的电连接,并组成隔离墙。
在一个具体的可实施方案中,所述在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;具体为:
所述多个导电柱排布成多排;
设置塑封体包裹所述至少两个器件组及所述多个导电柱;
在每相邻的四个导电柱之间开设一填充孔,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在对应的填充孔;
在所述填充孔内填充导电胶,所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。通过采用在填充孔内填充导电胶,实现导电柱与导电胶的电连接,并组成隔离墙。
在一个具体的可实施方案中,所述在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;具体为:
所述多个导电柱排布成一排;
设置塑封体包裹所述至少两个器件组及所述多个导电柱;
在每相邻的两个导电柱之间开设一个填充孔,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在对应的填充孔;
在所述填充孔内填充导电胶,所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。通过采用在填充孔内填充导电胶,实现导电柱与导电胶的电连接,并组成隔离墙。
附图说明
图1为现有技术中的封装模组的结构示意图;
图2a为本申请实施例提供的一种封装模组的剖视图;
图2b为本申请实施例提供的封装模组的隔离墙的俯视图;
图3为本申请实施例提供的材料的导电率与屏蔽效果的对应关系图;
图4a~图4g为本申请实施例提供的封装模组的制备流程;
图5a为本申请实施例提供的一种封装模组的剖视图;
图5b为本申请实施例提供的封装模组的隔离墙的俯视图;
图6a为本申请实施例提供的一种封装模组的剖视图;
图6b为本申请实施例提供的封装模组的隔离墙的俯视图;
图7a为本申请实施例提供的一种封装模组的剖视图;
图7b为本申请实施例提供的封装模组的隔离墙的俯视图;
图8a为本申请实施例提供的一种封装模组的剖视图;
图8b为本申请实施例提供的封装模组的隔离墙的俯视图;
图9a为本申请实施例提供的一种封装模组的剖视图;
图9b为本申请实施例提供的封装模组的隔离墙的俯视图;
图10为本申请实施例提供的智能手表的结构示意图。
具体实施方式
下面将结合附图对本申请实施例作进一步描述。
首先说明封装模组,封装模组应用于具备通信功能的电子设备中,如紧凑便携式的电子设备(如智能手机,智能手表,无线路由器等)。这些电子设备内部包括易受射频干扰影响的器件,如Wifi、蓝牙、蜂窝信号相关的射频收发器电路,以及其他需使用时钟信号的器件,如处理器、储存器等。上述这些器件会在正常工作可能彼此产生电磁干扰。为了保护设备不受电磁干扰的影响,可将一些电路(如射频收发器)用金属屏蔽罩包裹,集成为封装模组,以达到阻挡信号,屏蔽电磁干扰。在集成封装模组时,封装模组中一般会存在至少两个会产生电磁干扰的器件,因此在封装模组中会对器件之间进行隔离。现有技术中采用银胶形成封装模组内部的器件之间的隔离,但是银胶一方面成本比较贵,另一方面隔离效果比较低,已经无法适应当前隔离要求。为此本申请实施例提供了一种改善隔离效果的封装模组,下面结合附图以及具体的实施例对本申请实施例提供的封装模组进行说明。
图2a示出了本申请实施例提供的封装模组的剖视图。封装模组包括基板10,以及承载基板10上的器件,还包括用于屏蔽器件的屏蔽结构(图中未标示)。屏蔽结构用以将器件电磁隔离,以将器件之间或者器件与外界环境进行屏蔽。上述器件可为Wifi、蓝牙、窝信号相关的射频收发器电路,或者使用时钟信号的器件,如处理器、储存器等。
基板10可采用不同类型的基板,如印刷电路板或者铺设有电路的板层。基板10具有承载面,该承载面可为基板10上相对的两个表面,或者其中的一个表面。在设置器件时,器件可设置在承载面上,并与基板10的电路层电连接。电路层包括设置在基板10上或基板10内的金属层,以及用于与器件及屏蔽结构电连接的焊盘。在设置屏蔽结构时,屏蔽结构可通过与基板10的地层(电路层中的一部分电路)电连接,实现对器件的电磁隔离。
基板10的同一承载面可承载多个器件。为方便描述,按照器件的设置位置以及器件之间的电磁干扰将器件进行划分为至少两个器件组,且每个器件组中不包含会相互电磁干扰的器件。
图2a中示出了封装模组包含两个器件组的情况。封装模组包括第一器件组20和第二器件组30。第一器件组20和第二器件组30均为包含至少一个器件的组合。第一器件组20可仅包含一个器件,也可包含两个或两个以上的器件。应理解,在第一器件组20包含两个或两个以上的器件时,两个或两个器件应不会产生电磁干扰。第二器件组30可参考第一器件组20描述,在此不再赘述。在具体划分第一器件组20和第二器件组30时,第一器件组20和第二器件组30中的器件个数可以相同,也可以不相同。如第一器件组20包含有N个器件,第二器件组30包含有N个器件,N为自然数;或者,第一器件组20包含有N个器件,第二器件组30包含有M个器件,N、M为不相等的自然数。
作为一个可选的方案,封装模组还包括塑封体40,塑封体40用以包裹至少两个器件组,以保证每个器件组中的器件。塑封体40可采用不同的材质制备而成,如塑封体40可采用环氧树脂、丙烯酸树脂材料、电介质材料、热固材料、热塑材料、橡胶或其他绝缘材料制备而成。在制备时,可采用注入工艺在模制工具内形成塑封体40,塑封体40包裹每个器件组中的器件,以保护每个器件并将器件之间隔离。
屏蔽结构用于屏蔽至少两个器件组,以避免电磁干扰。屏蔽结构包括屏蔽罩60以及隔离墙50。屏蔽罩60朝向基板10的至少部分表面并与基板10的地层电连接,以实现接地。屏蔽罩60与基板10围成容纳空间,第一器件组20和第二器件组30容纳在屏蔽罩60与基板10围成的空间内。屏蔽罩60可采用不同的结构,示例性的,屏蔽罩60可为覆盖在塑封体40的金属层,或者还可为一个壳体结构。
隔离墙50设置在屏蔽罩60内并与屏蔽罩60电连接。另外,隔离墙50将屏蔽罩60内的空间划分成多个子空间。每个子空间对应容纳一个器件组,每个子空间为屏蔽罩60与隔离墙50形成的一个被屏蔽空间。
以第一器件组20和第二器件组30为例,在电磁隔离第一器件组20和第二器件组30时,隔离墙50用于将第一器件组20和第二器件组30电磁隔离。应理解,在器件组为至少两个时,如三个、四个等不同个数时,隔离墙50应可电磁隔离至少两个器件组中每相邻的两个器件组进行电磁隔离。在封装模组具有塑封体40时,隔离墙50可镶嵌在塑封体40中,以方便隔离墙50的设置。
每相邻的两个器件组之间的隔离墙50结构类似,因此以第一器件组20和第二器件组30之间的隔离墙50为例进行说明。
一并参考图2a及图2b,图2b示出了隔离墙的局部俯视图。为方便描述定义了方向a和方向b,方向a为第一器件组20和第二器件组30的排列方向;方向b为第一器件组20和第二器件组30需要信号隔离的方向。其中,方向b与方向a所在的平面平行于基板10的承载面。方向b可垂直于方向a或者与方向a之间具有夹角,该夹角可为任意大于0°且小于90°的锐角,如夹角可为5°、10°、30°、50°、60°、89°等不同的角度。
隔离墙50位于第一器件组20和第二器件组30之间,且隔离墙50的长度方向沿需要信号隔断第一器件组20和第二器件组30的方向设置,即隔离墙50的长度方向沿方向b。
隔离墙50为导电柱51及导电胶52混合的结构。隔离墙50包括多个导电柱51,且多个导电柱51排列成两排。每排导电柱中的导电柱51沿方向b排列,两排导电柱沿方向a排列。两排导电柱51中,沿方向a相邻的两个导电柱51之间间隔有间隙,沿方向b相邻的两个导电柱51之间也间隔有间隙。作为一个可选的方案,两排导电柱中的导电柱51一一对齐,即两个导电柱51沿方向a呈行排列,多个导电柱51呈矩阵排布。
导电柱51设置在基板10上时,导电柱51与基板10的地层电连接。在封装模组具有塑封体40时,塑封体40包裹上述的第一器件组20、第二器件组30和多个导电柱51。另外,塑封体40上开槽(图中未示出,槽体的形状可参考导电胶52的形状),该槽体用于容纳导电胶52。在导电胶52填充到槽体内时,与导电柱51电连接,并形成隔离墙50。
在形成槽体时,在相邻两排导电柱51之间开槽,槽体的长度方向沿方向b。在图2b中示例出槽体为长方形槽体,但本申请实施例提供的槽体还可采用其他形状,如椭圆形、长腰型等不同的形状。无论采用任何形状的槽体,应保证每个导电柱51仅部分侧壁外露在槽体内,部分被塑封体40包裹。以图2b中所示的长方形的槽体为例,槽体的底壁为基板10的承载面,每个导电柱51的部分侧壁外露在槽体中,即每个导电柱51的部分结构外凸到槽体内。
槽体可采用不同的工艺制备而成,示例性的,可采用激光刻蚀成槽体或者采用其他刻蚀方式形成槽体。上述的激光切割是利用经聚焦的高功率密度激光束照射工件,使被照射的材料迅速熔化、汽化、烧蚀或达到燃点,同时借助与光束同轴的高速气流吹除熔融物质,从而实现将工件割开。在采用激光切割的方式时,可保证开槽的精度,从而保证导电柱51的部分侧壁外露在槽体内。
导电胶52填充在槽体内时,填充满整个槽体。填充的导电胶52包裹每个导电柱51外露在槽体内的部分侧壁,并与导电柱51导电连接。由图2a及图2b可看出,在设置导电胶52时,导电胶52填充在任意相邻的导电柱51之间的间隙内,并可通过导电胶52将任意相邻的导电柱51电连接,从而使得导电柱51与导电胶52组成一个类似墙体的结构。结合导电柱51及导电胶52的设置方式,隔离墙50可看做将导电柱51作为主体结构,导电胶52作为连接结构将多个导电柱51串联起来组成一个墙体结构。在选择导电柱51和导电胶52时,导电柱51的导电率大于导电胶52的导电率,从而通过导电柱51增大隔离墙50的导电率。另外,在采用导电柱51和导电胶52混合组成隔离墙50时,导电柱51的侧面(被塑封体40包裹的部分侧壁的表面)可作为电磁信号反射面,提高了隔离墙50对电磁信号的反射,提升隔离墙50的隔离度。
作为一个可选的方案,导电柱51外露在槽体内的部分侧壁的面积占导电柱51侧壁面积的1/4~1/2之间,如导电柱51外露在槽体内的部分侧壁的面积占导电柱51侧壁总面积的1/2、1/3、1/4等不同的比例。在采用上述布置方式时,既保证了导电柱51与导电胶52的接触面积,降低了隔离墙50的电阻,同时,还可降低导电胶52的使用量。
作为一个可选的方案,多个导电柱51的总体积V1与隔离墙50的体积V2之比大于或等于10%且小于或等于30%。其中,多个导电柱51的总体积V1为多个导电柱51的体积v之和;隔离墙50的体积V2为多个导电柱51的总体积V1与导电胶52的体积V3之和。示例性的,V1:V2的比值可以为10%、15%、20%、25%、30%等任意介于10%~30%的值。在采用上述比例时,可保证设置的导电柱51可改善整个隔离墙50的导电率。另外,在采用上述比例的导电柱51时,当隔离墙50的总体积V2不变时,相对于现有技术中采用导电胶制备而成的等体积隔离墙时,可减少10%~30%量的导电胶52的使用量。
作为一个可选的方案,导电柱51之间间距介于大于或等于50μm且小于或等于100μm,以满足现有技术的开槽工艺,降低开槽的尺寸,进而降低导电胶52的使用量。示例性的,导电柱51之间的间距可介于50μm、80μm、120μm、200μm、240μm、280μm、100μm等任意介于50μm~100μm之间的距离。应理解上述导电柱51之间的间距既包括沿方向a相邻的两个导电柱51之间的间距,也包括沿方向b相邻的两个导电柱51之间的间距。
导电柱51可采用不同材料制备而成的导电柱,如导电柱51可采用铜、铝、铁、银、金等常见的导电材料。较佳的,导电柱51采用铜柱,铜柱具有良好的导电率以及较低的成本。在导电胶52采用银胶、导电柱51采用铜柱时,可降低隔离墙50的成本。另外,在采用上述的导电柱51及导电胶52的排布方式,还可减少导电胶52的用量,进一步的降低了隔离墙50的成本。
导电柱51的形状可采用不同的形状,如导电柱51可为矩形柱、椭圆柱、圆柱等不同形状的柱体。在本申请实施例中,导电柱51优选为圆柱,一方面方便制备,另一方面也方便与导电胶52连接。另外,导电柱51可采用直径不变的直圆柱,也可采用直径变化的阶梯柱或者锥形柱体,在具体应用时可根据实际的需要而定。
作为一个可选的方案,在导电柱51为圆柱时,导电柱51的直径介于大于或等于20μm且小于或等于50μm,保证了导电柱51具有一定的体积。示例性的,导电柱51的直径可为20μm、25μm、30μm、35μm、40μm、45μm、5μm等任意介于20μm~50μm之间的尺寸。
导电柱51在与基板10的地层电连接时,每个导电柱51通过基板10上的焊盘与地层电连接。导电柱51与焊盘连接时,可采用不同的方式。示例性的,导电柱51可通过引线键合工艺在基板10上植入两排导电柱51。引线键合(Wire Bonding)是一种使用细金属线,利用热、压力、超声波能量将金属引线与基板10焊盘紧密焊合。或者,导电柱51还可通过氩弧焊、激光焊等不同的焊接方式实现导电连接。
作为一个可选的方案,基板10上的焊盘的直径大于导电柱51的直径。示例性的,焊盘的直径可为60μm、70μm、80μm等大于导电柱51直径的不同尺寸。采用较大尺寸的焊盘时,既方便了导电柱51与焊盘之间的焊接,同时也可通过较大的焊盘提升导电柱51与地层的电连接效果。
作为一个可选的方案,基板10的部分焊盘外露在槽体内,在导电胶52填充到槽体内时,导电胶52可与外露在槽体内的焊盘电连接。提升了隔离墙50与地层电连接的效果,进而提高隔离墙50的电磁隔离效果。
隔离墙50与屏蔽罩60电连接时,包括但不限定隔离墙50的顶端及侧壁分别与屏蔽罩的顶壁及侧壁电连接、隔离墙50的顶端与屏蔽罩60的顶壁电连接或隔离墙50的侧端与屏蔽罩60的侧壁电连接。为方便描述,在图2a中引入了方向c,方向c垂直于基板10的承载面,方向c分别与方向a和方向b垂直。如图2a所示,隔离墙50的高度沿方向c,隔离墙50的顶端指隔离墙50背离基板10的端面。在设置隔离墙50时,隔离墙50的顶端与屏蔽罩60的顶面(屏蔽罩60朝向基板10设置第一器件组20的设置面的表面)电连接。在屏蔽罩60采用金属层时,隔离墙50外露在塑封体40外,金属层形成在塑封体40时,覆盖隔离墙50的顶端并与隔离墙50电连接。
隔离墙50的顶端与屏蔽罩60的顶面电连接时,可采用不同的方式。示例性的,屏蔽罩60仅通过导电胶52与隔离墙50电连接,导电柱51未与屏蔽罩60直接电连接。如图2a中所示,屏蔽罩60覆盖导电胶52,且与导电胶52电连接。导电柱51与屏蔽罩60之间间隔有间隙,导电柱51通过导电胶52与屏蔽罩60电连接。如导电柱51与屏蔽罩60之间间隔有间隙小于等于300μm。具体的,导电柱51与屏蔽罩60之间的间隙沿方向c方向的尺寸可为10μm、20μm、50μm、100μm、120μm、150μm、200μm、250μm、290μm、300μm等任意小于等于300μm的间隙。在采用上述结构时,导电柱51的长度满足距离屏蔽罩60的内壁最小距离小于等于300μm,保证导电柱51具有足够的高度,以提升第一器件组20和第二器件组30之间的隔离效果。隔离墙50与屏蔽罩60连接时,还可采用导电柱51与屏蔽罩60连接,即导电柱51的顶端与屏蔽罩60的内壁相接触,两者之间直接连接。在导电柱51与屏蔽罩60直接连接时,多个导电柱51将第一器件组20和第二器件组30隔离,可提升第一器件组20和第二器件组30之间的隔离效果。
为方便理解本申请实施例提供的隔离墙50的效果,下面结合图3对其进行说明。图3示例出了如下表不同电导率材料对于不同频率信号的仿真示意图。由图3可看出,电导率低的结构的电磁屏蔽效能低于电导率高的结构的电磁屏蔽效能。如针对低频信号屏蔽效能会少15db,高频信号屏蔽效能会少2~8db。而现有技术中的金属胶材料是多孔结构,其电导性约为5e5 S/m,低于纯铜材料的导电率(5.7e7)约2个数量级,因为其电磁效能也不佳。而本实施案例提供的隔离墙50采用铜柱与银胶混合的结构,可提升整体结构的导电性,因而将带来更好电磁屏蔽效果。
为方便理解本申请实施例提供的封装模组的制备过程,下面详细说明其制备流程。
本申请实施例提供的封装模组的制备方法包括以下步骤:
步骤001:在基板上设置至少两个器件组;
如图4a所示,上述步骤包括准备基板10,基板10可为印刷电路板或者其他类型的基板。但无论采用哪种类型的基板,基板10中均包含至少一层的金属线路层。金属线路层包括用于与至少两个器件组电连接的电路层以及地层。另外基板10上还设置有多个焊盘,如用于与至少两个器件组电连接的焊盘,以及用于与屏蔽结构电连接的焊盘。如图4b所示,在设置至少两个器件组时,在基板10的承载面贴装器件,如图4b中所示的第一器件组20和第二器件组30。器件组中的器件可包括各种有源无源器件、芯片、孤立的元器件或者元器件封装(封装的芯片)。
步骤002:在基板10上设置与基板的地层电连接的多个导电柱;其中,多个导电柱间隔排列,多个导电柱将每相邻的两个器件组隔离;
如图4c所示,在两个器件组之间设计信号隔断区域,在信号隔断区域中采用引线键合工艺植入两排导电柱51。引线键合(Wire Bonding)是一种使用细金属线,利用热、压力、超声波能量为使金属引线与基板10上的焊盘紧密焊合。其中的导电柱51可采用铜柱,铜柱的直径可为30μm,铜柱连接的焊盘的直径可为60μm。相邻的两个铜柱中心的距离大于或等于150且小于或等于300μm。另外设置的铜柱的高度不高于整个***级封装的塑封体高度,可能的高度范围为0.1mm~1.5mm。
步骤003:在多个导电柱之间的间隙内填充导电胶,并与相邻的导电柱电连接;
如图4d所示,设置塑封体40包裹第一器件组20、第二器件组30及多个导电柱51,以将第一器件组20、第二器件组30及多个导电柱51封装。示例性的,塑封体40的材料可采用环氧树脂、丙烯酸树脂材料、电介质材料、热固材料、热塑材料、橡胶或其他绝缘材料制备而成。制备工艺可采用注入工艺在模制工具内形成绝缘层。在器件组为至少两个时,塑封体40将至少两个器件组包裹。
如图4e所示,在相邻两排导电柱之间具有一个开槽,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在所述槽内。具体的,在铜柱区域(相邻的两排铜柱之间)使用激光刻蚀槽体41。示例性的,可采用激光切割的工艺。激光切割是利用经聚焦的高功率密度激光束照射工件,使被照射的材料迅速熔化、汽化、烧蚀或达到燃点,同时借助与光束同轴的高速气流吹除熔融物质,从而实现将工件割开。基于塑封体40采用的材料对于不同波长激光能量吸收敏感性,可实现选择性开槽。在开槽时,可选择性只把塑封体40的绝缘材料去除,而保留导电柱51不被去除。从而使得每个导电柱51的部分侧壁外露在槽体41内。可选的,开槽的宽度大于或等于100μm且小于或等于300μm,如开槽的宽度为100μm、150μm、200μm、250μm、300μm等任意介于100μm~300μm的宽度。上述开槽的宽度为槽体41在沿第一器件组20和第二器件组30排列方向上的宽度。可选的,在开槽时,铜柱的顶端可裸露出来也可不裸露出来。
如图4f所示,在所述槽内填充导电胶,所述导电胶包裹每个导电柱外露在槽内的部分侧壁。通过采用在槽体内填充导电胶52,实现导电柱51与导电胶52的电连接,并组成隔离墙50。具体的,在刻蚀出来的槽体中填充导电胶52材料。实现导电柱51部分外露表面和导电胶52材料电连通。本申请实施案例的导电胶52可采用银胶材料,银胶具备一定流动性,在一定压力和温度条件下,可填充满开槽结构,且保证能够与导电柱51良好的接触。在填充银胶材料后,对银胶材料做热固化处理。示例性的,固化工艺可采用在100~175摄氏度环境烘烤0.5~2个小时。
步骤004:制备屏蔽罩60。
如图4g所示,在整个封装模组的上表面和侧壁附着屏蔽罩60。实现导电胶52和屏蔽罩60电导通。在制备屏蔽罩60时,可采用工艺为物理溅射沉积。屏蔽罩60可采用不锈钢层、铜层的单层或者多层相结合的方式。屏蔽罩60的材料可采用除不锈钢外,还可采用其他可沉积的金属材料,如铜、镍和铝。另外,屏蔽罩60还可采用化学气相沉积金属、电镀等方法制备而成。制备的屏蔽罩60与隔离墙50及基板10的地层电连接。屏蔽罩60与隔离墙50的电连接方式可参考上述实施例中的相关结构描述,在此不再赘述。
通过上述描述可看出,在采用上述制备方法制备的封装模组,通过导电柱51与导电胶52组成隔离墙50,一方面采用的导电柱51的导电率大于导电胶52,从而提升了隔离墙50的导电率;另一方面,采用导电柱51作为隔离墙50的一部分,可减少导电胶52的使用量,可降低整个屏蔽结构的成本,进而降低整个封装模组的成本。
图5a及图5b,图5a示出了本申请实施例提供的***级封装的一种变形结构,图5b示出了隔离墙50的俯视图。图5a及图5b中的部分标号可参考图2a及图2b中的相同标号。在图5a及图5b所示的隔离墙50中,多个导电柱51排列成两排,每排导电柱中的导电柱51沿方向b排列,两排导电柱沿方向a排列。在两排导电柱51中,沿方向a相邻的两个导电柱51之间间隔有间隙,沿方向b相邻的两个导电柱51之间也间隔有间隙。作为一个可选的方案,两排导电柱51中的导电柱51错位设置。即沿方向b,两排导电柱51的设置位置相错。在填充导电胶52时,导电胶52包裹每个导电柱51外露在槽体内的部分侧壁。在采用如图5b所示的导电柱51排列方式时,两排错位排列的导电柱51会在b方向上外露更多的导电柱51侧壁,从而可有更多的电磁信号反射面,带来了更好的电磁屏蔽效果。
图6a及图6b,图6a示出了本申请实施例提供的***级封装的一种变形结构,图6b示出了隔离墙50的俯视图。图6a及图6b中的部分标号可参考图2a及图2b中的相同标号。在图6a及图6b所示的隔离墙50中,多个导电柱51阵列排列成两排。为填充导电胶52,每相邻的四个导电柱51之间具有一个填充孔,且每个导电柱51的部分侧壁外露在对应的填充孔。以图6b所示的结构为例。任意相邻的四个导电柱51之间开设有一个填充孔,多个填充孔沿方向b排列。且填充孔与一行导电柱51(沿方向a排列成行的导电柱51)交替排列。每个导电柱51均对应有至少一个填充孔,且每个导电柱51的部分侧壁外露在对应的填充孔中。导电胶52填充在每个填充孔,且导电胶52包裹每个导电柱51外露在对应的填充孔中的部分侧壁。以图6b所示的结构为例,每个填充孔填充的导电胶52与该填充孔中外露的每个导电柱51的部分侧壁均电连接。通过填充孔与一行导电柱51交替排列的方式,将多个导电柱51导电连接在一起。在采用上述结构时,相比图2a及图2b所示的开槽方式,可进一步的降低银胶的使用量,降低屏蔽结构的成本,同时也降低封装模组的成本。
作为一个可选的方案,填充孔的直径可大于或等于100μm且小于或等于300μm。如填充孔的直径可为100μm、150μm、200μm、250μm、300μm等任意介于100μm~300μm的尺寸。在采用上述孔径时,即可保证导电柱51之间的电连接效果,降低形成的隔离墙50的电阻,同时也可尽量降低导电胶52的使用量。
在采用上述结构时,对应的制备方法与图2a及图2b对应的制备方法相近似。唯一的区别在于在导电柱51之间的间隙内填充导电胶52,并与导电柱51电连接的步骤。在采用填充孔结构时,该步骤可采用:设置塑封体40包裹第一器件组20、第二器件组30及多个导电柱51,具体方案可参考图4d的相关描述。在每相邻的四个导电柱51之间开设一填充孔,每个导电柱51的部分侧壁被所述塑封体所包裹,部分侧壁外露在对应的填充孔,开孔的工艺可参考开槽体的工艺,在此不再赘述。在填充孔内填充导电胶52,导电胶52包裹导电胶52包裹每个导电柱51外露在对应的填充孔中的部分侧壁。导电胶52的材质以及填充工艺可参考图4e中的相关描述,在此不再赘述。
图7a及图7b,图7a示出了本申请实施例提供的***级封装的一种变形结构,图7b示出了隔离墙50的俯视图。图7a及图7b中的部分标号可参考图2a及图2b中的相同标号。在图7a及图7b所示的隔离墙50中,多个导电柱51排列成三排,每排导电柱51沿方向b排列,三排导电柱51沿方向a排列。在三排导电柱51中,沿方向a相邻的两个导电柱51之间间隔有间隙,沿方向b相邻的两个导电柱51之间也间隔有间隙。作为一个可选的方案,三排导电柱51中的导电柱51一一对齐,即三个导电柱51沿方向a呈行排列,多个导电柱51呈矩阵排列。塑封体40设置的槽体为两个,两个槽体沿方向b排列,一排导电柱51位于两个槽体之间。每个导电柱51部分侧壁外露在对应的槽体中,在填充导电胶52时,导电胶52与导电柱51外露在槽体内的部分侧壁电连接。由图7a及图7b可看出,在本申请实施例提供的隔离墙50中,也可采用多排导电柱51,同样也可达到隔离第一器件组20和第二器件组30的效果。
图8a及图8b,图8a示出了本申请实施例提供的***级封装的一种变形结构,图8b示出了隔离墙50的俯视图。图8a及图8b中的部分标号可参考图2a及图2b中的相同标号。在图9a及图9b所示的隔离墙50中,多个导电柱51排列成三排,每排导电柱51沿方向b排列,三排导电柱51沿方向a排列。在三排导电柱51中,沿方向a相邻的两个导电柱51之间间隔有间隙,沿方向b相邻的两个导电柱51之间也间隔有间隙。作为一个可选的方案,三排导电柱51中的导电柱51一一对齐,即三个导电柱51沿方向a呈行排列,多个导电柱51呈矩阵排列。槽体在开设时,位于最外层的多个导电柱51部分侧壁外露在槽体内;位于中间的导电柱51的侧壁外露在槽体中。填充导电胶52时,导电胶52包裹位于最外层的导电柱51外露在槽体内的部分侧壁。由图8a及图8b可看出,在本申请实施例提供的隔离墙50中,也可采用多排导电柱51,同样也可达到隔离第一器件组20和第二器件组30的效果。
图9a及图9b,图9a示出了本申请实施例提供的***级封装的一种变形结构,图9b示出了隔离墙50的俯视图。图9a及图9b中的部分标号可参考图2a及图2b中的相同标号。在图9a及图9b所示的隔离墙50中,多个导电柱51呈单排排列。如图9b中所示,多个导电柱51沿方向b排列,且呈单排排列的方式。沿方向b,相邻的导电柱51之间具有间隙。导电胶52填充在该间隙内,且导电胶52与多个导电柱51交替设置,将多个导电柱51电连接成一体。在具体设置导电胶52时,塑封体40设置有多个填充孔,每个填充孔设置在任意相邻的两个导电柱51之间。如图9b所示,多个填充孔沿方向b排列,填充孔与导电柱51交替排列。每个导电柱51至少对应一个填充孔,且每个导电柱51的部分侧壁外露在对应的填充孔。在填充导电胶52时,导电胶52填充在每个填充孔,且导电胶52包裹每个导电柱51外露在对应的填充孔中的部分侧壁。即每个填充孔内的导电胶52包裹导电柱51外露在该填充孔内的部分侧壁。由图9b所示的结构可看出,在采用导电柱51与导电胶52交替排列的方式,也可形成长度方向沿方向b的隔离墙50,将第一器件组20和第二器件组30隔离。
作为一个可选的方案,填充孔的直径可大于或等于100μm且小于或等于300μm。如填充孔的直径可为100μm、150μm、200μm、250μm、300μm等任意介于100μm~300μm的尺寸。在采用上述孔径时,即可保证导电柱51之间的电连接效果,降低形成的隔离墙50的电阻,同时也可尽量降低导电胶52的使用量。
在采用上述结构时,对应的制备方法与图2a及图2b对应的制备方法相近似。唯一的区别在于在导电柱51之间的间隙内填充导电胶52,并与导电柱51电连接的步骤。在采用填充孔结构时,该步骤可采用:设置塑封体40包裹第一器件组20、第二器件组30及多个导电柱51,具体方案可参考图4d的相关描述。在每相邻的两个导电柱51之间开设一个填充孔,每个导电柱51的部分侧壁被所述塑封体所包裹,部分侧壁外露在对应的填充孔。开孔的工艺可参考开槽体的工艺,在此不再赘述。在填充孔内填充导电胶52,导电胶52包裹导电胶52包裹每个导电柱51外露在对应的填充孔中的部分侧壁。导电胶52的材质以及填充工艺可参考图4e中的相关描述,在此不再赘述。
由上述图2b、图5b、图6b、图7b、图8b可看出,在本申请实施例提供的多个导电柱51可排列成多排,每排的方向为隔离墙的长度方向。在相邻两排导电柱51之间填充导电胶52,通过导电胶52包裹导电柱51的部分侧壁,即可实现将多个导电柱51电连接成一体,组成隔离墙50。当然导电柱51也可采用单排的方式,如图9b中所示,也可实现将多个导电柱51电连接成一体,组成隔离墙50。应理解,在上述示例的几种隔离墙50中,隔离墙50均沿直线排列。但本申请实施例体用的隔离墙50不仅限于上述列举的直线型,还可采用其他的方式,只需要隔离墙50通过导电柱51与导电胶52混合组成的方式,即可应用在本申请实施例中。如隔离墙50还可采用其他的方式如S形、弧线形、波浪形等不同的形状。在隔离墙50采用不同的形状时,对应的导电柱51的排布方式与导电胶52的填充方式与隔离墙50的形状适配即可。
在器件组的个数为多个时,隔离墙50也可为多个,且隔离墙50的排布方式与器件组的排布方式相对应。如在多个器件组呈阵列排列时,隔离墙50也可形成网格状,且每个网格对应可容纳一个器件组。每个网格可采用三个、四个、五个等不同个数的隔离墙50围成。在多个器件组呈单排排列时,隔离墙50也可为多个,多个隔离墙50平行设置,相邻的两个隔离墙50之间隔离出容纳器件组的空间。
本申请实施例还提供了一种电子设备,该电子设备为具备通信功能的电子设备,如紧凑便携式的电子设备,如智能手机,智能手表,无线路由器等。这些电子设备内部包括易受射频干扰影响的器件,如Wifi,蓝牙,蜂窝信号相关的射频收发器电路;以及其他需使用时钟信号的器件,如处理器、储存器等。
本申请实施例提供的电子设备包括电路板,以及上述任一项的封装模组,封装模组固定在所述电路板上,电路板与基板电连接。以图10所示的智能手表为例,智能手表包括壳体100,以及设置在壳体100内的电路板200,还包括设置在电路板200上的封装模组300。电路板200与封装模组300的基板电连接,以实现基板内的器件的功能。作为一个可选的,电路板200还可作为封装模组300的基板,从而可简化电子设备中的结构。在采用上述结构时,通过导电柱与导电胶组成隔离墙,一方面采用导电柱作为隔离墙的一部分,且采用的导电柱的导电率大于导电胶,从而提升了隔离墙的导电率;另一方面,采用导电柱作为隔离墙的一部分,可减少导电胶的使用量,可降低整个屏蔽结构的成本,进而降低整个电子设备的成本。
显然,本领域的技术人员可以对本申请进行各种改动和变型而不脱离本申请的精神和范围。这样,倘若本申请的这些修改和变型属于本申请权利要求及其等同技术的范围之内,则本申请也意图包含这些改动和变型在内。
Claims (14)
1.一种封装模组,其特征在于,包括基板,设置在所述基板上的至少两个器件组,以及用于屏蔽所述至少两个器件组的屏蔽结构;
所述屏蔽结构包括隔离墙,所述隔离墙用于电磁隔离所述至少两个器件组中每相邻的两个器件组;
所述隔离墙包括多个导电柱及导电胶,其中,所述多个导电柱与所述基板的地层电连接;所述多个导电柱间隔排列,所述导电胶填充在每相邻的导电柱之间的间隙内,且所述导电胶将相邻的导电柱电连接;
所述导电柱的导电率大于所述导电胶的导电率。
2.如权利要求1所述的封装模组,其特征在于,所述屏蔽结构还包括屏蔽罩,所述屏蔽罩朝向所述基板的至少部分表面并与所述基板的地层电连接,所述至少两个器件组位于所述屏蔽罩与所述基板围成的空间内;
所述导电胶与所述屏蔽罩电连接。
3.如权利要求2所述的封装模组,其特征在于,所述导电柱与所述屏蔽罩的内壁相接触。
4.如权利要求2所述的封装模组,其特征在于,所述导电柱与所述屏蔽罩之间间隔有间隙,所述导电胶填充在所述屏蔽罩与所述导电柱之间的间隙。
5.如权利要求3所述的封装模组,其特征在于,在所述导电柱与所述屏蔽罩之间间隔有间隙时,所述间隙小于或等于300μm。
6.如权利要求1~5任一项所述的封装模组,其特征在于,所述多个导电柱排布成多排,所述排的方向为所述隔离墙的长度方向;
所述封装模组还包括塑封体,所述至少两个器件组均被塑封在所述塑封体内,且每个导电柱的部分侧壁被所述塑封体所包裹;
相邻两排导电柱之间具有一个开槽,每个导电柱的部分侧壁外露在所述槽内;
所述导电胶填充在所述槽内,且包裹所述每个导电柱外露在所述槽内的部分侧壁。
7.如权利要求1~5任一项所述的封装模组,其特征在于,所述多个导电柱排布成多排,所述排的方向为所述隔离墙的长度方向;
所述封装模组还包括塑封体,所述至少两个器件组均被塑封在所述塑封体内,且每个导电柱的部分侧壁被所述塑封体所包裹;
每相邻的四个导电柱之间具有一个填充孔,且每个导电柱的部分侧壁外露在对应的填充孔;
所述导电胶填充在每个填充孔,且所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。
8.如权利要求1~5任一项所述的封装模组,其特征在于,所述多个导电柱排列成一排;
所述封装模组还包括塑封体,所述至少两个器件组被塑封在所述塑封体内,且每个导电柱的部分侧壁被所述塑封体所包裹;
每相邻的两个导电柱之间具有一个填充孔,且每个导电柱的部分侧壁外露在对应的填充孔;
所述导电胶填充在每个填充孔,且所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。
9.如权利要求1~8任一项所述的封装模组,其特征在于,所述多个导电柱的总体积与所述隔离墙的体积之比大于或等于10%且小于或等于30%。
10.一种电子设备,其特征在于,包括电路板,以及如权利要求1~9任一项所述的封装模组,所述封装模组固定在所述电路板上。
11.一种封装模组的制备方法,其特征在于,包括以下步骤:
在基板上设置至少两个器件组;
在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;
在所述多个导电柱之间的间隙内填充导电胶,并将相邻的导电柱电连接;
所述导电柱与所述导电胶电磁隔离每相邻的两个器件组。
12.如权利要求11所述的封装模组的制备方法,其特征在于,所述在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;具体为:
所述多个导电柱排布成多排;
设置塑封体包裹所述至少两个器件组及所述多个导电柱;
在相邻两排导电柱之间具有一个开槽,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在所述槽内;
在所述槽内填充导电胶,所述导电胶包裹所述每个导电柱外露在所述槽内的部分侧壁。
13.如权利要求11所述的封装模组的制备方法,其特征在于,所述在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;具体为:
所述多个导电柱排布成多排;
设置塑封体包裹所述至少两个器件组及所述多个导电柱;
在每相邻的四个导电柱之间开设一填充孔,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在对应的填充孔;
在所述填充孔内填充导电胶,所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。
14.如权利要求11所述的封装模组的制备方法,其特征在于,所述在所述基板上设置与所述基板的地层电连接的多个导电柱;其中,所述多个导电柱间隔排列,所述多个导电柱将每相邻的两个器件组隔离;具体为:
所述多个导电柱排布成一排;
设置塑封体包裹所述至少两个器件组及所述多个导电柱;
在每相邻的两个导电柱之间开设一个填充孔,每个导电柱的部分侧壁被所述塑封体所包裹,部分侧壁外露在对应的填充孔;
在所述填充孔内填充导电胶,所述导电胶包裹所述每个导电柱外露在对应的填充孔中的部分侧壁。
Priority Applications (7)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010757065.6A CN114068493A (zh) | 2020-07-31 | 2020-07-31 | 一种封装模组及其封装方法、电子设备 |
PCT/CN2021/107095 WO2022022314A1 (zh) | 2020-07-31 | 2021-07-19 | 一种封装模组及其封装方法、电子设备 |
EP21851432.1A EP4184574A4 (en) | 2020-07-31 | 2021-07-19 | ENCAPSULATION MODULE AND ENCAPSULATION METHOD THEREFOR, AND ELECTRONIC DEVICE |
JP2023506142A JP7507960B2 (ja) | 2020-07-31 | 2021-07-19 | パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイス |
KR1020237005169A KR20230039697A (ko) | 2020-07-31 | 2021-07-19 | 패키징 모듈 및 그 패키징 방법과, 전자 디바이스 |
TW110127858A TWI797695B (zh) | 2020-07-31 | 2021-07-29 | 一種封裝模組及其封裝方法、電子設備 |
US18/161,227 US20230178496A1 (en) | 2020-07-31 | 2023-01-30 | Packaging module and packaging method therefor, and electronic device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN202010757065.6A CN114068493A (zh) | 2020-07-31 | 2020-07-31 | 一种封装模组及其封装方法、电子设备 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN114068493A true CN114068493A (zh) | 2022-02-18 |
Family
ID=80037575
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN202010757065.6A Pending CN114068493A (zh) | 2020-07-31 | 2020-07-31 | 一种封装模组及其封装方法、电子设备 |
Country Status (6)
Country | Link |
---|---|
US (1) | US20230178496A1 (zh) |
EP (1) | EP4184574A4 (zh) |
KR (1) | KR20230039697A (zh) |
CN (1) | CN114068493A (zh) |
TW (1) | TWI797695B (zh) |
WO (1) | WO2022022314A1 (zh) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117238894A (zh) * | 2023-09-26 | 2023-12-15 | 江苏卓胜微电子股份有限公司 | 封装结构、芯片结构及其制备方法 |
Family Cites Families (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
TWI540698B (zh) * | 2010-08-02 | 2016-07-01 | 日月光半導體製造股份有限公司 | 半導體封裝件與其製造方法 |
US8669646B2 (en) * | 2011-05-31 | 2014-03-11 | Broadcom Corporation | Apparatus and method for grounding an IC package lid for EMI reduction |
TWI447888B (zh) * | 2011-06-13 | 2014-08-01 | Advanced Semiconductor Eng | 具有凹部之半導體結構及其製造方法 |
CN107535081B (zh) * | 2015-05-11 | 2021-02-02 | 株式会社村田制作所 | 高频模块 |
KR20170019023A (ko) * | 2015-08-10 | 2017-02-21 | 에스케이하이닉스 주식회사 | 전자기 간섭 차폐부를 갖는 반도체 패키지 및 제조 방법 |
US10566298B2 (en) * | 2016-04-01 | 2020-02-18 | Intel IP Corporation | Package on antenna package |
US9935075B2 (en) * | 2016-07-29 | 2018-04-03 | Invensas Corporation | Wire bonding method and apparatus for electromagnetic interference shielding |
US10134685B1 (en) * | 2017-07-27 | 2018-11-20 | Taiwan Semiconductor Manufacturing Co., Ltd. | Integrated circuit package and method of fabricating the same |
US10424545B2 (en) * | 2017-10-17 | 2019-09-24 | Advanced Semiconductor Engineering, Inc. | Semiconductor package device and method of manufacturing the same |
TWI744572B (zh) * | 2018-11-28 | 2021-11-01 | 蔡憲聰 | 具有封裝內隔室屏蔽的半導體封裝及其製作方法 |
US10879169B2 (en) * | 2018-12-26 | 2020-12-29 | Qualcomm Incorporated | Integrated inductors for power management circuits |
TWI720749B (zh) * | 2019-01-01 | 2021-03-01 | 蔡憲聰 | 具有封裝內隔室屏蔽的半導體封裝及其製作方法 |
-
2020
- 2020-07-31 CN CN202010757065.6A patent/CN114068493A/zh active Pending
-
2021
- 2021-07-19 EP EP21851432.1A patent/EP4184574A4/en active Pending
- 2021-07-19 KR KR1020237005169A patent/KR20230039697A/ko not_active Application Discontinuation
- 2021-07-19 WO PCT/CN2021/107095 patent/WO2022022314A1/zh unknown
- 2021-07-29 TW TW110127858A patent/TWI797695B/zh active
-
2023
- 2023-01-30 US US18/161,227 patent/US20230178496A1/en active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN117238894A (zh) * | 2023-09-26 | 2023-12-15 | 江苏卓胜微电子股份有限公司 | 封装结构、芯片结构及其制备方法 |
Also Published As
Publication number | Publication date |
---|---|
KR20230039697A (ko) | 2023-03-21 |
EP4184574A4 (en) | 2024-01-10 |
WO2022022314A1 (zh) | 2022-02-03 |
TW202228264A (zh) | 2022-07-16 |
US20230178496A1 (en) | 2023-06-08 |
JP2023535813A (ja) | 2023-08-21 |
TWI797695B (zh) | 2023-04-01 |
EP4184574A1 (en) | 2023-05-24 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US11031366B2 (en) | Shielded electronic component package | |
US6057601A (en) | Heat spreader with a placement recess and bottom saw-teeth for connection to ground planes on a thin two-sided single-core BGA substrate | |
US6534879B2 (en) | Semiconductor chip and semiconductor device having the chip | |
KR830002552B1 (ko) | 이중 공동반도체 칩캐리어 | |
US20010052645A1 (en) | Packaged integrated circuit | |
KR20060134786A (ko) | 반도체 패키지 | |
CN109803523B (zh) | 一种封装屏蔽结构及电子设备 | |
US11233324B2 (en) | Packaging structure and method for fabricating the same | |
CN112103196B (zh) | 电磁屏蔽模组结构和电磁屏蔽模组结构的制备方法 | |
CN112234048B (zh) | 电磁屏蔽模组封装结构和电磁屏蔽模组封装方法 | |
KR20010041593A (ko) | 다수의 반도체 칩을 포함하는 반도체 소자 | |
US20040120127A1 (en) | Compact circuit module having high mounting accuracy and method of manufacturing the same | |
CN114267664A (zh) | 封装电路结构及其制作方法 | |
CN114068436A (zh) | 封装电路结构及其制作方法 | |
US20130087896A1 (en) | Stacking-type semiconductor package structure | |
CN114068493A (zh) | 一种封装模组及其封装方法、电子设备 | |
JP7507960B2 (ja) | パッケージングモジュールおよびそのためのパッケージング方法、ならびに電子デバイス | |
CN113410181B (zh) | 一种半导体封装结构 | |
CN111739876B (zh) | 封装天线结构、其制作方法和电子设备 | |
CN112103282B (zh) | ***封装结构和***封装结构的制备方法 | |
CN211457878U (zh) | 一种封装屏蔽结构及电子设备 | |
CN112490218A (zh) | 具有电磁屏蔽的封装结构和封装结构制作方法 | |
CN211529945U (zh) | 集成多个芯片及元件的***级封装 | |
CN217881497U (zh) | 半导体封装装置 | |
CN114725069A (zh) | 一种封装器件及封装器件的制作方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
PB01 | Publication | ||
PB01 | Publication | ||
SE01 | Entry into force of request for substantive examination | ||
SE01 | Entry into force of request for substantive examination |