CN114267664A - 封装电路结构及其制作方法 - Google Patents

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Abstract

一种封装电路结构，包括屏蔽层、电子元件、多个导电柱、第一绝缘层、第一线路板、天线结构和第二线路板。屏蔽层开设有凹槽。电子元件固定于凹槽中。多个导电柱环绕凹槽设置于屏蔽层上。第一绝缘层包覆屏蔽层、电子元件和多个导电柱。第一线路板叠设于第一绝缘层的一侧。第一线路板包括接地线，接地线与多个导电柱电连接。天线结构叠设于第一线路板背离第一绝缘层的一侧，并通过第一线路板与电子元件电连接。第二线路板，叠设于第一绝缘层背离第一线路板的一侧。上述封装电路结构有利于避免电磁干扰以及提高散热效果。本发明还提供一种封装电路结构的制作方法。

Description

封装电路结构及其制作方法
技术领域
本发明涉及一种封装电路结构及其制作方法，尤其涉及一种具有天线结构的封装电路结构及其制作方法。
背景技术
近年来，电子产品被广泛应用在日常工作和生活中，轻、薄、小的电子产品越来越受到欢迎。电路结构作为电子产品的主要部件，其占据了电子产品的较大空间，因此电路结构的体积在很大程度上影响了电子产品的体积，大体积的电路结构势必难以符合电子产品轻、薄、短、小之趋势。
现有的天线封装技术(如AoC、AiP)，将不同频段的天线模组与多种射频芯片/主动元件集成在封装结构中，但如何避免射频IC/主动元件间的电磁干扰，成为亟待解决的重要课题。另外，射频IC/主动元件等高功率元器件内埋于电路板内部，在元件运作时产生的大量的热量需要及时散发出去，以避免元件损坏，因此提高电路板的散热效果也是需要解决的重要问题。
发明内容
有鉴于此，有必要提供一种有利于避免电磁干扰以及提高散热效果的封装电路结构的制作方法。
还提供一种有利于避免电磁干扰以及提高散热效果的封装电路结构。
一种封装电路结构的制作方法，其包括以下步骤：
提供一屏蔽层；
在所述屏蔽层的一侧压合一第一绝缘层，并形成多个导电柱，其中，所述第一绝缘层包覆所述屏蔽层，所述屏蔽层的一侧从所述第一绝缘层露出，每个导电柱贯通所述第一绝缘层并与所述屏蔽层电连接；
在所述第一绝缘层和所述屏蔽层上形成一凹槽，其中，所述多个导电柱环绕所述凹槽设置；
提供一电子元件，并将所述电子元件固定于所述凹槽中；
在所述第一绝缘层和所述电子元件的同一侧形成第一线路板，所述第一线路板包括接地线，所述接地线与所述多个导电柱电连接；以及
提供一天线结构和一第二线路板，并将所述天线结构和所述第二线路板分别压合于上一步骤所得结构的两相对表面，所述天线结构通过所述第一线路板和所述电子元件电连接，所述第二线路板和所述第一线路板电连接。
一种封装电路结构，包括屏蔽层、电子元件、多个导电柱、第一绝缘层、第一线路板、天线结构和第二线路板。所述屏蔽层开设有凹槽。电子元件固定于所述凹槽中。多个导电柱环绕所述凹槽设置于所述屏蔽层上。第一绝缘层包覆所述屏蔽层、所述电子元件和所述多个导电柱，其中，每个导电柱远离所述屏蔽层的一侧和所述电子元件背离所述屏蔽层的一侧均从所述第一绝缘层露出，所述屏蔽层背离所述电子元件的一侧从所述第一绝缘层露出。第一线路板，叠设于所述第一绝缘层的一侧，并覆盖所述多个导电柱和所述电子元件。所述第一线路板包括接地线，所述接地线与所述多个导电柱电连接。天线结构叠设于所述第一线路板背离所述第一绝缘层的一侧，并通过所述第一线路板与所述电子元件电连接。第二线路板叠设于所述第一绝缘层背离所述第一线路板的一侧，并覆盖所述屏蔽层，且与所述第一线路板电连接。
本发明的封装电路结构中，所述电子元件固定于所述屏蔽层的凹槽中，所述屏蔽层上设有导电柱，所述导电柱接地，在避免所述电子元件受到电磁干扰的同时，还能有效改善所述封装电路结构的散热效果。
附图说明
图1为本发明一实施方式提供的金属层的剖视图。
图2为在图1所示的金属层的一侧压合一绝缘层后的剖视图。
图3为在图2所示的绝缘层上形成多个通孔后的剖视图。
图4为在图3所示的通孔中形成导电柱的剖视图。
图5为在图4所示的结构上形成一凹槽后的剖视图。
图6为将一电子元件固定于图5所示的凹槽后的剖视图。
图7为在图6所示的结构一侧提供一覆铜板后的剖视图。
图8为在将图7所示的覆铜板压合到图6所示的结构上后的剖视图。
图9为在图8所示的结构上形成第一线路层后的剖视图。
图10为本发明一实施方式提供的形成在保护层上的第一金属层和介电层的剖视图。
图11为在图10所示的介电层上形成第一导电孔后的剖视图。
图12为本发明一实施方式提供的形成在承载板一侧的第二金属层和绝缘层的剖视图。
图13为在图12所示的绝缘层上形成第二线路层后的剖视图。
图14为将图11和图13所示结构压合在图9所示结构的两相对表面上后的剖视图。
图15为在图14所示结构上形成散热块后的剖视图。
图16为本发明一实施方式提供的封装电路结构的剖视图。
主要元件符号说明
屏蔽层 10
承载板 210、230
金属层 101
通孔 11、612
第一绝缘层 20
导电柱 23
凹槽 12
电子元件 30
导热胶层 32
电连接端子 31
第一线路板 40
第二绝缘层 42
第一线路层 43
接地线 431
覆铜板 47
铜层 45
盲孔 471
导电孔 48、80
天线结构 50
第二线路板 60
介电层 51
天线 53
绝缘层 61
第二线路层 63
保护层 52
第一金属层 54
介电层 51
第一导电孔 512
第二金属层 62
第二导电孔 614
绝缘胶层 70
散热块 55
连接垫 65
防焊层 90
如下具体实施方式将结合上述附图进一步说明本发明。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在于限制本发明。
请参阅图1至图16，本发明一实施方式的封装电路结构的制作方法，其包括以下步骤：
步骤S1，请参阅图1，提供一屏蔽层10。
本实施方式中，步骤S1具体包括：提供一承载板210，在所述承载板210上形成一金属层101，并在所述金属层101上形成多个通孔11以将所述金属层101分割为多个屏蔽层10。所述承载板210和所述金属层101之间可形成有一剥离层(图未示)，以利于所述金属层101与所述承载板210之间的分离。
所述承载板210的材料可为但不限于金属、玻璃。所述金属层101的材料可为但不限于铜、银或其合金。
步骤S2，请参阅图2至图4，在所述屏蔽层10的一侧压合一第一绝缘层20，并形成多个导电柱23，其中，所述第一绝缘层20包覆所述屏蔽层10，所述屏蔽层10的一侧从所述第一绝缘层20露出，每个导电柱23贯通所述第一绝缘层20并与所述屏蔽层10电连接。
本实施方式中，所述第一绝缘层20填充所述多个通孔11，并覆盖所述屏蔽层10背离所述承载板210的一侧，使得所述屏蔽层10与所述承载板210相接触的一侧能够露出所述第一绝缘层20外。所述第一绝缘层20的材料可以为但不限于聚丙烯、聚酰亚胺、聚对苯二甲酸乙二醇脂以及聚萘二甲酸乙二醇脂中的一种。
所述导电柱23贯通所述第一绝缘层20与所述屏蔽层10相接触和相背离的两个表面，并与所述屏蔽层10电连接。本实施方式中，所述导电柱23邻近所述屏蔽层10的边缘设置。
本实施方式中，步骤S2具体包括：在金属层101上背离所述承载板210的一侧压合所述第一绝缘层20；在所述第一绝缘层20上形成多个通孔21，所述通孔21贯通所述第一绝缘层20的与所述金属层101相接触和背离的两个表面，所述屏蔽层10从所述通孔21中露出；在所述多个通孔21中填充导电材料形成所述导电柱23。所述导电材料可以为但不限于金属膏或金属粉末。
步骤S3，请参阅图5，在所述第一绝缘层20和所述屏蔽层10上形成一凹槽12，所述导电柱23环绕所述凹槽12设置。
所述凹槽12贯通所述第一绝缘层20的与所述屏蔽层10接触和背离的两个表面以及所述屏蔽层10的背离所述承载板210的表面。所述凹槽12可通过但不限于镭射切割、机械钻孔等方式形成。
步骤S4，请参阅图6，提供一电子元件30，并将所述电子元件30固定于所述凹槽12中。
本实施方式中，所述电子元件30通过一导热胶层32固定于所述凹槽12的底部。所述导热胶层32完全收容于位于所述屏蔽层10上的凹槽12中。换句话说，所述导热胶层32不从位于所述屏蔽层10上的凹槽12凸伸出。优选的，所述导热胶层32的厚度小于位于所述屏蔽层10上的凹槽12的深度，所述电子元件30部分收容于位于所述屏蔽层10上的凹槽12中，有利于薄型化。在一些实施方式中，所述电子元件30还可通过其他方式固定于所述凹槽12中。
优选的，所述导热胶层32为导热性能良好的胶粘材料，以便于加速所述电子元件30的热量的扩散，有利于散热。
本实施方式中，所述电子元件30不从所述凹槽12凸伸出。优选的，所述电子元件30的厚度小于所述凹槽12的深度，从而可防止后续压合过程中压伤所述电子元件30。
所述电子元件30的一端设有电连接端子31。本实施方式中，所述电连接端子31位于所述电子元件30背离所述凹槽12的底部的一侧。
步骤S5，请参阅图7至图9，在所述第一绝缘层20和所述电子元件30的同一侧形成第一线路板40，制得一电子元件模块。
所述第一线路板40包括层叠的第二绝缘层42和第一线路层43。所述第二绝缘层42填充于所述凹槽12中，并覆盖所述第一绝缘层20和所述电子元件30的同一侧。所述第二绝缘层42和所述第一绝缘层20相连接。所述第一线路层43位于所述第二绝缘层42背离所述第一绝缘层20的一侧，并与所述导电柱23和所述电子元件30电连接。所述第一线路层43包括接地线431，所述接地线431与所述导电柱23电连接，形成对所述电子元件30进行电磁屏蔽的电磁屏蔽结构。
本实施方式中，步骤S5具体包括以下步骤：提供一覆铜板47，所述覆铜板47包括层叠的第二绝缘层42和铜层45；将所述覆铜板47压合于所述第一绝缘层20和所述电子元件30的同一侧，所述第二绝缘层42填充于所述凹槽12中，并与所述第一绝缘层20相连接，使所述导电柱23和所述电子元件30内埋于所述第一绝缘层20和所述第二绝缘层42中；在压合后的结构上形成多个盲孔471，所述导电柱23和所述电连接端子31从所述多个盲孔471中露出；对所述铜层45进行图案化以形成所述第一线路层43，并在所述盲孔471中电镀或填充导电材料以形成导电孔48，所述导电柱23和所述电子元件30分别通过所述导电孔48与所述第一线路层43电连接。
步骤S6，请参阅图10-14，提供一天线结构50和一第二线路板60，并将所述天线结构50和所述第二线路板60压合在步骤S5所得电子元件模块相对两侧，从而制得封装结构100。
所述天线结构50对应所述屏蔽层10设置，其包括层叠的介电层51和天线53。所述介电层51面向所述第一线路层43。所述天线53位于所述介电层51背离所述第一线路层43的一侧，并与所述第一线路层43电连接。所述介电层51的材料可以为但不限于具有低介电常数的材料，例如MPI(改良型聚酰亚胺)、LCP(液晶高分子)、PEEK(聚醚醚酮)等。
所述第二线路板60包括层叠的绝缘层61和第二线路层63。所述第二线路层63面向所述屏蔽层10，所述绝缘层61位于所述第二线路层63背离所述屏蔽层10的一侧。在一些实施方式中，所述第二线路板60还包括多个连接垫65，所述多个连接垫65位于所述绝缘层61背离所述第二线路层63的一侧，用于电连接其他电子元件。
在一些实施方式中，所述天线结构50和所述第二线路板60分别通过一绝缘胶层70固定于步骤S5所得结构的一侧。
本实施方式中，步骤S6中“提供一天线结构50”具体包括以下步骤S61-S62。
步骤S61，请参阅图10，提供一保护层52，在所述保护层52上形成一第一金属层54，并在所述第一金属层54上压合所述介电层51。所述介电层51位于所述第一金属层54背离所述保护层52的一侧。
步骤S62，请参阅图11，在所述介电层51上形成第一导电孔512，所述第一导电孔512贯通所述介电层51并与所述第一金属层54电连接，以制得所述天线结构50。本实施方式中，所述第一金属层54用作所述天线53。本实施方式中，步骤S62具体包括，在所述介电层51上形成贯通所述介电层51的通孔(图未示)，在所述通孔中填充导电材料形成所述第一导电孔512。
本实施方式中，步骤S6中“提供一第二线路板60”具体包括以下步骤S63-S64。
步骤S63，请参阅图12，提供一承载板230，在所述承载板230一侧依次形成一第二金属层62和所述绝缘层61，并在所述绝缘层61上形成多个通孔612。所述绝缘层61位于所述第二金属层62背离所述承载板230的一侧。本实施方式中，所述绝缘层61压合于所述第二金属层62上。
步骤S64，请参阅图13，填充所述多个通孔612形成多个第二导电孔614，并在所述绝缘层61背离所述第二金属层62的一侧形成所述第二线路层63。所述第二线路层63通过所述多个第二导电孔614与所述第二金属层62电连接。
本实施方式中，步骤S6中“将所述天线结构50和所述第二线路板60压合在步骤S5所得结构相对两侧”具体包括以下步骤S65-S67。
步骤S65，请参阅图14，在所述第一线路层43背离所述第二绝缘层42的一侧压合一绝缘胶层70后，将所述天线结构50压合于所述第一线路层43上，所述天线结构50通过所述绝缘胶层70固定于所述第一线路板40上。本实施方式中，所述绝缘胶层70填充于所述第一线路层43中的间隙中，且所述绝缘胶层70的背离所述第二绝缘层42的表面和所述第一线路层43背离所述第二绝缘层42的表面相平齐。所述天线结构50中的第一导电孔512与所述第一线路层43电连接。
步骤S66，请参阅图14，去除所述承载板210，并将一绝缘胶层70和所述第二线路板60依次压合于所述第一绝缘层20和所述屏蔽层10的同一侧。所述第二线路板60通过一绝缘胶层70固定于所述第一绝缘层20上。所述第二线路层63面向所述第一绝缘层20。
在一些实施方式中，所述封装电路结构的制作方法还可包括步骤S7，具体为：
步骤S7，请参阅图15，在将天线结构50和第二线路板60压合在步骤S5所得结构的结构上开设盲孔(图未示)，在所述盲孔中填充散热材料以制得散热块55。
所述散热块55沿所述封装电路结构100的厚度方向贯通所述第二线路板60的绝缘层61和一个绝缘胶层70，并与所述屏蔽层10连接，从而加速所述电子元件30的热量的扩散，有利于散热。优选的，所述散热块55的位置与所述电子元件30的位置相对应。所述散热块55的数量可以为一个或多个，其可根据实际需要进行设定。
可以理解的是，所述封装电路结构的制作方法还包括以下步骤，在将天线结构50和第二线路板60压合在步骤S5所得结构的结构上开设多个通孔(图未示)，在所述通孔中电镀或填充导电材料形成导电孔80，并对所述第二线路板60的第二金属层62进行图案化形成所述连接垫65。所述导电孔80电连接所述第一线路板40和所述第二线路板60。
在一些实施方式中，所述封装电路结构的制作方法还包括步骤S8，具体为：
步骤S8，请参阅图16，在上述封装电路结构100的表面形成防焊层90。
本实施方式中，所述封装电路结构100的相对两表面均设置有防焊层90。其中一防焊层90覆盖所述第一线路层43和所述介电层51，所述天线53从该防焊层90露出。另一个防焊层90覆盖所述绝缘层61，所述连接垫65从所述防焊层90露出。
请参阅图16，本发明一实施方式还提供一种封装电路结构100，包括屏蔽层10、电子元件30、第一绝缘层20、第一线路板40、天线结构50和第二线路板60。所述屏蔽层10开设有凹槽12，所述屏蔽层10上设置有环绕所述凹槽12的多个导电柱23。所述电子元件30固定设置于所述凹槽12中。所述第一绝缘层20包覆所述屏蔽层10、所述电子元件30和所述多个导电柱23，且每个导电柱23远离所述屏蔽层10的一侧和所述电子元件30背离所述屏蔽层10的一侧均从所述第一绝缘层20露出，所述屏蔽层10背离所述电子元件30的一侧从所述第一绝缘层20露出。所述第一线路板40叠设于所述第一绝缘层20的一侧，并覆盖所述多个导电柱23和所述电子元件30。所述第一线路板40包括接地线431，所述接地线431与所述多个导电柱23电连接。所述天线结构50叠设于所述第一线路板40背离所述第一绝缘层20的一侧，并通过所述第一线路板40与所述电子元件30电连接。所述第二线路板60叠设于所述第一绝缘层20背离所述第一线路板40的一侧，并覆盖所述屏蔽层10，且与所述第一线路板40电连接。
本实施方式中，所述电子元件30通过一导热胶层32固定于所述凹槽12的底部。所述导热胶层32完全收容于位于所述屏蔽层10上的凹槽12中。换句话说，所述导热胶层32不从位于所述屏蔽层10上的凹槽12凸伸出。优选的，所述导热胶层32的厚度小于位于所述屏蔽层10上的凹槽12的深度，所述电子元件30部分收容于位于所述屏蔽层10上的凹槽12中，有利于产品薄型化。在一些实施方式中，所述电子元件30还可通过其他方式固定于所述凹槽12中。
优选的，所述导热胶层32为导热性能良好的胶粘材料，以便于加速所述电子元件30的热量的扩散，有利于散热。
所述电子元件30的一端设有电连接端子31。本实施方式中，所述电连接端子31位于所述电子元件30背离所述凹槽12的底部的一侧。
所述第一线路板40包括层叠的第二绝缘层42和第一线路层43。所述第二绝缘层42覆盖所述第一绝缘层20和所述电子元件30的同一侧，使所述导电柱23和所述电子元件30内埋于所述第一绝缘层20和所述第二绝缘层42中。所述第一线路层43位于所述第二绝缘层42背离所述第一绝缘层20的一侧，并与所述导电柱23和所述电子元件30电连接。所述第一线路层43包括接地线431，所述接地线431与所述导电柱23电连接，形成对所述电子元件30进行电磁屏蔽的电磁屏蔽结构。
所述天线结构50对应所述屏蔽层10设置，其包括层叠的介电层51和天线53。所述介电层51面向所述第一线路层43。所述天线53位于所述介电层51背离所述第一线路层43的一侧，并与所述第一线路层43电连接。所述介电层51的材料可以为但不限于具有低介电常数的材料，例如MPI、LCP、PEEK等。所述介电层51上形成有第一导电孔512，所述第一导电孔512电连接所述天线53和所述第一线路层43。
所述第二线路板60包括层叠的绝缘层61和第二线路层63。所述第二线路层63面向所述屏蔽层10，所述绝缘层61位于所述第二线路层63背离所述屏蔽层10的一侧。在一些实施方式中，所述第二线路板60还包括多个连接垫65，所述多个连接垫65位于所述绝缘层61背离所述第二线路层63的一侧，用于电连接其他电子元件。
在一些实施方式中，所述天线结构50通过一绝缘胶层70固定于所述第一线路板40上，所述第二线路板60通过一绝缘胶层70固定于所述第一绝缘层46上。
在一些实施方式中，所述封装电路结构100还包括散热块55。所述散热块55沿所述封装电路结构100的厚度方向贯通所述第二线路板60的绝缘层61和一个绝缘胶层70，并与所述屏蔽层10背离所述凹槽12的一侧连接，从而加速所述电子元件30的热量的扩散，有利于散热。优选的，所述散热块55的位置与所述电子元件30的位置相对应。所述散热块55的数量可以为一个或多个，其可根据实际需要进行设定。
在一些实施方式中，所述封装电路结构100的表面形成有防焊层90，所述连接垫65和所述天线53从所述防焊层90露出。
本发明的封装电路结构100中，所述电子元件30固定于所述屏蔽层10的凹槽12中，所述屏蔽层10上设有导电柱23，所述导电柱23接地，在避免所述电子元件30受到电磁干扰的同时，还能有效改善所述封装电路结构100的散热效果。另外，所述电子元件30通过导热胶层32固定于所述凹槽12的底部，提高了定位精度；且所述导热胶层32的厚度不超过所述凹槽12的深度，有利于产品薄型化。再者，所述散热块55能够有效的提高所述封装电路结构100的散热效率。本发明的封装电路结构的制作方法中，所述天线结构50、所述第二线路板60和所述电子元件模块分别单独制作，可提高加工效率。
以上所述，仅是本发明的较佳实施方式而已，并非对本发明任何形式上的限制，虽然本发明已是较佳实施方式揭露如上，并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的技术内容做出些许更动或修饰为等同变化的等效实施方式，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施方式所做的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (10)

1.一种封装电路结构的制作方法，其包括以下步骤：
提供一屏蔽层；
在所述屏蔽层的一侧压合一第一绝缘层，并形成多个导电柱，其中，所述第一绝缘层包覆所述屏蔽层，所述屏蔽层的一侧从所述第一绝缘层露出，每个导电柱贯通所述第一绝缘层并与所述屏蔽层电连接；
在所述第一绝缘层和所述屏蔽层上形成一凹槽，其中，所述多个导电柱环绕所述凹槽设置；
提供一电子元件，并将所述电子元件固定于所述凹槽中；
在所述第一绝缘层和所述电子元件的同一侧形成第一线路板，所述第一线路板包括接地线，所述接地线与所述多个导电柱电连接；以及
提供一天线结构和一第二线路板，并将所述天线结构和所述第二线路板分别压合于上一步骤所得结构的两相对表面，所述天线结构通过所述第一线路板和所述电子元件电连接，所述第二线路板和所述第一线路板电连接。
2.如权利要求1所述的封装电路结构的制作方法，其特征在于，在步骤“将所述天线结构和所述第二线路板分别压合于上一步骤所得结构的两相对表面”之后，还包括：
在压合所得的结构上开设盲孔，所述盲孔贯通所述第二线路板，所述屏蔽层从所述盲孔中露出；
在所述盲孔中填充散热材料形成散热块，所述散热块与所述屏蔽层背离所述凹槽的一侧相连接。
3.如权利要求1所述的封装电路结构的制作方法，其特征在于，步骤“在所述第一绝缘层和所述电子元件的同一侧形成第一线路板”包括：
提供一覆铜板，所述覆铜板包括层叠的第二绝缘层和铜层；
将所述覆铜板压合于所述第一绝缘层和所述电子元件的同一侧，所述第二绝缘层填充于所述凹槽中，并与所述第一绝缘层相连接，使所述导电柱和所述电子元件内埋于所述第一绝缘层和所述第二绝缘层中；以及
对所述铜层进行图案化以形成所述第一线路层。
4.如权利要求1所述的封装电路结构的制作方法，其特征在于，所述电子元件通过导热胶层固定于所述凹槽的底部，所述导热胶层的厚度不超过所述凹槽的深度。
5.如权利要求1所述的封装电路结构的制作方法，其特征在于，步骤“提供一天线结构和一第二线路板，并将所述天线结构和所述第二线路板分别压合于上一步骤所得结构的两相对表面”包括：
在第一金属层上压合一介电层，并在所述介电层上形成与所述第一金属层电连接的第一导电孔，以制得所述天线结构；
在第二金属层上压合一绝缘层，在所述绝缘层上形成与所述第二金属层电连接的第二导电孔，并在所述绝缘层背离所述第二金属层的一侧形成第二线路层，以制得所述第二线路板；
将所述天线结构和所述第二线路板分别压合于所述第一线路板和所述第一绝缘层上，其中，所述介电层面向所述第一线路板，所述第一导电孔与所述第一线路板电连接，所述第二线路层面向所述第一绝缘层并覆盖所述屏蔽层。
6.如权利要求1-5中任一项所述的封装电路结构的制作方法，其特征在于，所述电子元件上设有电连接端子，所述电连接端子位于所述电子元件背离所述凹槽的底部的一侧，所述电连接端子通过所述第一线路板与所述天线结构电连接。
7.一种封装电路结构，包括：
屏蔽层，所述屏蔽层开设有凹槽；
电子元件，固定于所述凹槽中；
多个导电柱，环绕所述凹槽设置于所述屏蔽层上；
第一绝缘层，包覆所述屏蔽层、所述电子元件和所述多个导电柱，其中，每个导电柱远离所述屏蔽层的一侧和所述电子元件背离所述屏蔽层的一侧均从所述第一绝缘层露出，所述屏蔽层背离所述电子元件的一侧从所述第一绝缘层露出；
第一线路板，叠设于所述第一绝缘层的一侧，并覆盖所述多个导电柱和所述电子元件，所述第一线路板包括接地线，所述接地线与所述多个导电柱电连接；
天线结构，叠设于所述第一线路板背离所述第一绝缘层的一侧，并通过所述第一线路板与所述电子元件电连接；以及
第二线路板，叠设于所述第一绝缘层背离所述第一线路板的一侧，并覆盖所述屏蔽层，且与所述第一线路板电连接。
8.如权利要求7所述的封装电路结构，其特征在于，所述封装电路结构还包括散热块，所述散热块所述封装电路结构的厚度方向贯通所述第二线路板，并与所述屏蔽层背离所述凹槽的一侧连接。
9.如权利要求7所述的封装电路结构，其特征在于，所述电子元件通过导热胶层固定于所述凹槽的底部，所述导热胶层的厚度不超过所述凹槽的深度。
10.如权利要求7-9中任一项所述的封装电路结构，其特征在于，所述电子元件上设有电连接端子，所述电连接端子位于所述电子元件背离所述凹槽的底部的一侧，所述电连接端子通过所述第一线路板与所述天线结构电连接。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830436B (zh) * 2022-09-13 2024-01-21 大陸商鵬鼎控股（深圳）股份有限公司 具有電磁遮罩結構的封裝模組及其製作方法

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI778608B (zh) * 2021-05-04 2022-09-21 矽品精密工業股份有限公司 電子封裝件及其天線結構
TWI765778B (zh) * 2021-07-14 2022-05-21 矽品精密工業股份有限公司 電子封裝件及其製法
TWI793024B (zh) * 2022-05-26 2023-02-11 矽品精密工業股份有限公司 電子封裝件及其製法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20110045098A (ko) * 2008-09-30 2011-05-03 이비덴 가부시키가이샤 전자 부품 내장 배선판 및 그의 제조 방법
US8569892B2 (en) * 2008-10-10 2013-10-29 Nec Corporation Semiconductor device and manufacturing method thereof
JP2012204831A (ja) * 2011-03-23 2012-10-22 Ibiden Co Ltd 電子部品内蔵配線板及びその製造方法
TW201818529A (zh) * 2016-11-14 2018-05-16 矽品精密工業股份有限公司 電子封裝件及其製法
TWI658549B (zh) * 2017-01-25 2019-05-01 矽品精密工業股份有限公司 散熱型封裝結構
TWI741228B (zh) 2017-11-22 2021-10-01 新加坡商星科金朋有限公司 半導體裝置及製造其之方法
CN107946249B (zh) 2017-11-22 2020-03-10 华进半导体封装先导技术研发中心有限公司 一种扇出型晶圆级芯片封装结构及封装方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI830436B (zh) * 2022-09-13 2024-01-21 大陸商鵬鼎控股（深圳）股份有限公司 具有電磁遮罩結構的封裝模組及其製作方法

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