KR20010041593A - 다수의 반도체 칩을 포함하는 반도체 소자 - Google Patents

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KR20010041593A
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귄터 투취
토마스 뮌히
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칼 하인쯔 호르닝어
지멘스 악티엔게젤샤프트
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Abstract

본 발명은 적어도 하나의 반도체 칩, 외부 콘택 및 프린트 도체 어레이로 구성된 반도체 소자에 관한 것이다. 상기 반도체 소자는 적어도 하나의 지지층, 적어도 하나의 중간층 및 적어도 하나의 커버층으로 형성된다. 상기 중간층에는 반도체 칩이 삽입되어 있는 적어도 하나의 개구가 제공된다. 지지층, 중간층 및 커버층은 층층이 서로 접속되고 하나의 서브모듈을 형성한다. 다수의 서브 모듈이 층층이 제공될 경우, 반도체 소자가 생성되며, 상기 반도체 소자에는 반도체 칩이 다수의 층층이 놓여있는 면에 존재한다. 상기 반도체 칩이 서로 접속된다.

Description

다수의 반도체 칩을 포함하는 반도체 소자 {SEMICONDUCTOR COMPONENT WITH SEVERAL SEMICONDUCTOR CHIPS}
SMD 소자는 통상적으로 플라스틱 성형 물질로 이루어진 하우징 내로 매립되고, 상기 하우징으로부터 전기 단자가 인출된다. 상이한 크기를 가지며 상이한 수의 단자를 포함하는 다양한 형태의 하우징이 있다. 반도체 칩은 먼저 지지층에 접속된다. 반도체 칩과 지지층의 접속은 통상적으로 접착, 납땜 또는 합금에 의해 이루어진다. 반도체 칩의 고정 후에, 반도체 칩의 개별 단자점이 지지 프레임의 단자, 예컨대 본딩 와이어에 접속된다. 그 다음에, 반도체 칩과 단자 프레임의 단자는 반도체 칩이 캡슐 형태로 완전히 둘러싸이고 단자들이 하우징으로부터 빠져 나오도록 압출 성형된다.
반도체 소자는 가급적 작은 치수로 설계되어야 한다. 또한, 가급적 작은 체적과 동시에, 가급적 높은 메모리 밀도 또는 반도체 소자의 성능이 구현되어야 한다. 하우징이 필요로 하는 장소를 줄이려면, 주변 외부 단자 장치에서 단자 그리드가 명확하게 세분화되어야 한다. 그러나, 외부 단자 장치의 이러한 소형화에 따라 제조시 뿐만 아니라 서브 랙에 납땜시에도 프로세스 가능성에 대한 더 많은 제한이 주어진다. 이것은 구조적 형상의 완전히 새로운 기술, 예컨대 멀티칩 모듈(MCM)을 제한한다.
멀티칩 모듈에서 다수의 반도체 칩은 동일한 평면으로 기판 상에 나란히 제공되고 기판에 접속된다. 여기서는 내부의 칩 대 칩 접속을 구현할 수 있는 가능성이 있다. 반도체 칩이 하나의 기판 층에 제공되고 전기 접촉 후에 플라스틱 사출 성형 물질에 의해 둘러싸여지는 플라스틱 리드프레임 패키지와 더불어, 반도체 칩이 삽입되는 공동부를 가진 세라믹 패키지가 있다. 이것은 3가지 구성 원리면에서 구별된다:
제 1 실시예에서 하나의 다층 와이어링 시스템(기판)이 하우징 내로 통합된다. 이 원리는 특히 플라스틱 리드프레임 패키지에 사용된다. 제 2 실시예에서는 하우징이 와이어링 지지 시스템을 포함한다(Cofire-Ceramic and Laminate- Package). 제 3의, 가장 간단한 실시예에서는 하우징이 와이어링 지지 시스템이 없는 구성을 갖는다. 여기서는 2개 또는 최대 3개의 반도체 칩을 가진 간단한 멀티칩 모듈에서 와이어 접속을 통한 직접 접속이 형성될 수 있는 가능성이 주어진다.
기판의 복잡한 제조 이외에, 멀티칩 모듈의 큰 단점은 멀티칩 모듈이 경제적인 대량 생산에 부적합하다는 것이다.
본 발명은 적어도 하나의 지지층, 적어도 하나의 중간층 및 적어도 하나의 커버층을 포함하고, 상기 지지층 상에는 적어도 하나의 반도체 칩이 제공된, 모듈 방식으로 확장 가능한 반도체 소자에 관한 것이다.
도 1 내지 3은 한 측면의 서브모듈로 이루어진 반도체 소자의 횡단면도이고,
도 4 및 5는 양 측면의 서브모듈로 이루어진 반도체 소자의 횡단면도이며,
도 6은 반도체 소자의 평면도이고,
도 7은 각각 한 측면 및 양 측면의 서브모듈로 이루어진 반도체 소자의 횡단면도이며,
도 8은 소자 콘택에서 변형을 갖는 반도체 소자의 횡단면도이다.
본 발명의 목적은 작은 체적을 가지면서 높은 패킹 밀도를 제공하는 반도체 소자를 제공하는 것이다. 또한, 낮은 제조 비용과 동시에 높은 신뢰도가 보장되어야 한다.
상기 목적은 청구항 제 1항의 특징에 의해 달성된다.
본 발명의 바람직한 실시예는 청구범위 종속항에 제시된다.
본 발명의 기본 사상은 다수의 반도체 칩이 하나의 반도체 소자 내에 배치되고, 상기 반도체 칩들이 하나의 평면 상에 배치될 뿐만 아니라, 다수의 평면에 층층이 배치될 수 있다는 것이다. 따라서, 반도체 칩은 적어도 하나의 지지층, 하나의 중간층 및 커버층, 상부면에 콘택 패드를 가진 적어도 하나의 반도체 칩, 외부 콘택 및 프린트 도체 어레이로 이루어진다. 상기 프린트 도체 어레이는 반도체 칩의 콘택 패드와 외부 콘택 사이의 전기 접속을 형성한다.
중간층은 적어도 하나의 개구를 갖는다. 상기 적어도 하나의 개구는 적어도 하나의 반도체 칩을 수용하기 위해 사용된다. 프린트 도체 어레이는 지지층 상에 배치된다. 중간층, 지지층 및 커버층은 층층이 놓여 서로 접속된다. 또한, 소자는 지지층의 프린트 도체가 한편으로는 반도체 칩 근처의 한 영역에서, 그리고 다른 한편으로는 반도체 소자의 가장자리 영역에서 끝나는 것을 특징으로 한다.
반도체 소자의 이러한 디자인에서는 반도체 소자가 공지된 제조 방법 및 재료로 제조될 수 있다. 지지층은 완전히 또는 부분적으로 산화된 알루미늄 산화물 박막으로 이루어지고, 상기 박막의 상부면 상에 프린트 도체가 에칭 또는 프레스된다. 이것을 위해, 프린트 회로 기판(PCB)의 제조 방법이 사용될 수 있다. 중간층은 지지층과 마찬가지로 완전히 또는 부분적으로 산화된 알루미늄 산화물 박막으로 이루어진다. 적어도 부분적으로 산화된 알루미늄 산화물 박막은 열 팽창 계수가 반도체 칩 및 플라스틱 성형 물질의 값에 보다 양호하게 매칭될 수 있다는 장점을 갖는다. 또한, 알루미늄 산화물 박막은 개별 층 간의 절연을 수행한다. 금속 알루미늄 코어가 부분적으로 산화된 알루미늄 산화물 박막 내에 남아 있으면, 상기 알루미늄 코어는 층층이 배치된 중간층 또는 지지층의 전기적 차폐를 수행한다. 또한, 습기의 침투를 방지한다. 또다른 장점은 FR4 -통상의 기판- 의 사용에 비해 알루미늄 산화물 박막이 저렴하게 제조될 수 있다는 것이다. 중간층에 개구가 펀칭 또는 엠보싱된다. 이 경우, 물론 다른 공지된 방법이 사용될 수도 있다. 이러한 제조 단계도 공지되어 있다. 커버층은 열을 양호하게 전달하며 지지층 및 중간층의 값에 양호하게 매칭되는 열 팽창 계수를 갖는 재료로 이루어진다.
반도체 소자는 소위 서브모듈로 구성된다. 서브모듈은 하나의 지지층 및 하나 또는 2개의 커버층으로 이루어진다. 상기 지지층의 한 측면 또는 양 측면에는 하나의 중간층이 적층된다. 상기 커버층은 중간층의 다른 측면 상에 제공되고 반도체 소자의 단자를 형성한다. 즉, 중간층의 한 측면이 커버층을 갖고, 중간층의 다른 측면은 지지층을 갖는다. 커버층 및 지지층이 평탄한 표면을 갖기 때문에, 한 측면 또는 양 측면에 구현된 상기 서브모듈 중 다수가 조립되어 하나의 반도체 소자를 형성한다. 한 측면의 서브모듈은 지지층으로 이루어지며, 상기 지지층의 한 측면에 중간층이 제공되고, 상기 중간층의 측면에 커버층이 제공된다. 양 측면의 서브모듈은 지지층의 양측면에 중간층이 제공되고, 상기 중간층의 빈 측면이 커버층으로 커버되는 것을 특징으로 한다.
각각의 중간층이 적어도 하나의 반도체 칩이 삽입되는 적어도 하나의 개구를 갖기 때문에, 다수의 서브모듈의 조립에 의해 반도체 칩이 3차원으로 층층이 쌓여진다. 이로 인해, 반도체 소자가 작은 체적을 가지면서 높은 패킹 밀도를 제공한다.
적어도 하나의 반도체 칩 근처에 놓인 프린트 도체는 프린트 도체가 중간층 내에 놓인 개구 내에 놓이도록 지지층 상에 제공된다.
양 측면의 서브모듈에서 프린트 도체는 지지층의 양 측면 상에 제공된다. 그러나, 한 측면의 서브모듈에서도 프린트 도체 어레이가 지지층의 양 측면에 제공될 수 있다. 이것은 프린트 도체 가이드가 유연하게 이루어질 수 있다는 장점을 갖는다.
본 발명에 따른 반도체 소자의 또다른 장점은 지지층이 PCB와 유사하게 구성된다는 것이다. 이것에 의해, 하우징을 가진 그리고 하우징을 갖지 않은 반도체 칩이 반도체 소자 내로 집적될 수 있다. 반도체 칩은 플립-칩-프로세스(Flip-Chip-Process)에 의해 지지층 상에 제공될 수 있을 뿐만 아니라, 그것의 구조화되지 않은 후면이 지지층 상에 접착 또는 적층될 수 있고 와이어 본딩 프로세스 또는 스파이더 밴드에 의해 프린트 도체에 전기 접속된다. 개구 내에 놓인 반도체 칩은 전기 접촉 후에 플라스틱 성형 물질에 의해 둘러 싸이거나, 또는 신뢰도가 보장되면 성형 물질 없이 개구 내에 놓일 수 있다.
반도체 소자의 바람직한 실시예에서, 지지층 상에 적어도 하나의 패시브 소자가 집적된다. 패시브 소자는 예컨대 전기 저항, 커패시터 등일 수 있다.
바람직하게는 커버층이 적어도 한 측면, 즉 외부 콘택이 배치되는 측면에서 중간층 및 지지층을 지나 연장된다. 이 경우에는 커버층이 열 방출기로 구현된다. 반도체 소자의 파워 손실 방출에 따라 중간층 및 지지층 위로 연장된 열 방출기가 최적화될 수 있다. 커버층이 외부 콘택이 배치되지 않은 모든 측면에서 중간층 및 지지층을 지나 연장되면, 최대 파워 손실이 방출될 수 있다.
지지층은 반도체 소자의 외부 콘택이 배치된 측면에서 중간층 및 커버층을 지나 돌출한다. 이로 인해, 외부 콘택이 플러그 커넥터로 구현될 수 있다. 프린트 도체가 지지층의 끝까지 끌어내지면, 프린트 도체의 단부에 금속층의 제공 후에 서브 랙에 전기 접촉된 플러그 커넥터가 제조될 수 있다. 외부 콘택이 핀으로 구현되는 것도 가능하다. 플러그 커넥터의 금속층 콘택이 양 측면에 마주 놓이게 지지층 상에 제공되면, 2개의 금속층이 동일한 전기 신호를 안내하거나 또는 2개의 금속층이 각각 고유의 전기 신호를 안내 할수 있다. 이것은 특히, 프린트 도체가 지지층의 양 측면에 제공될 때 바람직하다. 서브 랙 상에 반도체 소자를 정확히 제공하기 위해, 지지층이 에지 측면에 예컨대 리세스 또는 절단된 다각형 형태의 기계적 코딩을 가질 수 있다. 기계적 코딩은 서브 랙에서 에러 없는 접촉을 방해하지 않는다면, 임의의 형상을 취할 수 있다.
외부 콘택의 수를 가급적 적게 함으로써 프린트 도체 어레이의 장착을 간단히 하기 위해, 반도체 소자에 있는 모든 반도체 칩이 하나의 공통 프린트 도체를 통해 전압을 공급받는 것이 바람직하다. 즉, n 반도체 칩에서 (n-1)*2 외부 콘택이 필요없게 된다. 반도체 소자 내부의 프린트 도체는 외부 콘택을 제공하기 위해 사용되는 반도체 칩의 콘택 패드의 전기 접속을 위해 제공된다.
본 발명에 따른 반도체 소자에 반도체 칩이 여러 가지 방식으로 포함될 수 있다. 반도체 칩은 예컨대 메모리 칩 및/또는 프로세서일 수 있다. 반도체 칩이 하나의 평면에 놓이면, 반도체 칩은 프린트 도체에 의해 서로 접속될 수 있다. 지지층 및 중간층 내에 있는 관통 접속부에 의해, 상이한 평면에 있는 반도체 칩이 전기적으로 서로 접속될 수 있다. 상이한 서브모듈에 있는 반도체 칩이 서로 접속되어야 하면, 커버층 및 지지층이 소위 접촉 인터페이스를 포함한다. 접촉 인터페이스는 하나의 서브모듈의 지지층을 다른 서브모듈의 커버층에 접속할 때 정확히 층층이 놓이도록 제공된다. 비등방성 접착제에 의해 2개의 서브모듈이 접속되면, 동시에 2개의 중간층의 접촉 인터페이스의 전기 접속이 이루어진다. 전기 접속을 위해 납땜 페이스트 또는 납땜 구가 사용될 수 있다. 2개의 서브모듈의 접속은 접착 또는 적층에 의해서도 이루어질 수 있다. 비등방성 도전 접착제는 예컨대 Y-방향으로는 도전되는 한편, X-방향으로는 전기 절연되는 바람직한 특성을 갖는다. 동시에, 상기 도전 접착제는 지지층과 커버층 사이의 기계적 고정 접속을 수행한다. 접촉 인터페이스는 관통 접속부와 전기 접속되고, 관통 접속부는 지지층 상의 프린트 도체에 도전 접속된다.
본 발명에 따른 반도체 소자의 장점은 기능적으로 연관된 그룹이 하나의 서브모듈 내에 배치된다는 것이다. 상이한 방식의 반도체 칩이, 예컨대 메모리 모듈이 프로세서와 하나의 서브모듈에서 조합될 수 있다. 또한, 패시브 소자들이 하나의 서브모듈 내에 집적될 수 있다. 하나의 서브 모듈의 양 측면이 -커버층과 지지층으로 이루어진 한 측면의 서브모듈에서, 2개의 커버층으로 이루어진 양 측면의 서브모듈에서- 평탄하기 때문에, 다수의 서브모듈이 층층이 배치되고, 접속되고, 조합되어 하나의 매우 컴팩트한 반도체 소자를 형성한다. 하나 또는 다수의 서브모듈 또는 패시브 소자에 개별 반도체 칩을 컴팩트하게 배치함으로써, 특히 높은 주파수에서 짧은 신호 길이로 인해 매우 양호한 신호 성능이 보장된다. 또한, 반도체 칩들이 하나의 서브모듈에서 전기적으로 서로 접속될 수 있을 뿐만 아니라, 접촉 인터페이스를 통해 상이한 서브모듈 내의 반도체 칩들이 서로 접속될 수 있다. 양 측면의 서브모듈에서 2개의 반도체 칩이 반사되어 지지층 상에 제공되면 2개의 반도체 칩 사이에 매우 짧은 신호 경로가 형성될 수 있고, 전기 콘택이 지지층을 통한 관통 접속부에 의해 서로 접속된다. 또한, 각각의 중간층 상에 제공된 커버층을 통한 양호한 열 방출이 이루어진다. 다수의 서브 모듈이 층층이 배치되기 때문에, 완전히 장착되어 밀봉된 반도체 소자가 적게 변형된다. 반도체 소자의 저렴한 제조가 가능한데, 그 이유는 공지된 제조 기술 및 제조 장치가 사용될 수 있기 때문이다. 서브모듈로 모듈 방식으로 구성하기 때문에, 상이한 기능을 가진 부품들이 유연하게 조합될 수 있다.
이하, 서브모듈로 이루어진 반도체 소자의 제조 방법을 설명한다. 제 1 단계에서, 지지층에 하나의 프린트 도체 어레이 및 필요에 따라 패시브 소자들이 장착된다. 그리고 나서, 지지층이 적어도 하나의 개구를 가진 중간층과 접속된다. 상기 접속은 바람직하게는 적층에 의해 이루어진다. 적어도 하나의 반도체 칩이 중간층의 개구 내로 삽입되고, 지지층과 접속된다. 반도체 칩의 구조화된 측면(페이스 다운) 또는 후면이 지지층 상에 제공된다. 그리고 나서, 반도체 칩이 프린트 도체와 전기적으로 접촉된다. 프린트 도체의 단부는 그것이 중간층의 개구 내로 돌출하도록 지지층 상에 장착된다. 전기 접촉 후에, 개구가 플라스틱 성형 물질로 채워지거나 또는 채워지지 않을 수 있다. 마지막 단계에서 커버층이 중간층 상에 장착됨으로써, 중간층의 적어도 하나의 개구가 커버된다. 커버층이 예컨대 적층에 의해 중간층에 고정 접속된다. 마지막 단계에서 금속층은 외부 콘택이 제공된 측면에서 커버층 및 중간층을 지나 연장된 지지층 상에 있는 프린트 도체의 단부 상에 제공된다.
양측면 서브모듈이 제조되어야 하면, 지지층의 양 측면 상에 적어도 하나의개구를 가진 중간층이 제공된다. 상기 개구 내에 적어도 하나의 반도체 칩이 삽입되고 프린트 도체와 전기 접속된다. 그리고 나서, 반도체 소자의 외부 콘택이 배치되지 않은 모든 측면에서 지지층 및 2개의 중간층을 지나 연장된 지지층이 제 2 중간층 상에 제공된다. 외부 콘택을 형성하는 지지층 상의 금속층이 지지층의 한 측면 또는 양측면에 제공될 수 있다.
제 2 제조 방법은 프린트 도체 및 패시브 소자들을 포함하는 지지층 상에 먼저 반도체 칩들이 제공되어 고정 접속된다는 점이 전술한 방법과 다르다. 그리고 나서, 반도체 칩의 콘택 패드가 예컨대 본딩 와이어에 의해 중간층의 프린트 도체에 접속된다. 반도체 칩은 지지층의 한 측면 또는 양 측면에 제공될 수 있다. 그리고 나서, 지지층 상의 반도체 칩의 장소에 개구를 갖는 중간층이 지지층의 한 측면 또는 양 측면에 제공되고 예컨대 적층에 의해 지지층에 접속될 수 있다. 개구 내에 놓인 반도체 칩은 성형 물질로 채워질 수 있다. 후속 제조 단계는 제 1 제조 방법에 상응하게 이루어진다.
2개의 상기 제조 방법 중 하나에 따라 다수의 서브모듈이 제조되면, 다수의 서브모듈이 접속되어 하나의 반도체 소자를 형성할 수 있다. 여기서는 하나 또는 다수의 한 측면 서브모듈이 제공된 양 측면의 서브모듈이 기초가 된다. 즉, 반도체 소자가 마주놓인 양 측면에서 커버층에 의해 커버된다. 2개의 서브모듈은 하나의 커버층이 중간층에 접속되도록 조립된다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 1은 한 측면의 서브모듈로 이루어진 반도체 모듈을 도시한다. 지지층(2)은 한 측면에 프린트 도체(4)를 갖는다. 상기 프린트 도체(4)가 배치되어 있는 면에는 개구(6)를 갖는 중간층(3)이 적층된다. 상기 중간층(3)은 커버층(5)에 의해 폐쇄된다. 상기 개구(6)에는 반도체 칩(1)이 제공되고, 상기 반도체 칩(1)은 접착제(15)에 의해 상기 중간층(2)에 접속된다. 도시된 도면에서 상기 반도체 칩(1)의 비도전성 후면은 중간층(2)에 접착된다. 또한, 접착으로서 다른 고정 기술이 생각될 수도 있다. 상기 반도체 칩(1) 상에 있는 콘택 패드(14)는 본딩 와이어(10)에 의해 프린트 도체(4)에 전기 접속된다. 상기 개구(6)는 플라스틱 성형 물질(12)에 의해 폐쇄된다. 상기 커버층(5)은 어떠한 외부 콘택(8)도 제공되어 있지 않은 면에서 중간층(3)에 의해 폐쇄된다. 상기 지지층(2)은 외부 콘택(8)이 배치되어 있는 면에서 커버층(5) 및 중간층(2)을 지나 연장되며, 상기 프린트 도체(4)는 상기 지지층(2)의 단부에까지 이른다. 상기 프린트 도체(4)의 단부에는 금속층(9)이 제공되며, 상기 금속층(9)은 플러그 커넥터의 형태로 외부 콘택(8)을 형성한다. 도면에 도시된 반도체 칩(1)은 프린트 도체(4)에 의해 서로 전기 접속되거나, 또는 그렇지 않다. 상기 반도체 칩(1) 가까이에 놓여있는 프린트 도체(4)는 개별 개구(6) 내부에 놓여있다.
도 2는 한 측면의 서브모듈로 이루어진 반도체 소자를 도시한다. 도 2는 더 높은 열 분포를 달성하기 위해, 커버층(2)이 외부 콘택(8)에 마주놓인 적어도 한 면에서 중간층(3)을 지나 연장됨으로써 도 1과 구분된다. 또한 지지층(2) 위에 패시브 소자(7)가 제공되며, 상기 지지층(2) 위에서 프린트 도체(4)가 예컨대 프레스되거나 에칭된다. 도 2에서 하나의 중간층(3)에는 두 개의 개구(6)가 있으며, 상기 개구(6)에는 각각 반도체 칩(1)이 존재한다. 상기 반도체 칩(1) 중 하나는 플립-칩-접촉(11)에 의해 지지층(2)에 고정되어, 프린트 도체(4)에 전기 접속된다. 다른 반도체 칩(1)의 후면은 지지층(2)에 접착되어, 본딩 와이어(10)에 의해 프린트 도체(4)에 전기 접속된다. 상기 두 개구(6)에는 개구(6) 내로 삽입되는 습도에 의해 상기 반도체 소자의 신뢰도를 보장하기 위해, 플라스틱 성형 물질(12)이 주입된다. 상기 지지층(2)은 두 개 이상의 개구(6)를 가질 수도 있으며, 상기 개구(6) 에는 또한 다수의 반도체 칩(1)이 제공될 수도 있다.
도 3은 한 측면의 서브모듈로 이루어진 반도체 소자를 도시한다. 지지층(2)은 두 측면에서 프린트 도체(4)를 갖는다. 상기 지지층(2)의 한 측면에는 개구(6)를 갖는 중간층(3)이 제공된다. 상기 개구(6)에는 각각 반도체 칩(1)이 놓여있고, 상기 반도체 칩(1)의 비전도성 후면은 접착제(15)에 의해 중간층(2)에 접착된다. 상기 반도체 칩(1)은 본딩 와이어(10)에 의해 프린트 도체(4)에 전기 접속된다. 상기 중간층(3)이 지지층(2)에 고정되는 면에서 지지층(2)은 패시브 소자(7)를 가지며, 상기 패시브 소자(7)는 예컨대 저항 또는 커패시터일 수 있다. 커버층(5)은 어떠한 외부 콘택(8)도 배치되어 있지 않은 적어도 한 면에서 더 큰 열 방출을 달성하기 위해 중간층(3) 및 지지층(2)을 지나 연장된다. 상기 지지층(2)의 하부면에 있는 프린트 도체(4)는 상기 지지층(2)을 통한 관통 접속부(16)에 의해 상기 지지층(2)의 상부면에 있는 프린트 도체(4)에 접속된다. 상기 지지층(2)에 있는 두 개의 프린트 도체 가이드는 외부 콘택(8)의 두 면에 금속층(9)이 제공될 수 있다는 장점을 가지며, 따라서 상기 프린트 도체 가이드는 플랙시블하게 설계될 수 있다. 이를 통해, 두 개의 프린트 도체(4) 또는 두 개의 금속층(9) 사이의 간격이 작아질 필요없이, 외부 콘택의 두 배가 생성될 수 있다는 장점이 나타난다.
도 4는 양 측면의 서브모듈로 이루어진 반도체 소자의 횡단면도를 도시한다. 지지층(2)의 양 측면에는 프린트 도체(4) 및 패시브 소자(7)(단지 서브모듈에서만 볼 수 있는)가 제공된다. 상기 지지층(2)의 두 면에는 각각 중간층(3)이 존재하며, 상기 중간층(3)은 각각 특정수의 개구(6)를 갖는다. 모든 개구(6)에는 적어도 하나의 반도체 칩(1)이 제공되어, 지지층(2)에 접속된다. 도시된 도면에서 모든 반도체 칩(1)은 그것의 비전도성 후면에 의해 접착제(15)에 의해 지지층(2)에 고정된다. 모든 반도체 칩(1)의 전기 접촉은 본딩 와이어(10)에 의해 반도체 칩(1)의 콘택 패드(14)로부터 프린트 도체(4)로 실행된다. 각각의 중간층(3)에는 커버층(5)이 제공되며, 상기 커버층(5)은 개구(6)를 갖는 중간층(3)을 커버한다. 상기 커버층(5)은 거기에서는 어떠한 외부 콘택(8)도 반도체 소자에 제공되지 않는 한 면에서 중간층(3) 및 지지층(2)을 지나 연장된다. 동일한 중간층(3) 내에 놓여있지 않은 반도체 칩(1)은 관통 접속부(16)에 의해 서로 접속될 수 있다. 그러나, 상기 관통 접속부(16)는 프린트 도체 가이드를 최적화하는데 사용된다. 모든 관통 접속부는 칩 간의 접속을 만들어 내는 것이 꼭 필수적이다. 도시된 도면에서는 단지 패시브 소자가 지지층(2)에 나타난다. 그러나, 상기 지지층(2)의 양 측면에 패시브 소자가 제공될 수도 있다. 외부 콘택(8)은 전술된 도면에서 플러그 커넥터로서 실행되는데, 다시 말하면 프린트 도체(4)는 금속층(9)을 가지며, 상기 금속층(9)에 의해 서브 랙이 접촉될 수 있다. 도시된 4 개의 개구(6) 중 두 개구에는 성형 물질(12)이 주입된다. 다른 두 개의 개구(6)에는 반도체 칩(1)이 아무런 주변 보호 없이 놓여있다. 예컨대 삽입되는 습도에 의해 반도체 소자의 신뢰도가 손상되지 않는 한, 개구(6)에는 성형 물질(12)이 주입될 필요가 없다.
도시된 모든 실시예에서, 상기 반도체 소자는 지지층, 적어도 하나의 중간층 및 적어도 하나의 커버층으로 이루어진다. 이는 서브모듈이 두 개의 커버층에 의해 폐쇄되거나, 또는 하나의 커버층과 지지층에 의해 폐쇄된다는 것을 의미한다. 상기 반도체 소자는 절대적으로 평탄한 표면을 가짐으로써, 도시된 서브모듈의 다수는 더 큰 반도체 소자로 결합될 수 있다. 서브모듈로 이루어진 모듈 방식의 구조는 기능적으로 결합된 부품들이 하나의 서브모듈 내로 집적될 수 있다는 장점을 발생시킨다. 반도체 소자의 기능 주변은 이러한 방식으로 다수의 서브모듈의 결합에 의해 쉽게 확대될 수 있다. 또한 커버층의 형태로 통합된 열 방출기를 제공함으로써 소자에 대한 열 응력이 감소된다. 열 방출기의 각각의 디자인에 따라서 최적화된 열 변화가 달성될 수 있다.
도 5는 양 측면 서브모듈의 쉽게 변형된 형태로 된 반도체 소자를 도시한다. 도 5는 지지층(2)의 양 측면에 제공된 중간층(3)이 단지 하나의 개구(6)를 포함하고, 상기 개구(6)에서 반도체 칩(1)의 횡단면이 인식될 수 있음으로써 도 4와는 구분된다. 다른 중간층은 도 4와 유사하게 두 개의 개구(6)를 가지며, 상기 개구(6)에는 각각 반도체 칩(1)이 배치된다. 두 반도체 칩(1) 중 하나는 플립-칩- 접촉(11)에 의해, 다른 칩(1)은 본딩 와이어(10)에 의해 프린트 도체(4)에 전기 접속된다. 또한 도 5에는 지지층(2)의 한 면에서만 패시브 소자(7)가 제공된다. 그러나, 또한 지지층(2)의 다른 면에 패시브 소자(7)가 통합될 수도 있다. 하부 중간층(3)에 놓여있는 반도체 칩(1)은 그 개구(6)에서 성형 물질(12)에 의해 둘러싸이지 않는다. 도 5에 도시된 반도체 소자의 나머지 특성은 지금까지 기술된 변형예와는 구분된다.
도 6은 반도체 소자의 평면도를 도시한다. 더욱 개관을 용이하게 하기 위해, 중간층(3)에 커버되어 개구(6)를 폐쇄시키는 커버층(5)은 빠져있다. 상기 중간층(3)은 실행된 예에서 세 개의 개구(6)를 가지며, 두 개의 개구에는 각각 반도체 칩(1)이 놓여있고, 중간층(2)의 오른쪽 면에 놓여있는 큰 개구(6)에는 두 개의 반도체 칩(1)이 놓여있다. 또한 이 실시예는 중간층(2)에 제공되어 있는 프린트 도체(4)를 도시하며, 반도체 소자의 단부에는 외부 콘택(8)으로서 사용되는 금속층(9)이 제공된다. 상기 외부 콘택(8)은 절단 에지의 형태로 코딩(17)을 갖는다. 기계적 코딩(17)은 반도체 소자가 서브 랙에 잘못 삽입되는 것을 막기 위해 사용된다. 기계적 코딩(17)은 리세스 또는 절단된 다각형 또는 각각의 다른 기계적 실행 형태로 이루어질 수 있으며, 반도체 소자가 서브 랙에서 에러 없는 접촉을 하는 것을 보장한다. 큰 개구(6)에 놓여있는 두 개의 반도체 칩(1)은 그것의 비전도성 후면에서 지지층(2)에 고정된다. 상기 반도체 칩(1)에 존재하는 콘택 패드(14)는 본딩 와이어(10)에 의해 프린트 도체(4)에 전기 접속된다. 여기서, 상기 프린트 도체는 개구(6)의 영역 내로 이른다. 다른 두 개의 개구(6)에 놓여있는 반도체 칩(1)은 플립-칩-프로세스에 의해 지지층(2) 및 프린트 도체(4)에 전기적이고 기계적으로 접촉된다.
바람직한 실시예에서, 반도체 칩(1)의 다수(n)에는 하나의 공통 프린트 도체(4)를 통해 전압을 공급받는 것이 바람직하다. 이는 다수의 외부 콘택(8) 또는 금속층(9)이 (n - 1)*2 만큼 줄어들 수 있다는 장점을 제공한다. 그러나, 이에 따라 반도체 칩(1)의 콘택 패드(14)의 내부 접속이 프린트 도체(4)에 의해, 및/또는 접속(16)에 의해 서로 제한된다.
도 7은 반도체 소자의 횡단면도를 도시하며, 상기 반도체 소자는 두 개의 서브모듈로 구성된다. 본 발명에 따른 반도체 소자의 기본은 양 측면 서브모듈이며, 상기 서브모듈에는 한 측면의 서브모듈이 제공된다. 상기 양 측면 서브모듈은 지지층(2)으로 이루어지며, 상기 지지층(2)의 두 면에는 프린트 도체(4), 및 필요시에는 패시브 소자(7)가 제공된다. 각각의 중간층(3)은 두 개의 개구(6)를 가지며, 상기개구(6) 내로 각각 반도체 칩(1)이 삽입된다. 도면에서 반도체 칩(1)이 아래로 나란히 접속되어야만 할 경우에 특히 바람직한 실시예가 도시된다. 가장 짧은 신호 경로는 반도체 칩(1)이 반사되어 지지층(2)에 제공될 경우에 달성될 수 있다. 도면에서 오른쪽 개구에는 반도체 칩(1)이 비전도성 후면에 의해 지지층(2)에 접착제(15)에 의해 고정되어, 본딩 와이어(1)에 의해 프린트 도체(4)에 전기 접속된다. 지지층(2)에 반사되어 제공되어 있는 프린트 도체(4)는 관통 접속부(16)에 의해 서로 접속된다. 이를 통해, 극도로 짧은 신호 전파 시간이 달성되며, 이는 특히 높은 주파수에서 장점을 갖는다. 두 개의 왼쪽 개구(6)에는 반도체 칩(1)이 플립-칩-접촉(11)에 의해 지지층(2)에 고정되어, 프린트 도체(4)에 전기 접속된다. 또한 여기서는 반사된 배치가 존재한다. 관통 접속부(16)에 의해 매우 짧은 신호 전파 시간이 달성될 수 있다. 심지어, 이는 반도체 칩(1)이 본딩 와이어에 의해 전기 접촉될 때보다 더 짧다. 양 측면 서브모듈은 각각의 중간층(3)에 커버층(5)을 가지며, 상기 커버층(5)은 외부 콘택(8)에 마주놓인 면에서 중간층(3) 및 지지층(2)을 지나 연장된다. 상기 중간층(3), 지지층(2) 및 커버층(5)은 적층에 의해 고정 접속된다. 그 속에 반도체 칩(1)이 존재하는 개구(6)는 성형 물질(12)에 의해 주입된다. 또한 반도체 소자는 한 측면의 서브모듈로서 이루어지며, 상기 서브모듈의 지지 층(2)은 양 측면 서브모듈의 커버층(5) 중 하나에 접속된다. 상기 한 측면의 서브모듈의 반도체 칩이 양 측면 서브모듈의 반도체 칩(1) 또는 프린트 도체(4)에 접속될 경우, 중간층(2)의 하부면 및 상응하는 커버층(5)에 존재하는 접촉 인터페이스(13)가 접속을 전달한다. 상기 접촉 인터페이스(13)는 각각 관통 접속부(16)에 접속된다. 두 개의 서브모듈이 예컨대 비등방성 도전 접착제에 의해 서로 접속될 경우, 두 서브모듈의 고정 접속과 더불어 동시에 접촉 인터페이스(13)에의 전기 접속이 보장된다. 그러나, 상기 접촉 인터페이스(13)가 있는 곳에는 납땜 구 또는 납땜 페이스트가 제공될 수 있으며, 상기 납땜 볼 또는 납땜 페이스트는 두 서브모듈의 결합시 전기 접속을 전달한다. 도시된 도면에서 두 개의 서브모듈은 서로 접속된다. 그러나, 양 측면 서브모듈로부터 출발하여, 소자를 3 차원으로 확대하기 위해 임의의 많은 한 측면의 서브모듈이 서로 제공될 수 있다. 한 측면의 서브모듈은 또한 커버층(5)에서 추가의 접촉 인터페이스(13)를 가지며, 상기 접촉 인터페이스(13)는 상이한 서브모듈의 반도체 칩(1)을 서로 접속시킨다. 상기 서브모듈에는 바람직하게 상이한 기능성 부품들이 배치됨으로써, 서브모듈을 하나의 반도체 소자로 결합함으로써 특히 공간을 절약하는 해결책이 발견된다.
도 8은 반도체 소자의 횡단면도를 도시하며, 상기 반도체 소자는 하나의 양 측면 서브모듈 및 두개의 한 측면의 서브모듈로 이루어진다. 여기서, 상기 한 측면의 서브모듈은 양 측면의 서브모듈 위에 대칭 방식으로 제공된다. 여기서, 대칭은 외부 하우징 테두리에 관련되지만, 서브모듈의 내부에 있는 반도체 칩(1) 및 패시브 소자(7) 또는 프린트 도체(4)의 구조에는 관련되지 않는다. 도 8 에 도시된 반도체 소자는 외부 콘택(8)의 실시예에 의해 이전에 기술된 변형예와는 구분된다. 금속층(9)과의 플러그 커넥터 대신에 외부 콘택(8)은 핀으로서 실행된다. 그러나, 또한 다른 외부 콘택 형태가 실시예에 도시된 변형예로서 생각될 수 있다.
본 발명에 따른 반도체 소자의 장점은 모듈 방식으로 형성된 서브모듈로 이루어진 반도체 소자가 결합될 수 있다는데 있다. 각각의 개별 서브모듈-한 측면의 서브모듈 또는 양 측면 서브모듈-은 공지된 제조 기술에 의해 제조될 수 있다. 이는 서브모듈의 비용이 저렴하고 신속한 제조를 가능하게 한다. 또한 개별 부품들의 제조를 위한 새로운 처리 기계는 필요하지 않다. 또한 본 발명에 따른 반도체 소자는 치밀하게 장착되어 시일링된 모듈이 개별 반도체 부품들-반도체 칩, 수동 부품등-이 서브 랙에 개별 형태로 나란히 배치될 때보다 더 적은 변형을 갖는다는 장점을 지닌다. 치밀한 구조 방식에 의해 더 개선된 신호 동작이 달성되며, 상기 신호 동작은 특히 더 높은 주파수에서 장점을 갖는다. 반도체 소자는 낮은 전체 높이를 가지며 평평한 면으로 인해 서로 층층이 쌓이고 서로 접속된다.

Claims (21)

  1. 적어도 하나의 지지층(2), 하나의 중간층(3) 및 하나의 커버층(5)을 포함하며, 상기 지지층(2), 중간층(3) 및 커버층(5)이 층층이 놓이고, 적어도 하나의 반도체 칩(1)이 중간층(3) 내로 삽입되며 그 콘택 패드(14)에 의해 지지층(2) 상에 제공된 프린트 도체 어레이(4)에 접속되고, 상기 프린트 도체 어레이는 반도체 소자의 외부 콘택(8)으로 뻗으며, 중간층 재료 및 지지층 재료로서 적어도 부분적으로 산화된 알루미늄 산화물 박막이 사용되는 것을 특징으로 하는 모듈 방식으로 확장 가능한 반도체 소자.
  2. 제 1항에 있어서,
    - 적어도 하나의 중간층(3)이 적어도 하나의 반도체 칩(1)을 포함하는 적어도 하나의 개구(6)를 갖고,
    - 프린트 도체 어레이(4)가 반도체 칩(1)의 근처 영역에서 및 반도체 소자의가장자리 영역에서 끝나는 것을 특징으로 하는 반도체 소자.
  3. 제 2항에 있어서,
    적어도 하나의 커버층(5)이 열 방출기로 형성되는 것을 특징으로 하는 반도체 소자.
  4. 제 1항, 2항 또는 3항에 있어서,
    상기 지지층(2)의 한 측면의 또는 양 측면에 각각 하나의 중간층(3)이 제공되는 것을 특징으로 하는 반도체 소자.
  5. 제 4항에 있어서,
    상기 중간층(3)의 한 측면이 커버층(5)이고, 중간층(3)의 다른 측면은 지지층인 것을 특징으로 하는 반도체 소자.
  6. 제 2항 내지 5항 중 어느 한 항에 있어서,
    적어도 하나의 반도체 칩(1)의 근처에 놓인 프린트 도체 어레이(4)가 개구(6)의 내부에 놓이는 것을 특징으로 하는 반도체 소자.
  7. 상기 항들 중 어느 한 항에 있어서,
    상기 프린트 도체 어레이(4)가 적어도 하나의 지지층의 한 측면 또는 양 측면에 제공되는 것을 특징으로 하는 반도체 소자.
  8. 상기 항들 중 어느 한 항에 있어서,
    적어도 하나의 지지층(2)이 적어도 하나의 패시브 소자(7)를 포함하는 것을 특징으로 하는 반도체 소자.
  9. 상기 항들 중 어느 한 항에 있어서,
    상기 커버층(5)은 적어도 외부 콘택(8)이 배치되지 않은 적어도 하나의 측면에서 중간층(3) 및 지지층(2)을 지나 연장되는 것을 특징으로 하는 반도체 소자.
  10. 상기 항들 중 어느 한 항에 있어서,
    상기 지지층(2)은 외부 콘택(8)이 배치된 측면에서 중간층(3) 및 커버층(5)을 지나 연장되는 것을 특징으로 하는 반도체 소자.
  11. 상기 항들 중 어느 한 항에 있어서,
    모든 반도체 칩(1)이 하나의 공통 프린트 도체 어레이(4) 위에 제공되는 것을 특징으로 하는 반도체 소자.
  12. 상기 항들 중 어느 한 항에 있어서,
    적어도 하나의 지지층(2)의 외부 콘택(8)이 기계적 코딩(17)을 갖는 것을 특징으로 하는 반도체 소자.
  13. 상기 항들 중 어느 한 항에 있어서,
    상기 지지층(2), 상기 중간층(3) 및 상기 커버층(5)이 관통 접속부(16)를 포함하는 것을 특징으로 하는 반도체 소자.
  14. 상기 항들 중 어느 한 항에 있어서,
    적어도 2개의 반도체 칩(1)의 신호 안내 콘택 패드(14)가 프린트 도체 어레이(4) 및/또는 관통 접속부(16)에 의해 서로 전기 접속되는 것을 특징으로 하는 반도체 소자.
  15. 상기 항들 중 어느 한 항에 있어서,
    상기 커버층(5) 및 상기 지지층(2)이 적어도 하나의 접촉 인터페이스(13)를 포함하며, 적어도 하나의 접촉 인터페이스(13)가 프린트 도체 어레이(4) 또는 관통 접속부(16)에 전기 접속되는 것을 특징으로 하는 반도체 소자.
  16. 상기 항들 중 어느 한 항에 있어서,
    상기 지지층(2)의 연장된 단부가 외부 콘택(8)을 포함하는 것을 특징으로 하는 반도체 소자.
  17. 상기 항들 중 어느 한 항에 있어서,
    상기 외부 콘택(8)이 한 측면 또는 양 측면에 금속층(9)을 포함하고, 2개의 금속층(9) 각각이 하나의 전기 신호를 안내하거나 또는 2개의 금속층(9)이 동일한 신호를 안내하는 것을 특징으로 하는 반도체 소자.
  18. 상기 항들 중 어느 한 항에 있어서,
    상기 지지층(2), 중간층(3) 및 커버층(5)이 비등방성 도전 접착제에 의해 접속되는 것을 특징으로 하는 반도체 소자.
  19. 반도체 소자의 제조 방법에 있어서,
    a) 프린트 도체 어레이(4) 및 적어도 하나의 패시브 소자(7)가 장착된 지지층(2)을 제공하는 단계,
    b) 상기 지지층(2)을 적어도 하나의 개구(6)를 가진 중간층(3)에 접속하는 단계,
    c) 적어도 하나의 반도체 칩(1)을 적어도 하나의 개구(6) 내로 삽입하는 단계,
    d) 적어도 하나의 반도체 칩(1)을 지지층(2)에 접속하는 단계,
    e) 적어도 하나의 반도체 칩(1)을 프린트 도체 어레이(4)에 전기 접촉시키는 단계,
    f) 적어도 하나의 개구(6)를 중간층(3)이 커버되도록, 커버층(5)을 제공하고 접속시키는 단계,
    g) 프린트 도체 어레이(4)의 단부 상에 금속층(9)을 제공하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  20. 반도체 소자의 제조 방법에 있어서,
    a) 프린트 도체 어레이(4) 및 적어도 하나의 패시브 소자(7)가 장착된 지지층(2)을 제공하는 단계,
    b) 지지층(2) 상에 적어도 하나의 반도체 칩(1)을 제공하는 단계,
    c) 적어도 하나의 반도체 칩(1)을 지지층(2)에 접속하는 단계,
    d) 적어도 하나의 반도체 칩(1)을 프린트 도체 어레이(4)에 전기 접촉시키는 단계,
    e) 지지층(2)을 제공하고 적어도 하나의 개구(6)를 가진 중간층(3)에 접속하는 단계,
    f) 적어도 하나의 개구(6)를 중간층(3)이 커버되도록, 커버층(5)을 제공하고 접속시키는 단계,
    g) 프린트 도체 어레이(4)의 단부 상에 금속층(9)을 제공하는 단계를 포함하는 것을 특징으로 하는 제조 방법.
  21. 제 19항 또는 20항에 있어서,
    a) 정확히 하나의 서브모듈의 지지층(2)의 양 측면이 각각 하나의 중간층(3)에 접속되도록, 제 20항 또는 21항에 따라 적어도 2개의 서브모듈을 제조하는 단계,
    b) 커버층(5)이 중간층(3)과 조립되도록, 2개의 서브모듈을 적어도 한번 접속시키는 단계를 포함하는 것을 특징으로 하는 제조 방법.
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Families Citing this family (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW575949B (en) 2001-02-06 2004-02-11 Hitachi Ltd Mixed integrated circuit device, its manufacturing method and electronic apparatus
DE10113771A1 (de) * 2001-03-21 2002-07-04 Infineon Technologies Ag Halbleiterbauelement und Verfahren zu dessen Kontaktierung mit einer Leiterplatte
US7215022B2 (en) * 2001-06-21 2007-05-08 Ati Technologies Inc. Multi-die module
JP2003115664A (ja) * 2001-10-05 2003-04-18 Matsushita Electric Ind Co Ltd 電圧変換モジュール
TW557520B (en) * 2002-08-28 2003-10-11 Advanced Semiconductor Eng Semiconductor package module and process thereof
EP1394857A3 (en) 2002-08-28 2004-04-07 Matsushita Electric Industrial Co., Ltd. Semiconductor device
US20040084211A1 (en) * 2002-10-30 2004-05-06 Sensonix, Inc. Z-axis packaging for electronic device and method for making same
DE10340129B4 (de) * 2003-08-28 2006-07-13 Infineon Technologies Ag Elektronisches Modul mit Steckkontakten und Verfahren zur Herstellung desselben
DE102004019443B3 (de) * 2004-04-19 2005-08-11 Siemens Ag Leistungsmodul
CN100483655C (zh) * 2005-09-09 2009-04-29 鸿富锦精密工业（深圳）有限公司 数码相机模组的制程
DE102006035876A1 (de) * 2006-08-01 2008-02-07 Infineon Technologies Ag Chip-Modul, Verfahren zur Herstellung eines Chip-Moduls und Mehrfachchip-Modul
US20080180921A1 (en) * 2007-01-31 2008-07-31 Cyntec Co., Ltd. Electronic package structure
US20080179722A1 (en) * 2007-01-31 2008-07-31 Cyntec Co., Ltd. Electronic package structure
TWI420640B (zh) * 2008-05-28 2013-12-21 矽品精密工業股份有限公司 半導體封裝裝置、半導體封裝結構及其製法
DE102010002140A1 (de) * 2010-02-19 2011-08-25 Robert Bosch GmbH, 70469 Verlustwärmeableitung für Leistungsbauelemente
US8686569B2 (en) 2010-12-14 2014-04-01 Infineon Technologies Ag Die arrangement and method of forming a die arrangement
US9607933B2 (en) * 2014-02-07 2017-03-28 Dawning Leading Technology Inc. Lead frame structure for quad flat no-lead package, quad flat no-lead package and method for forming the lead frame structure
US10910325B2 (en) * 2017-05-29 2021-02-02 Intel Corporation Integrated circuit packages with conductive element having cavities housing electrically connected embedded components
KR102465955B1 (ko) * 2020-11-12 2022-11-14 제엠제코(주) 멀티칩 스택 반도체 패키지 및 이의 제조방법

Family Cites Families (24)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5745262A (en) * 1980-09-01 1982-03-15 Fujitsu Ltd Sealing and fitting structure of semiconductor device
US4410927A (en) * 1982-01-21 1983-10-18 Olin Corporation Casing for an electrical component having improved strength and heat transfer characteristics
JPS62145844A (ja) * 1985-12-20 1987-06-29 Seiko Epson Corp 半導体装置の実装構造とその製造方法
JPH0682765B2 (ja) * 1985-12-25 1994-10-19 株式会社日立製作所 液晶表示素子
US4764846A (en) * 1987-01-05 1988-08-16 Irvine Sensors Corporation High density electronic package comprising stacked sub-modules
DE3838085A1 (de) * 1988-11-10 1990-05-17 Rheinmetall Gmbh Beschleunigungsfeste verpackung fuer integrierte schaltungen und verfahren zu ihrer herstellung
JP2690533B2 (ja) * 1988-12-23 1997-12-10 三洋電機株式会社 混成集積回路のコネクタ構造
JPH02170597A (ja) * 1988-12-23 1990-07-02 Mazda Motor Corp 車載用制御ユニツト構造
JPH02260449A (ja) 1989-03-31 1990-10-23 Hitachi Ltd 混成集積回路装置
JPH02303161A (ja) * 1989-05-18 1990-12-17 Matsushita Electric Ind Co Ltd 密着型イメージセンサの製造方法
JP2848068B2 (ja) * 1991-12-10 1999-01-20 富士電機株式会社 半導体装置
US5343366A (en) * 1992-06-24 1994-08-30 International Business Machines Corporation Packages for stacked integrated circuit chip cubes
US5731633A (en) * 1992-09-16 1998-03-24 Gary W. Hamilton Thin multichip module
US5434745A (en) * 1994-07-26 1995-07-18 White Microelectronics Div. Of Bowmar Instrument Corp. Stacked silicon die carrier assembly
JPH08148642A (ja) 1994-11-16 1996-06-07 Toshiba Corp 半導体装置及びその製造方法
JPH08264950A (ja) * 1995-03-27 1996-10-11 Hitachi Ltd 電子部品の実装体
JP2725637B2 (ja) 1995-05-31 1998-03-11 日本電気株式会社 電子回路装置およびその製造方法
US6023408A (en) * 1996-04-09 2000-02-08 The Board Of Trustees Of The University Of Arkansas Floating plate capacitor with extremely wide band low impedance
US5981043A (en) * 1996-04-25 1999-11-09 Tatsuta Electric Wire And Cable Co., Ltd Electroconductive coating composition, a printed circuit board fabricated by using it and a flexible printed circuit assembly with electromagnetic shield
JPH10154770A (ja) * 1997-12-08 1998-06-09 Toshiba Corp セラミックスパッケージの製造方法
DE19801312A1 (de) * 1998-01-15 1999-07-22 Siemens Ag Halbleiterbauelement mit mehreren Substratlagen und zumindest einem Halbleiterchip und einem Verfahren zum Herstellen eines solchen Halbleiterbauelementes
US5969427A (en) * 1998-02-05 1999-10-19 Micron Technology, Inc. Use of an oxide surface to facilitate gate break on a carrier substrate for a semiconductor device
US6784541B2 (en) * 2000-01-27 2004-08-31 Hitachi, Ltd. Semiconductor module and mounting method for same
US6445254B1 (en) * 2000-04-06 2002-09-03 Nihon Dempa Kogyo Co., Ltd. Crystal oscillator and method of bonding IC chip useful for fabricating crystal oscillator

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