CN114005400A - 像素电路和显示面板 - Google Patents

Abstract

本发明实施例公开了一种像素电路和显示面板，其中像素电路包括驱动晶体管、数据写入模块、第一初始化模块和第一漏电抑制模块，第一漏电抑制模块用于将驱动晶体管的栅极电压变化量正相关地耦合至第一漏电抑制模块所连接的第一中间节点，使得在数据写入阶段之后，第一漏电抑制模块的第一中间节点的电位为第一初始化电压与耦合量(即与驱动晶体管栅极电压变化量正相关的电压)之和，进而使得相比于现有技术，在数据写入阶段之后，驱动晶体管的栅极与第一初始化模块中的第一中间节点的电压差减小，降低第一初始化模块的漏电，使得在发光阶段，驱动晶体管的栅极电压可以得到良好保持，进而保证驱动晶体管产生的驱动电流的稳定性，改善屏体闪烁现象。

Description

像素电路和显示面板

技术领域

本发明实施例涉及显示技术领域，尤其涉及一种像素电路和显示面板。

背景技术

随着显示技术的发展，人们对显示质量的要求也越来越高。

显示面板包括像素电路，现有像素电路包括驱动晶体管和对驱动晶体管进行初始化的初始化晶体管，由于低温多晶硅工艺制备的显示面板中，初始化晶体管的漏电较大，现有技术中通常设置初始化晶体管为双栅晶体管。

然而，发光器件发光时，双栅的初始化晶体管的中间节点与驱动晶体管栅极的电位差较大，使得初始化晶体管的漏电仍然较大，使得驱动晶体管栅极电位无法得到良好保持，引起屏体闪烁。

发明内容

本发明提供一种像素电路和显示面板，以实现降低低温多晶硅工艺显示面板的像素电路中第一初始化模块的漏电，减少屏体闪烁现象。

第一方面，本发明实施例提供了一种像素电路，包括：驱动晶体管、数据写入模块、存储模块、第一初始化模块和第一漏电抑制模块；

第一初始化模块用于在初始化阶段向驱动晶体管的栅极写入第一初始化电压；第一初始化模块包括至少两个串联的第一子晶体管，相邻第一子晶体管通过二者之间的第一中间节点电连接，第一漏电抑制模块与至少一个第一中间节点电连接，第一漏电抑制模块用于将驱动晶体管的栅极电位变化量正相关地耦合至第一漏电抑制模块所连接的第一中间节点；

数据写入模块用于在数据写入阶段向驱动晶体管的栅极写入数据的电压；存储模块用于存储驱动晶体管的栅极电压。

可选的，第一漏电抑制模块包括第一电容，第一电容的第一极板与驱动晶体管的栅极电连接，第一电容的第二极板与至少一个第一中间节点电连接。

可选的，第一初始化模块中，第一漏电抑制模块所连接的第一中间节点与第一初始化模块的第一端之间的第一子晶体管的沟道宽长比小于第一漏电抑制模块所连接的第一中间节点与第一初始化模块的第二端之间的第一子晶体管的沟道宽长比；其中，第一初始化模块的第一端接入第一初始化电压，第一初始化模块的第二端连接驱动晶体管的栅极；

可选的，第一漏电抑制模块所连接的第一中间节点与第一初始化模块的第一端之间的第一子晶体管的沟道宽度小于或者等于1.8微米，沟道长度大于或者等于4微米。

可选的，像素电路还包括补偿模块，补偿模块用于在数据写入阶段将包含驱动晶体管的阈值电压的信息写入到驱动晶体管的栅极；

补偿模块包括至少两个串联的第二子晶体管，相邻的第二子晶体管通过二者之间的第二中间节点电连接；

可选的，第一初始化模块的控制端接入第一扫描信号，第一初始化模块的第一端接入第一初始化电压，第一初始化模块的第二端与驱动晶体管的栅极电连接；

可选的，数据写入模块的控制端接入第二扫描信号，数据写入模块的第一端接入数据电压，数据写入模块的第二端与驱动晶体管的第一极电连接；补偿模块的控制端接入第二扫描信号，补偿模块的第一端与驱动晶体管的第二极电连接，补偿模块的第二端与驱动晶体管的栅极电连接；

可选的，像素电路还包括第一发光控制模块和第二发光控制模块，第一发光控制模块用于根据自身控制端接入的第一发光控制信号控制第一电源电压输入端与驱动晶体管的第一极之间的导通状态，第二发光控制模块用于根据自身控制端接入的第二发光控制信号控制驱动晶体管的第二极与发光器件第一极之间的导通状态，发光器件的第二极连接第二电源电压输入端。

可选的，第一漏电抑制模块包括连接至少一个第二中间节点和至少一个第一中间节点的连接线。

可选的，第一漏电抑制模块还包括第二电容，第二电容的一端接入固定电压，另一端与连接线电连接。

可选的，像素电路还包括第二漏电抑制模块，第二漏电抑制模块包括第三电容，第三电容的第一端接入固定电压，第三电容的第二端与至少一个第二中间节点电连接；

可选的，补偿模块中，第二漏电抑制模块所连接的第二中间节点与驱动晶体管的第二极之间的第二子晶体管的沟道宽长比小于第二漏电抑制模块所连接的第二中间节点与驱动晶体管的栅极之间的第二子晶体管的沟道宽长比；

可选的，第二漏电抑制模块所连接的第二中间节点与驱动晶体管的第二极之间的第二子晶体管的沟道宽度小于或者等于1.8微米，第二漏电抑制模块所连接的第二中间节点与驱动晶体管的第二极之间的第二子晶体管的沟道长度大于或者等于4微米。

可选的，像素电路还包括第二漏电抑制模块，第二漏电抑制模块包括第四电容和第一控制晶体管；

第一控制晶体管的栅极接入第二扫描信号，第一控制晶体管的第一极接入第一固定电压，第一控制晶体管的第二极与第四电容的第一端电连接，第四电容的第二端与至少一个所述第二中间节点电连接；

可选的，第二漏电抑制模块还包括第二控制晶体管，第二控制晶体管的栅极与接入第一发光控制信号或者第二发光控制信号，第二控制晶体管的第一极接入第二固定电压，第二控制晶体管的第二极与第四电容的第一端电连接；其中，第二固定电压小于第一固定电压；

可选的，第四电容的电容值小于存储模块所包括的存储电容的电容值。

可选的，第一发光控制模块和第二发光控制模块用于在发光阶段的所包括的多个发光子阶段内导通，驱动晶体管用于在发光子阶段驱动发光模块发光；

像素电路还包括第二初始化模块和第三初始化模块，第二初始化模块的控制端和第三初始化模块的控制端接入复位控制信号，第二初始化模块用于在发光阶段所包括的多个复位子阶段将第二初始化电压写入至驱动晶体管的第一极，第三初始化模块用于在在复位子阶段将第三初始化电压写入到驱动晶体管的第二极和发光器件的第一极，其中，每个复位阶段对应一个发光子阶段，复位子阶段在对应的发光子阶段之前；

可选的，第三初始化模块的第一端接入第三初始化电压，第三初始化模块的第二端与发光器件的第一极电连接或者第三初始化模块的第二端与驱动晶体管的第二极电连接；其中，复位控制信号与第二发光控制信号的有效电平存在交叠，第一发光控制信号和第二发光控制信号的有效电平存在交叠，复位控制信号的有效电平在第一发光控制信号的有效电平之前。

第二方面，本发明实施例还提供了一种显示面板，包括第一方面提供的像素电路。

本发明实施例提供了像素电路和显示面板，其中像素电路包括驱动晶体管、数据写入模块、第一初始化模块和第一漏电抑制模块，第一漏电抑制模块用于将驱动晶体管的栅极电压变化量正相关地耦合至第一漏电抑制模块所连接的第一中间节点，使得在数据写入阶段之后，第一漏电抑制模块的第一中间节点的电位为第一初始化电压与耦合量(即与驱动晶体管栅极电压变化量正相关的电压)之和，进而使得相比于现有技术，在数据写入阶段之后，驱动晶体管的栅极与第一初始化模块中的第一中间节点的电压差减小，进而降低第一初始化模块的漏电，使得在发光阶段，驱动晶体管的栅极电压可以得到良好保持，进而保证驱动晶体管产生的驱动电流的稳定性，改善屏体闪烁现象。

附图说明

图1是本发明实施例提供的一种像素电路的结构示意图；

图2是本发明实施例提供的另一种像素电路的结构示意图；

图3是本发明实施例提供的另一种像素电路的结构示意图；

图4是本发明实施例提供的另一种像素电路的结构示意图；

图5是本发明实施例提供的一种像素电路的驱动时序图；

图6是本发明实施例提供的另一种像素电路的结构示意图；

图7是本发明实施例提供的另一种像素电路的结构示意图；

图8是本发明实施例提供的另一种像素电路的结构示意图；

图9是本发明实施例提供的另一种像素电路的结构示意图；

图10是本发明实施例提供的另一种像素电路的结构示意图；

图11是本发明实施例提供的另一种像素电路的驱动时序图。

具体实施方式

下面结合附图和实施例对本发明作进一步的详细说明。可以理解的是，此处所描述的具体实施例仅仅用于解释本发明，而非对本发明的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与本发明相关的部分而非全部结构。

正如背景技术中所述，低温多晶硅工艺制备的显示面板中，初始化晶体管漏电较大，且将初始化晶体管设置为双栅晶体管后，发光器件发光时，双栅的初始化晶体管的中间节点与驱动晶体管栅极的电位差较大，引起屏体闪烁。经发明人研究发现，出现上述问题的原因在于，现有像素电路的工作过程包括初始化阶段、数据写入阶段和发光阶段。在初始化阶段，初始化晶体管将初始化电压写入到驱动晶体管的栅极，初始化晶体管的中间节点电位也等于初始化电压。在数据写入阶段，数据电压被写入到驱动晶体管栅极，而初始化晶体管的中间节点的电位不会有很大变化，仍然接近初始化电压。在发光阶段，驱动晶体管根据自身栅极被写入的数据电压驱动发光器件发光，由于数据电压和初始化电压的压差较大，使得在发光阶段驱动晶体管的栅极与初始化晶体管的中间节点的压差较大，导致初始化晶体管的漏电仍然较大，使得驱动晶体管栅极被写入的数据电压不能得到良好保持，驱动晶体管产生的驱动电流与驱动晶体管自身栅极的电压相关，因此在发光器件驱动晶体管产生的驱动电流不稳定，使得发光器件产生亮度变化，最终导致屏体出现闪烁。

基于上述原因，本发明实施例提供一种像素电路，图1是本发明实施例提供的一种像素电路的结构示意图，参考图1，该像素电路包括：驱动晶体管DT、数据写入模块110、存储模块120、第一初始化模块130和第一漏电抑制模块140；

第一初始化模块130用于在初始化阶段向驱动晶体管DT的栅极写入第一初始化电压Vref1；第一初始化模块130包括至少两个串联的第一子晶体管T01，相邻第一子晶体管T01通过二者之间的第一中间节点N1电连接，第一漏电抑制模块140与至少一个第一中间节点N1电连接，第一漏电抑制模块140用于将驱动晶体管DT的栅极电位变化量正相关地耦合至第一漏电抑制模块140所连接的第一中间节点N1；

数据写入模块110用于在数据写入阶段向驱动晶体管DT的栅极写入数据电压Vdata；存储模块120用于存储驱动晶体管DT的栅极电压。

像素电路还包括发光器件D1，驱动晶体管DT和发光器件D1连接在第一电源电压输入端VDD和第二电源电压输入端VSS之间。并且，图1中示例性示出第一初始化模块130的控制端接入第一扫描信号Scan1，数据写入模块110的控制端接入第二扫描信号Scan2。

可选的，数据写入模块110包括数据写入晶体管。如图1所示，数据写入模块110可以直接与驱动晶体管DT的栅极电连接，此时数据写入模块110直接向驱动晶体管DT的栅极写入数据电压Vdata。在本发明其他可选实施例中，数据写入模块110也可以与驱动晶体管DT的第一极电连接，数据写入模块110与驱动晶体管DT的第一极电连接时，像素电路中还可以包括补偿模块，数据写入模块110通过驱动晶体管DT和补偿模块向驱动晶体管DT的栅极写入数据电压Vdata。

具体的，第一初始化模块130包括串联的至少两个第一子晶体管T01，也即第一初始化模块130包括多栅晶体管，其中多栅晶体管的栅极个数由第一初始化模块130包括的串联的第一子晶体管T01的个数决定。具体的，第一初始化模块130包括串联的n(n≥2)个第一子晶体管T01时，第一初始化模块130所包括的多栅晶体管即为n栅晶体管。可选的，本实施例中，像素电路中各个模块所包括的晶体管均为采用低温多晶硅工艺制备的低温多晶硅晶体管。

本实施例的像素电路的工作过程可以包括初始化阶段、数据写入阶段和发光阶段。

在初始化阶段，第一初始化模块130将第一初始化电压Vref1写入到驱动晶体管DT的栅极，则在初始化阶段，驱动晶体管DT的栅极电压等于第一初始化电压Vref1，第一初始模块的相邻第一子晶体管T01之间的第一中间节点N1的电压也等于初始化电压。在数据写入阶段，数据写入模块110将数据电压Vdata写入到驱动晶体管DT的栅极，因此从初始化阶段到数据写入阶段，驱动晶体管DT的栅极电压产生变化，即由初始化电压变化为数据电压Vdata。在发光阶段，驱动晶体管DT根据自身栅极电压产生驱动电流驱动发光器件D1发光。

本实施例中，由于像素电路中设置了第一漏电抑制模块140，该第一漏电抑制模块140用于将驱动晶体管DT的栅极电压变化量正相关地耦合至第一漏电抑制模块140所连接的第一中间节点N1，使得在数据写入阶段之后，第一漏电抑制模块140的第一中间节点N1的电位为第一初始化电压Vref1与耦合量(即与驱动晶体管DT栅极电压变化量正相关的电压)之和，进而使得相比于现有技术，在数据写入阶段之后，驱动晶体管DT的栅极与第一初始化模块130中的第一中间节点N1的电压差减小，进而降低第一初始化模块130的漏电，使得在发光阶段，驱动晶体管DT的栅极电压可以得到良好保持，进而保证驱动晶体管DT产生的驱动电流的稳定性，改善屏体闪烁现象。并且，本实施例的像素电路，无论数据写入阶段向驱动晶体管DT栅极写入哪一灰阶对应的数据电压Vdata，由于第一漏电抑制模块140的作用，在数据写入阶段后，驱动晶体管DT的栅极电压的变化量(例如对于图1所示像素电路，驱动晶体管DT的栅极电压的变化量等于数据电压Vdata与第一初始化电压Vref1的差值)都会被正相关地耦合至第一漏电抑制模块140所连接的第一初始化模块130中的第一中间节点N1，使得无论任何显示灰阶，相比于现有技术，在数据写入阶段后驱动晶体管DT的栅极电压与第一初始化模块130的第一中间节点N1的电压的压差都会减小，进而在任何显示灰阶下，第一初始化模块130的漏电都会减小，屏体的闪烁现象都可以得到改善。

现有技术中，部分像素电路中将第一初始化模块130对应的初始化晶体管设置为氧化物晶体管来降低漏电，但氧化物晶体管制备工艺较为复杂，并且氧化物晶体管尺寸较大，不利于高像素密度实现。且因氧化物晶体管的沟道类型与像素电路中低温多晶硅晶体管的沟道类型不同，使得在显示面板的边框区域需要添加新的栅极驱动电路，不利于窄边框的实现。本实施例的像素电路，无需将第一初始化模块130所包括的初始化晶体管设置为氧化物晶体管，该像素电路采用低温多晶硅工艺进行制备即可，有利于简化制备工艺，有利于高像素密度显示面板和窄边框的实现。

本实施例的像素电路，包括驱动晶体管、数据写入模块、第一初始化模块和第一漏电抑制模块，第一漏电抑制模块用于将驱动晶体管的栅极电压变化量正相关地耦合至第一漏电抑制模块所连接的第一中间节点，使得在数据写入阶段之后，第一漏电抑制模块的第一中间节点的电位为第一初始化电压与耦合量(即与驱动晶体管栅极电压变化量正相关的电压)之和，进而使得相比于现有技术，在数据写入阶段之后，驱动晶体管的栅极与第一初始化模块中的第一中间节点的电压差减小，进而降低第一初始化模块的漏电，使得在发光阶段，驱动晶体管的栅极电压可以得到良好保持，进而保证驱动晶体管产生的驱动电流的稳定性，改善屏体闪烁现象。

图2是本发明实施例提供的另一种像素电路的结构示意图，参考图2，可选的，第一漏电抑制模块140包括第一电容C1，第一电容C1的第一极板与驱动晶体管DT的栅极电连接，第一电容C1的第二极板与至少一个第一中间节点N1电连接。

具体的，电容具有耦合作用，设置第一漏电抑制模块140包括第一电容C1，第一电容C1连接驱动晶体管DT的栅极以及第一初始化模块130的至少一个第一中间节点N1，可以使得在数据写入阶段之后，第一电容C1可以将驱动晶体管DT栅极的电压变化量正相关地耦合到与第一漏电抑制模块140连接的第一中间节点N1，进而使得相比于现有技术，在数据写入阶段之后，驱动晶体管DT的栅极与第一初始化模块130中的第一中间节点N1的压差减小，进而减小第一初始化模块130的漏电。

需要说明的是，本领域技术人员可以根据驱动晶体管栅极电压的变化量对第一中间节点的电压耦合量合理设置第一电容的容值大小，对于第一电容的容值大小，本实施不做具体限定，满足相比于现有技术，数据写入阶段后，驱动晶体管的栅极电压与第一中间节点的压差减小即可。

具体的，上述实施例中，在数据写入阶段之后，驱动晶体管DT的栅极与第一初始化模块130中与第一漏电抑制模块140连接的第一中间节点N1的压差减小，进而使得与第一漏电抑制模块140连接的第一中间节点N1和驱动晶体管DT栅极之间的第一子晶体管T01的漏电降低。

在上述技术方案的基础上，可选的，第一初始化模块130中，第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第一端之间的第一子晶体管T01的沟道宽长比小于第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第二端之间的第一子晶体管T01的沟道宽长比；其中，第一初始化模块130的第一端接入第一初始化电压Vref1，第一初始化模块130的第二端连接驱动晶体管DT的栅极。

具体的，第一子晶体管T01的宽长比越小，则第一子晶体管T01的漏电越小。本实施例中，通过设置第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第一端之间的第一子晶体管T01的沟道宽长比小于第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第二端之间的第一子晶体管T01的沟道宽长比，可以使得第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第一端之间的第一子晶体管T01的漏电较小，进而进一步降低第一初始化模块130的漏电。

可选的，第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第一端之间的第一子晶体管T01的沟道宽度小于或者等于1.8微米，第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第一端之间的第一子晶体管T01的沟道长度大于或者等于4微米，进而使得第一初始化模块130中，第一漏电抑制模块140所连接的第一中间节点N1与第一初始化模块130的第一端之间的第一子晶体管T01的沟道宽长比可以较小。

图3是本发明实施例提供的另一种像素电路的结构示意图，参考图3，可选的，该像素电路还包括补偿模块150，补偿模块150用于在数据写入阶段将包含驱动晶体管DT的阈值电压的信息写入到驱动晶体管DT的栅极；补偿模块150包括至少两个串联的第二子晶体管T02，相邻的第二子晶体管T02通过二者之间的第二中间节点N2电连接。

具体的，补偿模块150的第一端与驱动晶体管DT的第二极电连接，补偿模块150的第二端与驱动晶体管DT的栅极电连接。因补偿模块150连接驱动晶体管DT的栅极，因此补偿模块150漏电同样会使得发光阶段驱动晶体管DT的栅极电压不能得到良好保持。本实施例中，通过设置补偿模块150包括至少两个串联的第二子晶体管T02，即设置补偿模块150也为多栅晶体管的结构，可以使得补偿模块150的漏电较小，进而使得发光阶段驱动晶体管DT的栅极电位可以得到较好保持，进而保证发光器件D1的发光亮度较为稳定，改善显示面板的闪烁现象。

继续参考图3，可选的，第一初始化模块130的控制端接入第一扫描信号Scan1，第一初始化模块130的第一端接入第一初始化电压Vref1，第一初始化模块130的第二端与驱动晶体管DT的栅极电连接。可选的，第一初始化模块130包括第一初始化晶体管T1，第一初始化晶体管T1的栅极作为第一初始化模块130的控制端，第一初始化晶体管T1的第一极作为第一初始化模块130的第一端，第一初始化晶体管T1的第二极作为第一初始化模块130的第二端。

图3中仍以第一漏电抑制模块140包括第一电容C1为例进行示出。

可选的，数据写入模块110的控制端接入第二扫描信号Scan2，数据写入模块110的第一端接入数据电压Vdata，数据写入模块110的第二端与驱动晶体管DT的第一极电连接；补偿模块150的控制端接入第二扫描信号Scan2，补偿模块150的第一端与驱动晶体管DT的第二极电连接，补偿模块150的第二端与驱动晶体管DT的栅极电连接。可选的，数据写入模块110包括数据写入晶体管T2，数据写入晶体管T2的栅极作为数据写入模块110的控制端，数据写入晶体管T2的第一极作为数据写入模块110的第一端，数据写入晶体管T2的第二极作为数据写入模块110的第二端。可选的，补偿模块150包括补偿晶体管T3，补偿晶体管T3的栅极作为补偿模块150的控制端，补偿晶体管T3的第一极作为补偿模块150的第一端，补偿晶体管T3的第二极作为补偿模块150的第二端。

可选的，像素电路还包括第一发光控制模块160和第二发光控制模块170，第一发光控制模块160用于根据自身控制端接入的第一发光控制信号EM1控制第一电源电压输入端VDD与驱动晶体管DT的第一极之间的导通状态，第二发光控制模块170用于根据自身控制端接入的第二发光控制信号EM2控制驱动晶体管DT的第二极与发光器件D1第一极之间的导通状态，发光器件D1的第二极连接第二电源电压输入端VSS。

其中，第一发光控制模块160的控制端接入第一发光控制信号EM1，第一发光控制模块160的第一端与第一电源电压输入端VDD电连接，第一发光控制模块160的第二端与驱动晶体管DT的第一极电连接。可选的，第一发光控制模块160包括第一发光控制晶体管T4，第一发光控制晶体管T4的栅极作为第一发光控制模块160的控制端，第一发光控制晶体管T4的第一极作为第一发光控制模块160的第一端，第一发光控制晶体管T4的第二极作为第一发光控制模块160的第二端。

第二发光控制模块170的控制端接入第二发光控制信号EM2，第二发光控制模块170的第一端与驱动晶体管DT的第一极电连接，第二发光控制模块170的第二端与发光器件D1的第一极电连接，发光器件D1的第二极与第二电源电压输入端VSS电连接。可选的，第二发光控制模块170包括第二发光控制晶体管T5，第二发光控制晶体管T5的栅极作为第二发光控制模块170的控制端，第二发光控制晶体管T5的第一极作为第二发光控制模块170的第一端，第二发光控制晶体管T5的第二极作为第二发光控制模块170的第二端。

图4是本发明实施例提供的另一种像素电路的结构示意图，参考图4，可选的，第一漏电抑制模块140包括连接至少一个第二中间节点N2和至少一个第一中间节点N1的连接线141。

图5是本发明实施例提供的一种像素电路的驱动时序图，该驱动时序可用于驱动图4所示像素电路，可选的，图4所示像素电路中，各晶体管均为P型晶体管。参考图4和图5，该像素电路的工作过程包括初始化阶段t0、数据写入阶段t1和发光阶段t2。

在初始化阶段t0，第一扫描信号Scan1为低电平，第一初始化晶体管T1导通，将第一初始化电压Vref1传输至驱动晶体管DT的栅极。因此在初始化阶段完成时，驱动晶体管DT的栅极和第一初始化晶体管T1的第一中间节点N1的电位都等于第一初始化电压Vref1。

在数据写入阶段t1，第二扫描信号Scan2为低电平，数据写入晶体管T2和补偿晶体管T3导通，数据电压Vdata通过数据写入晶体管T2、驱动晶体管DT和补偿晶体管T3向驱动晶体管DT的栅极写入，直到驱动晶体管DT的栅极电压等于Vdata+Vth时(其中Vth表示驱动晶体管DT的阈值电压)，驱动晶体管DT截止，实现向驱动晶体管DT的栅极的数据电压Vdata的写入和对驱动晶体管DT的阈值电压的补偿。数据写入阶段t1完成时，驱动晶体管DT的栅极的电压以及补偿晶体管T3的第二中间节点N2的电压都等于Vdata+Vth。

在发光阶段t2，第一发光控制信号EM1和第二发光控制信号EM2为低电平，第一发光控制晶体管T4和第二发光控制晶体管T5导通，驱动晶体管DT根据自身栅极电压和第一极电压产生驱动电流，驱动发光器件D1发光。

本实施例中，第一漏电抑制模块140包括连接至少一个第二中间节点N2和至少一个第一中间节点N1的连接线141，使得在数据写入阶段t1完成时，第一中间节点N1的电位与第二中间节点N2的电位相等，因此与第二中间节点N2连接的第一初始化模块130的第一中间节点N1的电位也等于Vdata+Vth，进而使得第一初始化模块130的中间节点与驱动晶体管DT的压差几近于0，进而降低第一初始化模块130的漏电，使得在发光阶段t2，驱动晶体管DT的栅极电位可以得到较为良好地保持。

图6是本发明实施例提供的另一种像素电路的结构示意图，参考图6，在图4所示像素电路的基础上，可选的，第一漏电抑制模块140还包括第二电容C2，第二电容C2的一端接入固定电压，另一端与连接线141电连接。

其中，第二电容C2接入的固定电压可以等于第一电源电压输入端VDD输入的第一电源电压。第二电容C2的一端接入固定电压也可以等于第一初始化电压Vref1或者其他固定电压，本实施例在此不做具体限定，图6中以第二电容C2连接第一电源电压输入端VDD为例进行示出。

具体的，因补偿晶体管T3的第二中间节点N2与补偿晶体管T3的栅极之间存在寄生电容，使得补偿晶体管T3的栅极接入的第二扫描信号Scan2的电位跳变会影响到补偿晶体管T3的第二中间节点N2的电位。其中，补偿晶体管T3的栅极电位跳变量引起的补偿晶体管T3的第二中间节点N2的电位跳变量可以用如下公式表示：

其中，ΔV_Scan2表示补偿晶体管T3的栅极接入的第二扫描信号Scan2的电压跳变量，ΔV_N2表示补偿晶体管T3的栅极接入的第二扫描信号Scan2的电压跳变量引起第二中间节点N2的电压跳变量，C'表示第二中间节点N2与补偿晶体管T3的栅极之间的寄生电容的电容值，C₀表示第二中间节点N2所连接其他电容(除第二中间节点N2与补偿晶体管T3的栅极之间的寄生电容)的电容值。

本实施例中，与第二中间节点N2所连接的其他电容包括第二电容C2，进而使得第二扫描信号Scan2发生跳变时引起的第二中间节点N2的跳变量可以较小，使得第二扫描信号Scan2跳变时，第二中间节点N2的电位可以保持较为稳定，与第二中间节点N2通过第二连接线141连接的第一中间节点N1的电位也可以保持较为稳定。示例性的，在数据写入阶段完成，第二扫描信号Scan2由低电位跳变为高电位，由于第二漏电抑制模块中设置了第二电容C2，使得第二中间节点N2的电位不会受到第二扫描信号Scan2跳变的很大影响，使得第二中间节点N2的电位仍接近Vdata+Vth，则与第二中间节点N2通过连接线141连接的第一中间节点N1的电位也仍接近Vdata+Vth，进而使得数据写入阶段完成后，补偿晶体管T3的第二中间节点N2与驱动晶体管DT的栅极的电压差值较小，第一初始化晶体管T1的第一中间节点N1与驱动晶体管DT的栅极的电压差值也较小，进而使得数据写入阶段之后的发光阶段，补偿晶体管T3和第一初始化晶体管T1的漏电都较小，使得驱动晶体管DT的栅极电位可以得到良好保持，进而改善屏体的闪烁现象。

并且，通过设置第二漏电抑制模块包括第二电容C2，第二电容C2的一端接入固定电压，另一端与连接线141电连接(也即另一端连接第一中间节点N1和第二中间节点N2)，增大了第一初始化模块130的第一中间节点N1所连接的总电容，进而使得第一中间节点N1与第一初始化模块130的第一端(第一初始化模块130的第一端接入第一初始化电压Vref1)之间的第一子晶体管T01的漏电速度减慢，起到对第一中间节点N1的稳压作用。并且增大了补偿模块150的第二中间节点N2所连接的总电容，进而使得第二中间节点N2与补偿模块150的第一端(补偿模块150的第一端与驱动晶体管DT的第二极电连接)的漏电速度减小，起到对第二中间节点N2的稳压作用。

图7是本发明实施例提供的另一种像素电路的结构示意图，参考图7，可选的，该像素电路还包括第二漏电抑制模块180，第二漏电抑制模块180包括第三电容C3，第三电容C3的第一端接入固定电压，第三电容C3的第二端与至少一个第二中间节点N2电连接。

其中，第三电容C3接入的固定电压可以等于第一电源电压输入端VDD输入的第一电源电压。第三电容C3的一端接入固定电压也可以等于第一初始化电压Vref1或者其他固定电压，本实施例在此不做具体限定，图7中以第三电容C3连接第一电源电压输入端VDD为例进行示出。

具体的，通过设置像素电路包括第二漏电抑制模块180，第二漏电抑制模块180包括的第三电容C3的第一端接入固定电压，该固定电压的电压值维持不变，即第三电容C3的第一端的电位始终稳定，第三电容C3的第二端与补偿模块150中的至少一个第二中间节点N2电连接，进而增大第二中间节点N2所连接的总电容，使得数据写入阶段完成，第二扫描信号Scan2发生跳变时，第二中间节点N2的电位跳变量可以较小。并且，因驱动晶体管DT栅极连接存储模块120，存储模块120包括存储电容，使得驱动晶体管DT的栅极所连接的总电容较大，使得数据写入阶段完成，第二扫描信号Scan2发生跳变时，驱动晶体管DT的栅极的电位跳变量可以较小，进而使得在数据写入阶段完成时，补偿模块150的第二中间节点N2与驱动晶体管DT的栅极的电压差可以较小，进而保证补偿模块150的漏电可以较小，保证在发光阶段驱动晶体管DT的栅极电位可以得到较好保持。

具体的，补偿模块150的第二中间节点N2与驱动晶体管DT的栅极的电压差可以较小，可以使得补偿模块150中第二中间节点N2与驱动晶体管DT栅极之间的第二子晶体管T02的漏电可以较小。在本发明其他可选实施例中，设置补偿模块150中，第二漏电抑制模块180所连接的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的沟道宽长比小于第二漏电抑制模块180所连接的第二中间节点N2与驱动晶体管DT的栅极之间的第二子晶体管T02的沟道宽长比，进而使得补偿模块150中，第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的漏电可以较小，进而进一步降低补偿模块150的漏电，进一步保证发光阶段驱动晶体管DT的栅极电位可以得到良好保持，进一步改善屏体闪烁现象。

可选的，第二漏电抑制模块180所连接的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的沟道宽度小于或者等于1.8微米，第二漏电抑制模块180所连接的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的沟道长度大于或者等于4微米，进而使得补偿模块150中，第二漏电抑制模块180所连接的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的沟道宽长比可以较小。

图8是本发明实施例提供的另一种像素电路的结构示意图，参考图8，可选的，像素电路还包括第二漏电抑制模块180，第二漏电抑制模块180包括第四电容C4和第一控制晶体管T6；

第一控制晶体管T6的栅极接入第二扫描信号Scan2，第一控制晶体管T6的第一极接入第一固定电压V1，第一控制晶体管T6的第二极与第四电容C4的第一端电连接，第四电容C4的第二端与至少一个第二中间节点N2电连接。

本实施例中，第二漏电抑制模块180的第一控制晶体管T6与补偿晶体管T3的沟道类型相同。图5所示驱动时序同样用于驱动图8所示像素电路，可选的，图8所示像素电路中各晶体管均为P型晶体管，参考图8和图5，像素电路的工作过程包括初始化阶段t0、数据写入阶段t1和发光阶段t2。

在初始化阶段t0，第一扫描信号Scan1为低电平，第一初始化晶体管T1导通，将第一初始化电压Vref1传输至驱动晶体管DT的栅极。因此在初始化阶段t0完成时，驱动晶体管DT的栅极和第一初始化晶体管T1的第一中间节点N1的电位都等于第一初始化电压Vref1。

在数据写入阶段t1，第二扫描信号Scan2为低电平，数据写入晶体管T2和补偿晶体管T3导通，数据电压Vdata通过数据写入晶体管T2、驱动晶体管DT和补偿晶体管T3向驱动晶体管DT的栅极写入，直到驱动晶体管DT的栅极电压等于Vdata+Vth时(其中Vth表示驱动晶体管DT的阈值电压)，驱动晶体管DT截止，实现向驱动晶体管DT的栅极的数据电压Vdata的写入和对驱动晶体管DT的阈值电压的补偿。数据写入阶段t1完成时，驱动晶体管DT的栅极的电压以及补偿晶体管T3的第二中间节点N2的电压都等于Vdata+Vth。并且，在数据写入阶段t1，第一控制晶体管T6响应低电平的第二扫描信号Scan2导通，使得第四电容C4的第一端为第一固定电压V1。

数据写入阶段结束t1时，第二扫描信号Scan2由低电平跳变为高电平，第一控制晶体管T6关断，由于第四电容C4的第一端没有信号输入，则第四电容C4的第一端保持为第一固定电压V1。由于第四电容C4的存在，第二扫描信号Scan2的电位跳变不会对补偿晶体管T3相邻两第二子晶体管T02之间的第二中间节点N2的电位产生很大影响，使得第二中间节点N2与驱动晶体管DT的栅极电位差不会过大，进而保证补偿模块150的漏电可以较小，使得驱动晶体管DT的栅极电位可以得到良好保持。

在发光阶段t2，第一发光控制信号EM1和第二发光控制信号EM2为低电平，第一发光控制晶体管T4和第二发光控制晶体管T5导通，驱动晶体管DT根据自身栅极电压和第一极电压产生驱动电流，驱动发光器件D1发光。由于数据写入阶段t1结束时，补偿晶体管T3中与第二漏电抑制模块180连接的第二中间节点N2的电位变化可以较小，使得在发光阶段，补偿晶体管T3中与第二漏电抑制模块180连接的第二中间节点N2与驱动晶体管DT的栅极电位的差值较小，使得在发光阶段，补偿晶体管T3的漏电仍会较小，进而保证在发光阶段驱动晶体管DT的栅极电位可以得到良好保持，使得在发光阶段t2驱动晶体管DT产生的驱动电流较为稳定，保证发光器件D1的发光亮度稳定，进而改善包括本实施例的像素电路的显示面板的闪烁现象。

可选的，第一发光控制信号EM1和第二发光控制信号EM2相同。第一发光控制信号EM1和第二发光控制信号EM2相同，则对于同一像素电路来说，第一发光控制模块160的控制端和第二发光控制模块170的控制端连接显示面板中同一条发光控制信号线即可，可以使得显示面板中布线数量较少，减小布线难度。

图8所示像素电路中，通过设置第二漏电抑制模块180包括第一控制晶体管T6和第四电容C4，可以使得第二漏电抑制模块180所连接的补偿晶体管T3的第二中间节点N2的电位受到第二扫描信号Scan2跳变的影响较小，进而使得第二中间节点N2与驱动晶体管DT的栅极之间的补偿晶体管T3中的第二子晶体管T02的漏电较小，使得驱动晶体管DT的栅极电位可以得到良好保持。

在本发明其他可选实施例中，还可通过对第二漏电抑制模块180的不同结构设置来降低第二漏电抑制模块180所连接的补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的漏电。现有技术中，低灰阶下，显示面板的显示效果不理想，一部分原因是补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的漏电造成的，为减小补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的漏电，本发明实施例提供图9所示像素电路结构。

图9是本发明实施例提供的另一种像素电路的结构示意图，参考图9，可选的，第二漏电抑制模块180还包括第二控制晶体管T7，第二控制晶体管T7的栅极与接入第一发光控制信号EM1或者第二发光控制信号EM2，第二控制晶体管T7的第一极接入第二固定电压V2，第二控制晶体管T7的第二极与第四电容C4的第一端电连接；其中，第二固定电压V2小于第一固定电压V1。

其中，第二控制晶体管T7的沟道类型与第一发光控制晶体管T4、第二发光控制晶体管T5的沟道类型相同，可选的，本实施例中，第一控制晶体管T6、第一发光控制晶体管T4、第二发光控制晶体管T5均为P型晶体管。

具体的，第二漏电抑制模块180还根据第一发光控制信号EM1或者第二发光控制信号EM2来控制第四电容C4的第一端是否接入第二固定电压V2。一帧内，第一发光控制信号EM1的有效电位信号以及第二发光控制信号EM2的有效电位信号均在第二扫描信号Scan2的有效电位信号之后。本实施例中的像素电路，在数据写入阶段，第一控制晶体管T6相应第二扫描信号Scan2的有效电位信号导通，第四电容C4的第一端的电位等于第一固定电压V1，在发光阶段，第二控制晶体管T7响应第一发光控制信号EM1或第二发光控制信号EM2的有效电位导通，第四电容C4的第一端的电位等于第二固定电压V2。

采用低温多晶硅工艺制备的阵列基板中，像素电路中各晶体管通常均为P型晶体管，本实施例中，像素电路中各晶体管可均为P型晶体管。低灰阶下，对像素电路中驱动晶体管DT的栅极进行数据电压Vdata的写入后，驱动晶体管DT的栅极和第二极的电压、以及补偿晶体管T3的第二中间节点N2的电压通常为正值，例如2V至3V。而在发光阶段，第一发光控制晶体管T4和第二发光控制晶体管T5导通，驱动晶体管DT导通，此时驱动晶体管DT的第二极的电压一般为负值，例如-1V，而补偿晶体管T3的第二中间节点N2的电压仍为正值(2V至3V)，使得在发光阶段补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极的电压的差值较大。通过设置第二漏电抑制模块180还包括第二控制晶体管T7，第二控制晶体管T7的栅极与接入第一发光控制信号EM1或者第二发光控制信号EM2，第二控制晶体管T7的第一极接入第二固定电压V2，第二控制晶体管T7的第二极与第四电容C4的第一端电连接，使得在发光阶段，第四电容C4的第一端接入第二固定电压V2，由于第二固定电压V2小于第一固定电压V1，使得由数据写入阶段进入到发光阶段，第四电容C4的第一端的电压减小(由第一固定电压V1减小为第二固定电压V2)，由于第四电容C4的耦合作用，使得第四电容C4所连接的补偿晶体管T3的第二中间节点N2的电压也会降低，进而使得第四电容C4所连接的补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的压差会减小，进而使得第四电容C4所连接的补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的第二子晶体管T02的漏电减小，进而进一步降低补偿晶体管T3的漏电，进一步保证驱动晶体管DT的栅极电位的稳定性，提升显示效果。

在发光阶段，驱动晶体管DT的第二极电位为第二电源电压输入端VSS输入的电压与发光器件D1的跨压之和。在发光阶段结束时，第一发光控制信号EM1和第二发光控制信号EM2由有效电位信号跳变为无效电位信号，第一发光控制模块160和第二发光控制模块170关断，驱动晶体管DT仍保持导通，而驱动晶体管DT的第一极电压为第一电源电压输入端VDD输入的第一电源电压，第一电源电压高于第二电源电压输入端VSS输入的第二电源电压与发光器件D1的跨压之和，因此驱动晶体管DT的第二极的电压被拉升。并且由于第二控制晶体管T7的栅极与第二控制晶体管T7的第二极之间存在寄生电容，因此发光阶段结束时，第二控制晶体管T7的第二极电位被耦合升高，由于第四电容C4的耦合作用，补偿晶体管T3的第二中间节点N2的电位被耦合升高，即补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极的电位同时升高，进而使得补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的电位差仍较小，使得补偿晶体管T3的第二中间节点N2与驱动晶体管DT的第二极之间的子晶体管的漏电较小。

可选的，第四电容C4的电容值小于存储模块120所包括的存储电容的电容值。

具体的，由于补偿晶体管T3的栅极与补偿晶体管T3的第二极(补偿晶体管T3的第二极作为补偿模块150的第二端与驱动晶体管DT的栅极电连接)之间存在寄生电容，补偿晶体管T3的第二中间节点N2与补偿晶体管T3的栅极之间也存在寄生电容，使得数据写入阶段结束时，第二扫描信号Scan2由有效电位信号向无效电位信号跳变时，补偿晶体管T3的第二中间节点N2的电位以及补偿晶体管T3的第二极的电位都会由于第二扫描信号Scan2的电位跳变而发生改变，相应的，驱动晶体管DT的栅极电位也会由于第二扫描信号Scan2的跳变而发生改变。补偿晶体管T3为P型晶体管，第二扫描信号Scan2的有效电位信号为低电位信号，无效电位信号为高电位信号，则在数据写入阶段结束时，第二扫描信号Scan2由低电位信号跳变为高电位信号，相应的，驱动晶体管DT的栅极电位和补偿晶体管T3的第二中间节点N2的电位也会随之升高，由于第四电容C4的电容值小于存储电容Cst的电容值，使得驱动晶体管DT的栅极的电位升高量小于第二中间节点N2的电位升高量。通过设置第二漏电抑制模块180包括第二控制晶体管T7，使得在发光阶段第四电容C4与第二控制晶体管T7所连接的一端电压相对于数据写入阶段时降低，进而使得第四电容C4所连接的补偿晶体管T3的第二中间节点N2的电位被耦合降低，进而可也使得在发光阶段，补偿晶体管T3的第二中间节点N2与驱动晶体管DT的栅极的电位差也会被降低，进而进一步降低第二漏电抑制模块180所连接的补偿晶体管T3的第二中间节点N2与驱动晶体管DT栅极之间的子晶体管的漏电，即进一步降低补偿晶体管T3的漏电，从而进一步保证在发光阶段驱动晶体管DT栅极电位的稳定性，进一步改善显示面板的闪烁现象。

图10是本发明实施例提供的另一种像素电路的结构示意图，参考图10，可选的，第一发光控制模块160和第二发光控制模块170用于在发光阶段的所包括的多个发光子阶段内导通，驱动晶体管DT用于在发光子阶段驱动发光模块发光；

像素电路还包括第二初始化模块180和第三初始化模块190，第二初始化模块180的控制端和第三初始化模块190的控制端接入复位控制信号EMR，第二初始化模块180用于在发光阶段所包括的多个复位子阶段将第二初始化电压Vref2写入至驱动晶体管DT的第一极，第三初始化模块190用于在在复位子阶段将第三初始化电压Vref3写入到驱动晶体管DT的第二极和发光器件D1的第一极，其中，每个复位阶段对应一个发光子阶段，复位子阶段在对应的发光子阶段之前。

可选的，第二初始化模块180包括第二初始化晶体管T8，第三初始化模块190包括第三初始化晶体管T9。可选的，第二初始化电压Vref2等于第一初始化电压Vref1或者第一电源电压输入端VDD输入的第一电源电压。可选的，第三初始化电压Vref3等于第一初始化电压Vref1。

可选的，第三初始化模块190的第一端接入第三初始化电压Vref3，第三初始化模块190的第二端与发光器件D1的第一极电连接或者第三初始化模块190的第二端与驱动晶体管DT的第二极电连接(图10中示意性示出了第三初始化模块190的第二端与发光器件D1的第一极电连接的情况)；其中，复位控制信号EMR与第二发光控制信号EM2的有效电平存在交叠，第一发光控制信号EM1和第二发光控制信号EM2的有效电平存在交叠，复位控制信号EMR的有效电平在第一发光控制信号EM1的有效电平之前。

图11是本发明实施例提供的另一种像素电路的驱动时序图，该驱动时序可用于驱动图10所示像素电路，其中图10所示像素电路中各晶体管可以为P型晶体管。参考图10和图11，该像素电路的工作过程包括初始化阶段t01、数据写入阶段t11和发光阶段t21，其中发光阶段t21包括多个发光子阶段t212和多个复位子阶段t211。

在初始化阶段t01，第一扫描信号Scan1为低电平，第一初始化晶体管T1导通，将第一初始化电压Vref1传输至驱动晶体管DT的栅极。因此在初始化阶段t01完成时，驱动晶体管DT的栅极和第一初始化晶体管T1的第一中间节点N1的电位都等于第一初始化电压Vref1。

在数据写入阶段t11，第二扫描信号Scan2为低电平，数据写入晶体管T2和补偿晶体管T3导通，数据电压Vdata通过数据写入晶体管T2、驱动晶体管DT和补偿晶体管T3向驱动晶体管DT的栅极写入，直到驱动晶体管DT的栅极电压等于Vdata+Vth时(其中Vth表示驱动晶体管DT的阈值电压)，驱动晶体管DT截止，实现向驱动晶体管DT的栅极的数据电压Vdata的写入和对驱动晶体管DT的阈值电压的补偿。数据写入阶段t11完成时，驱动晶体管DT的栅极的电压以及补偿晶体管T3的第二中间节点N2的电压都等于Vdata+Vth。

在发光阶段t21的复位子阶段t211，第一发光控制信号EM1为高电平，第一发光控制晶体管T4关断；第二发光控制信号EM2为低电平，第二发光控制晶体管T5导通。复位控制信号EMR为低电平，第二初始化晶体管T8和第三初始化晶体管T9均导通，第二初始化电压Vref2通过第二初始化晶体管T8写入到驱动晶体管DT的第一极，实现对驱动晶体管DT的第一极的复位，第三初始化电压Vref3通过第三初始化晶体管T9写入到发光器件D1的第一极，其中发光器件D1的第一极可以为发光器件D1的阳极，实现对发光器件D1的阳极的复位；并且第三初始化电压Vref3通过第三初始化晶体管T9和第二发光控制晶体管T5传输至驱动晶体管DT的第二极，实现对驱动晶体管DT的第二极的复位。

需要说明的是，当第三初始化模块的第二端与驱动晶体管的第二极电连接时，在发光阶段的复位子阶段，第三初始化电压通过第三初始化晶体管写入到驱动晶体管的第二极，实现对驱动晶体管的第二极的复位；并且第三初始化电压通过第三初始化晶体管和第二发光控制晶体管传输至发光器件的第一极，其中发光器件的第一极可以为发光器件的阳极，实现对发光器件的阳极的复位；

在发光阶段t21的发光子阶段t212，第一发光控制信号EM1和第二发光控制信号EM2均为低电平，第一发光控制晶体管T4和第二发光控制晶体管T5导通，驱动晶体管DT驱动发光器件D1发光。

本实施例的像素电路，通过设置像素电路还包括第二初始化模块180和第三初始化模块190，第二初始化模块180的控制端和第三初始化模块190的控制端接入复位控制信号EMR，第二初始化模块180用于在发光阶段t21所包括的多个复位子阶段t211将第二初始化电压Vref2写入至驱动晶体管DT的第一极，第三初始化模块190用于在在复位子阶段t211将第三初始化电压Vref3写入到驱动晶体管DT的第二极和发光器件D1的第一极，其中，每个复位阶段对应一个发光子阶段t212，复位子阶段t211在对应的发光子阶段t212之前，使得对于包括本实施例的像素电路的显示面板来说，各个复位子阶段t211之后，像素电路中驱动晶体管DT的第一极的电位相等，驱动晶体管DT的第二极的电位也相等。因发光子阶段t212在对应的复位子阶段t211之后进行，进而使得进入各发光子阶段t212之前，驱动晶体管DT的第一极的电位相等，驱动晶体管DT的第二极的电位相等，驱动晶体管DT的第一极电位和第二极电位对驱动晶体管DT产生的驱动电流的影响程度一致，因此发光器件D1的发光强度会较为一致，进而减小发光器件D1在不同发光子阶段t212的发光亮度差异，改善视觉效果，进而提升整体显示效果。并且，通过各像素电路中发光器件D1的第一极的电位相等，使得发光子阶段t212，发光器件D1的发光历程相同，相应的，发光器件D1的发光亮度更加一致，进一步提升人眼视觉效果，进而提升显示效果。在每个发光子阶段前的复位子阶段，发光器件D1的第一极都被复位至第三初始化电压，可以避免多个发光子阶段第一发光控制模块160和第二发光控制模块170关断后，驱动晶体管DT仍然导通导致驱动晶体管DT第二极电位升高造成的在发光子阶发光器件的第一端电位逐渐升高，导致的发光器件越来越容易被点亮而暗态难以关断的问题，进而可以使得在驱动芯片中无需设置较高的暗态数据电压，节约驱动芯片的功耗。

并且，本实施例的像素电路，通过设置像素电路包括第一漏电抑制模块140和第二漏电抑制模块180，使得驱动晶体管的栅极电位在发光阶段可以得到良好保持，进而使得发光阶段的各个发光子阶段，驱动晶体管产生的驱动电流可以较为一致，进一步保证发光阶段的各个发光子阶段发光器件的发光亮度一致，提升显示效果。

本发明实施例还提供了一种显示面板，该显示面板包括本发明上述任意实施例的像素电路。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里所述的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (10)

1.一种像素电路，其特征在于，包括：驱动晶体管、数据写入模块、存储模块、第一初始化模块和第一漏电抑制模块；

所述第一初始化模块用于在初始化阶段向所述驱动晶体管的栅极写入第一初始化电压；所述第一初始化模块包括至少两个串联的第一子晶体管，相邻所述第一子晶体管通过二者之间的第一中间节点电连接，所述第一漏电抑制模块与至少一个所述第一中间节点电连接，所述第一漏电抑制模块用于将所述驱动晶体管的栅极电位变化量正相关地耦合至所述第一漏电抑制模块所连接的第一中间节点；

所述数据写入模块用于在数据写入阶段向所述驱动晶体管的栅极写入数据的电压；所述存储模块用于存储所述驱动晶体管的栅极电压。

2.根据权利要求1所述的像素电路，其特征在于，所述第一漏电抑制模块包括第一电容，所述第一电容的第一极板与所述驱动晶体管的栅极电连接，所述第一电容的第二极板与至少一个所述第一中间节点电连接。

3.根据权利要求1所述的像素电路，其特征在于，所述第一初始化模块中，所述第一漏电抑制模块所连接的所述第一中间节点与所述第一初始化模块的第一端之间的所述第一子晶体管的沟道宽长比小于所述第一漏电抑制模块所连接的所述第一中间节点与所述第一初始化模块的第二端之间的所述第一子晶体管的沟道宽长比；其中，所述第一初始化模块的第一端接入所述第一初始化电压，所述第一初始化模块的第二端连接所述驱动晶体管的栅极；

优选的，所述第一漏电抑制模块所连接的所述第一中间节点与所述第一初始化模块的第一端之间的所述第一子晶体管的沟道宽度小于或者等于1.8微米，沟道长度大于或者等于4微米。

4.根据权利要求1所述的像素电路，其特征在于，还包括补偿模块，所述补偿模块用于在数据写入阶段将包含所述驱动晶体管的阈值电压的信息写入到所述驱动晶体管的栅极；

所述补偿模块包括至少两个串联的第二子晶体管，相邻的所述第二子晶体管通过二者之间的第二中间节点电连接；

优选的，所述第一初始化模块的控制端接入第一扫描信号，所述第一初始化模块的第一端接入第一初始化电压，所述第一初始化模块的第二端与所述驱动晶体管的栅极电连接；

优选的，所述数据写入模块的控制端接入第二扫描信号，所述数据写入模块的第一端接入数据电压，所述数据写入模块的第二端与所述驱动晶体管的第一极电连接；所述补偿模块的控制端接入所述第二扫描信号，所述补偿模块的第一端与所述驱动晶体管的第二极电连接，所述补偿模块的第二端与所述驱动晶体管的栅极电连接；

优选的，所述像素电路还包括第一发光控制模块和第二发光控制模块，所述第一发光控制模块用于根据自身控制端接入的第一发光控制信号控制第一电源电压输入端与所述驱动晶体管的第一极之间的导通状态，所述第二发光控制模块用于根据自身控制端接入的第二发光控制信号控制所述驱动晶体管的第二极与发光器件第一极之间的导通状态，所述发光器件的第二极连接第二电源电压输入端。

5.根据权利要求4所述的像素电路，其特征在于，所述第一漏电抑制模块包括连接至少一个所述第二中间节点和至少一个所述第一中间节点的连接线。

6.根据权利要求5所述的像素电路，其特征在于，所述第一漏电抑制模块还包括第二电容，所述第二电容的一端接入固定电压，另一端与所述连接线电连接。

7.根据权利要求4所述的像素电路，其特征在于，还包括第二漏电抑制模块，所述第二漏电抑制模块包括第三电容，所述第三电容的第一端接入固定电压，所述第三电容的第二端与至少一个所述第二中间节点电连接；

优选的，所述补偿模块中，所述第二漏电抑制模块所连接的所述第二中间节点与所述驱动晶体管的第二极之间的所述第二子晶体管的沟道宽长比小于所述第二漏电抑制模块所连接的所述第二中间节点与所述驱动晶体管的栅极之间的所述第二子晶体管的沟道宽长比；

优选的，所述第二漏电抑制模块所连接的所述第二中间节点与所述驱动晶体管的第二极之间的所述第二子晶体管的沟道宽度小于或者等于1.8微米，所述第二漏电抑制模块所连接的所述第二中间节点与所述驱动晶体管的第二极之间的所述第二子晶体管的沟道长度大于或者等于4微米。

8.根据权利要求4所述的像素电路，其特征在于，还包括第二漏电抑制模块，所述第二漏电抑制模块包括第四电容和第一控制晶体管；

所述第一控制晶体管的栅极接入所述第二扫描信号，所述第一控制晶体管的第一极接入第一固定电压，所述第一控制晶体管的第二极与所述第四电容的第一端电连接，所述第四电容的第二端与至少一个所述第二中间节点电连接；

优选的，所述第二漏电抑制模块还包括第二控制晶体管，所述第二控制晶体管的栅极与接入所述第一发光控制信号或者所述第二发光控制信号，所述第二控制晶体管的第一极接入第二固定电压，所述第二控制晶体管的第二极与所述第四电容的第一端电连接；其中，所述第二固定电压小于所述第一固定电压；

优选的，所述第四电容的电容值小于所述存储模块所包括的存储电容的电容值。

9.根据权利要求4所述的像素电路，其特征在于，所述第一发光控制模块和所述第二发光控制模块用于在发光阶段的所包括的多个发光子阶段内导通，所述驱动晶体管用于在所述发光子阶段驱动所述发光模块发光；

所述像素电路还包括第二初始化模块和第三初始化模块，所述第二初始化模块的控制端和所述第三初始化模块的控制端接入复位控制信号，所述第二初始化模块用于在发光阶段所包括的多个复位子阶段将第二初始化电压写入至驱动晶体管的第一极，所述第三初始化模块用于在在所述复位子阶段将所述第三初始化电压写入到所述驱动晶体管的第二极和所述发光器件的第一极，其中，每个所述复位阶段对应一个所述发光子阶段，所述复位子阶段在对应的所述发光子阶段之前；

优选的，所述第三初始化模块的第一端接入所述第三初始化电压，所述第三初始化模块的第二端与所述发光器件的第一极电连接或者所述第三初始化模块的第二端与所述驱动晶体管的第二极电连接；其中，所述复位控制信号与所述第二发光控制信号的有效电平存在交叠，所述第一发光控制信号和所述第二发光控制信号的有效电平存在交叠，所述复位控制信号的有效电平在所述第一发光控制信号的有效电平之前。

10.一种显示面板，其特征在于，包括权利要求1-9任一项所述的像素电路。

Images