CN114078430A - 像素电路及显示面板 - Google Patents

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drain
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曾勉
孙亮
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Wuhan China Star Optoelectronics Semiconductor Display Technology Co Ltd
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Abstract

本申请公开一种像素电路及显示面板。其中，像素电路包括发光器件、驱动晶体管、数据信号写入模块、补偿模块、第一初始化模块以及发光控制模块。通过将第一初始化模块设置为通过补偿模块与驱动晶体管的栅极电性连接，在实现初始化驱动晶体管的栅极的电位时，能够减少与驱动晶体管的栅极电性连接的晶体管数量，从而减少驱动晶体管的栅极电位的漏电途径，提高驱动晶体管的栅极的电位稳定性以及发光器件的发光均匀性。

Description

像素电路及显示面板
技术领域
本申请涉及显示技术领域，具体涉及一种像素电路及显示面板。
背景技术
迷你发光二极管、微型发光二极管以及有机发光二极管等发光器件具有高亮度、高对比度及高色域等优点，目前已被广泛地应用于高性能显示领域中。在现有的像素电路中，漏电现象较为严重。后续在发光器件的发光过程中，由于漏电流的原因，驱动晶体管的栅极电位会发生改变，从而导致在低频驱动的情况下，一帧内的亮度产生较大的变化，出现闪烁，影响显示装置的显示画质。
发明内容
本申请提供一种像素电路及显示面板，以解决现有像素电路中因漏电导致驱动晶体管的栅极的电位发生改变的问题。
本申请提供一种像素电路，其包括：
发光器件，所述发光器件的一端电连接第一电源信号，所述发光器件的另一端电连接第二电源信号；
数据信号写入模块，所述数据信号写入模块接入第一扫描信号和数据信号，并响应于所述第一扫描信号输出所述数据信号；
驱动晶体管，所述驱动晶体管的源极和漏极的一者电连接于所述数据信号写入模块；
补偿模块，所述补偿模块接入第二扫描信号和所述第一电源信号，并电性连接于所述驱动晶体管的源极和漏极中的另一者以及所述驱动晶体管的栅极；
第一初始化模块，所述第一初始化模块接入第三扫描信号和第一初始信号，并电性连接于所述补偿模块；
发光控制模块，所述发光控制模块接入发光控制信号，并串联在所述第一电源信号和所述第二电源信号之间。
可选的，在本申请一些实施例中，所述数据信号写入模块包括第一晶体管；
所述第一晶体管的栅极接入所述第一扫描信号，所述第一晶体管的源极和漏极中的一者接入所述数据信号，所述第一晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的一者电性连接。
可选的，在本申请一些实施例中，所述补偿模块包括第二晶体管和第一电容；
所述第二晶体管的栅极接入所述第二扫描信号，所述第二晶体管的源极和漏极中的一者以及所述第一电容的一端均与所述驱动晶体管的栅极电性连接，所述第二晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电性连接，所述第一电容的另一端接入所述第一电源信号。
可选的，在本申请一些实施例中，所述第一初始化模块与所述驱动晶体管的源极和漏极中的另一者电性连接。
可选的，在本申请一些实施例中，所述第二晶体管为双栅型晶体管，所述第二晶体管的第一栅极和第二栅极均接入所述第二扫描信号。
可选的，在本申请一些实施例中，所述像素电路还包括第二电容，所述第二电容的一端与所述第二晶体管的双栅节点电性连接，所述第二电容的另一端接入所述发光控制信号。
可选的，在本申请一些实施例中，所述第一初始化模块与所述第二晶体管的双栅节点电性连接。
可选的，在本申请一些实施例中，所述第一初始化模块包括第三晶体管，所述第三晶体管的栅极接入所述第三扫描信号，所述第三晶体管的源极和漏极中的一者接入所述第一初始信号，所述第三晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电性连接。
可选的，在本申请一些实施例中，所述发光控制模块包括第一发光控制单元和第二发光控制单元，所述第一发光控制单元包括第四晶体管；所述第二发光控制单元包括第五晶体管；
所述第四晶体管的栅极和所述第五晶体管的栅极均接入所述发光控制信号，所述第四晶体管的源极和漏极中的一者接入所述第一电源信号，所述第四晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的一者电性连接；所述第五晶体管的源极和漏极中的一者与所述发光器件的第一电极电性连接，所述第五晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电性连接。
可选的，在本申请一些实施例中，所述像素电路还包括第二初始化模块，所述第二初始化模块接入所述第一扫描信号和第二初始信号，并电性连接于所述发光器件的第一电极，所述第二初始化模块用于在所述第一扫描信号的控制下，初始化所述发光器件的第一电极的电位；
所述第二初始化模块包括第六晶体管，所述第六晶体管的栅极接入所述第一扫描信号，所述第六晶体管的源极和漏极中的一者与所述发光器件的第一电极电性连接，所述第六晶体管的源极和漏极中的另一者接入第二初始信号。
可选的，在本申请一些实施例中，所述像素电路包括第一工作模式和第二工作模式，所述第一工作模式的显示频率大于所述第二工作模式的显示频率；
在所述第一工作模式下，所述第一初始信号为直流信号，在所述第二工作模式下，所述第一初始信号为交流信号。
本申请还提供一种像素电路，包括：
第一晶体管，包括接入第一扫描信号的栅极以及接入数据信号的源极；
驱动晶体管，所述驱动晶体管的源极电连接于所述第一晶体管的漏极；
第二晶体管，包括接入第二扫描信号的第一栅极和第二栅极、与所述驱动晶体管的漏极电连接的源极以及与所述驱动晶体管的栅极电连接的漏极；
第三晶体管，包括接入第三扫描信号的栅极、接入第一初始信号的源极以及与所述驱动晶体管的漏极或所述第二晶体管的双栅节点电连接的漏极；
第四晶体管，包括接入发光控制信号的栅极、接入第一电源信号的源极，以及与所述驱动晶体管的源极电连接的漏极；
第五晶体管，包括接入所述发光控制信号的栅极以及与所述驱动晶体管的漏极电连接的源极；
第一电容，所述第一电容的一端与所述驱动晶体管的栅极电连接，所述第一电容的另一端接入所述第一电源信号；
发光器件，所述发光器件的第一电极与所述第五晶体管的漏极电连接，所述发光器件的第二极接入第二电源信号。
可选的，在本申请一些实施例中，所述像素电路还包括：
第二电容，所述第二电容的一端与所述第二晶体管的双栅节点电性连接，所述第二电容的另一端接入所述发光控制信号。
可选的，在本申请一些实施例中，所述像素电路还包括：
第六晶体管，包括接入所述第一扫描信号的栅极、与所述发光器件的第一电极电连接的漏极以及接入所述第二初始信号的源极。
相应的，本申请还提供一种显示面板，所述显示面板包括多个呈阵列排布的像素单元，每一所述像素单元均包括上述任一项所述的像素电路。
本申请提供一种像素电路及显示面板。其中，像素电路包括发光器件、驱动晶体管、数据信号写入模块、补偿模块、第一初始化模块以及发光控制模块。通过将第一初始化模块设置为与补偿模块电连接，然后通过补偿模块与驱动晶体管的栅极电性连接，在实现初始化驱动晶体管的栅极的电位时，能够减少与驱动晶体管的栅极连接的晶体管，从而减少驱动晶体管的栅极电位的漏电途径，提高驱动晶体管的栅极的电位稳定性，进而保证发光器件D的发光均匀性。由此，当显示面板在低显示频率下工作时，一帧画面显示周期内的显示更均匀，从而避免出现闪烁。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本申请提供的像素电路的结构示意图；
图2为本申请提供的像素电路对应的GOA驱动信号时序图；
图3为本申请提供的像素电路的第一电路示意图；
图4为图3所示的像素电路的时序图；
图5为本申请提供的像素电路的第二电路示意图；
图6为图5所示的像素电路的时序图；
图7为本申请提供的像素电路的第三电路示意图；
图8为本申请提供的显示面板的结构示意图；
图9为本申请提供的显示面板显示时的亮度变化示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
在本申请的描述中，需要理解的是，术语“第一”和“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”和“第二”等的特征可以明示或者隐含地包括一个或者更多个所述特征，因此不能理解为对本申请的限制。
本申请提供一种像素电路及显示面板，以下进行详细说明。需要说明的是，以下实施例的描述顺序不作为对本申请实施例优选顺序的限定。
需要说明的是，由于本申请采用的晶体管的源极、漏极是对称的，所以其源极、漏极是可以互换的。
请参阅图1，图1是本申请提供的像素电路的结构示意图。本申请提供一种像素电路100，其包括发光器件D、驱动晶体管Td、数据信号写入模块101、补偿模块102、第一初始化模块103以及发光控制模块104。需要说明的是，发光器件D可以为迷你发光二极管、微型发光二极管或有机发光二极管。
其中，发光器件D的一端电连接于第一电源信号VDD。发光器件D的另一端电连接于第二电源信号VSS构成。
数据信号写入模块101接入第一扫描信号S1(n)和数据信号Da，并电性连接于驱动晶体管Td的源极和漏极中的一者。数据信号写入模块101用于在第一扫描信号S1(n)的控制下，将数据信号Da写入驱动晶体管Td的源极和漏极中的一者。也即数据信号写入模块101响应于第一扫描信号S1(n)输出数据信号Da。
驱动晶体管DT的源极和漏极的一者电连接于数据信号写入模块101，以接收数据信号Da。
补偿模块102接入第二扫描信号S2(n)和第一电源信号VDD，并电性连接于驱动晶体管Td的源极和漏极中的另一者以及驱动晶体管Td的栅极。补偿模块102用于在第二扫描信号S2(n)的控制下，对驱动晶体管Td的阈值电压进行补偿。
第一初始化模块103接入第三扫描信号S1(n-1)和第一初始信号V1，并电性连接于补偿模块102。第一初始化模块103用于在第三扫描信号S1(n-1)的控制下，通过补偿模块102初始化驱动晶体管Td的栅极的电位。
发光控制模块104接入发光控制信号EM(n)，并串联在第一电源信号VDD和第二电源信号VSS之间。发光控制模块104用于在发光控制信号EM(n)的控制下，控制发光回路导通或者截止。发光回路指的是当发光器件D发光时，像素电路100中导通的通路。需要说明的是，本申请只需保证发光控制模块104以及发光器件D串联在第一电源信号VDD和第二电源信号VSS之间即可。图1所示的像素电路100仅仅示意出发光控制模块104以及发光器件D的一种具***置。也即，发光控制模块104以及发光器件D可以串联在第一电源信号VDD和第二电源信号VSS之间的任意位置。
在本申请提供的像素电路100中，通过将第一初始化模块103设置为与补偿模块102电连接，通过补偿模块102与驱动晶体管Td的栅极电性连接，在实现初始化驱动晶体管Td的栅极电位的同时，能够减少与驱动晶体管Td的栅极连接的晶体管。从而减少驱动晶体管Td的栅极电位的漏电途径，提高驱动晶体管Td的栅极的电位稳定性，进而保证发光器件D的发光均匀性。
请参阅图2，图2为本申请提供的像素电路对应的GOA驱动信号时序图。其中，第一时钟信号CK1和第二时钟信号CK2保持反相。第四扫描信号Scan1(n-1)、第一扫描信号Scan1(n)以及第三扫描信号S1(n-1)的频率相同。第五扫描信号Scan2(n-1)、第二扫描信号Scan2(n)以及第六扫描信号Scan2(n+1)的频率相同。
在本申请中，第一扫描信号Scan1(n)和第三扫描信号S1(n-1)由一组GOA(GateDriveron Array，阵列基板栅极驱动技术)电路产生。第一扫描信号Scan1(n)和第二扫描信号Scan2(n)可以通过两组GOA或者一组GOA电路产生。其中，GOA电路为本领域技术人员熟知的技术，在此不再赘述。第一扫描信号Scan1(n)、第二扫描信号Scan2(n)以及第三扫描信号S1(n-1)可根据实际需求进行设定。
进一步的，请继续参阅图1，本申请提供的像素电路100还包括第二初始化模块105。第二初始化模块105接入第一扫描信号S1(n)和第二初始信号V2，并电性连接于发光器件D的第一电极。第二初始化模块105用于在第一扫描信号S1(n)的控制下，初始化发光器件D的第一电极的电位。
在本申请中，当发光器件D为发光二极管时，发光器件D的第一电极可以是发光器件D的阳极。
本申请通过在像素电路100中设置第二初始化模块105，可以初始化发光器件D的第一电极的电位，避免发光器件D的第一电极残留的电荷影响发光器件D的发光亮度。
在一些实施例中，请参阅图3，图3为本申请提供的像素电路的第一电路示意图。结合图1和图3所示，数据信号写入模块101包括第一晶体管T1。
第一晶体管T1的栅极接入第一扫描信号S1(n)。第一晶体管T1的源极和漏极中的一者接入数据信号Da。第一晶体管T1的源极和漏极中的另一者与驱动晶体管Td的源极和漏极中的一者电性连接。当然，可以理解地，数据信号写入模块101还可以采用多个晶体管串联形成。
在一些实施例中，补偿模块102包括第二晶体管T2和第一电容C1。第二晶体管T2的栅极接入第二扫描信号S2(n)。第二晶体管T2的源极和漏极中的一者以及第一电容C1的一端均与驱动晶体管Td的栅极电性连接。第二晶体管T2的源极和漏极中的另一者与驱动晶体管Td的源极和漏极中的另一者电性连接。第一电容C1的另一端接入第一电源信号VDD。当然，可以理解地，补偿模块102还可以采用多个晶体管和一个电容串联形成。
在一些实施例中，第一初始化模块103包括第三晶体管T3。第三晶体管T3的栅极接入第三扫描信号S1(n-1)。第三晶体管T3的源极和漏极中的一者接入第一初始信号V1。第三晶体管T3的源极和漏极中的另一者与驱动晶体管Td的源极和漏极中的另一者电性连接。当然，可以理解地，第一初始化模块103还可以采用多个晶体管串联形成。
在一些实施例中，发光控制模块104包括第一发光控制单元1041和第二发光控制单元1042。第一发光控制单元1041包括第四晶体管T4。第二发光控制单元1042包括第五晶体管T5。第四晶体管T4的栅极和第五晶体管T5的栅极均接入发光控制信号EM(n)。第四晶体管T4的源极和漏极中的一者接入第一电源信号VDD。第四晶体管T4的源极和漏极中的另一者与驱动晶体管Td的源极和漏极中的一者电性连接。第五晶体管T5的源极和漏极中的一者与发光器件D的第一电极电性连接。第五晶体管T5的源极和漏极中的另一者与驱动晶体管Td的源极和漏极中的另一者电性连接。
当然，可以理解地，在本申请提供的像素电路100中，发光控制模块104可以包括3个、4个或更多个发光控制单元。每一发光控制单元均串接于发光回路。多个发光控制单元可以接入同一发光控制信号EM，也可以接入不同的发光控制信号EM。此外，可以理解的是，每一发光控制单元还可以采用多个晶体管串联形成。
在一些实施例中，第二初始化模块105包括第六晶体管T6。第六晶体管T6的栅极接入第一扫描信号S1(n-1)。第六晶体管T6的源极和漏极中的一者与发光器件D的第一电极电性连接。第六晶体管T6的源极和漏极中的另一者接入第二初始信号V2。当然，可以理解地，第二初始化模块105还可以采用多个晶体管串联形成。
本申请提供的像素电路100采用7T1C(7个晶体管以及1个电容)结构的像素电路对发光器件D进行控制，用了较少的元器件，结构简单稳定，节约了成本。
在本申请中，第一电源信号VDD和第二电源信号VSS均用于输出一预设电压值。此外，在本申请中，第一电源信号VDD的电位大于第二电源信号VSS的电位。具体的，第二电源信号VSS的电位可以为接地端的电位。当然，可以理解地，第二电源信号VSS的电位还可以为其它。
在本申请中，像素电路100包括第一工作模式和第二工作模式。第一工作模式的显示频率大于第二工作模式的显示频率。在第一工作模式下，第一初始信号V1为直流信号。在第二工作模式下，第一初始信号V1为交流信号。
可以理解的是，在低频驱动时，一帧显示画面周期的时长较长。若第一初始信号V1为直流信号，驱动晶体管Td长时间处于相同的偏压下，容易导致驱动晶体管Td的阈值电压偏移。本实施例将第一初始信号V1设计为交流信号，可将驱动晶体管Td的源极和漏极中的另一者接入电压值不断变化的第一初始信号V1，避免驱动晶体管Td长时间处于同一偏压下，从而避免阈值电压偏移。
在本申请中，驱动晶体管Td、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第六晶体管T6可以为低温多晶硅薄膜晶体管、氧化物半导体薄膜晶体管或非晶硅薄膜晶体管中的一种或者多种。此外，本申请提供的像素电路100中的晶体管还可以是P型晶体管或N型晶体管。进一步的，可以设置本申请提供的像素电路100中的晶体管为同一种类型的晶体管，从而避免不同类型的晶体管之间的差异性对像素电路100造成的影响。
此外，由于本申请的像素电路100通过减少驱动晶体管Td的栅极电位的漏电途径，有效减少了漏电。因此，相较于现有LTPO(Low Temperature Polycrystalline Oxide，低温多晶氧化物)技术采用漏电流较低的IGZO(Indium Gallium Zinc Oxide，铟镓锌氧化物)晶体管来解决低频驱动下闪烁较严重的问题。本申请可以仅使用LTPS(Low TemperaturePoly-Silicon，低温多晶硅)晶体管，不需要将LTPS晶体管和IGZO晶体管结合在一起。像素电路100的结构和工艺更加简单，有效地降低了成本。
需要说明的是，本申请以下实施例均以驱动晶体管Td、第一晶体管T1、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5以及第六晶体管T6为P型晶体管为例进行说明，但不能理解为对本申请的限定。
请继续参阅图3，在本申请一些实施例中，第二晶体管T2为双栅型晶体管。第二晶体管T2的第一栅极和第二栅极均接入第二扫描信号S2(n)。可以理解的是，双栅型晶体管的漏电流比单栅型晶体管的漏电流小。因此，本实施例通过将第二晶体管T2设置为双栅型晶体管，可以进一步减小驱动晶体管Td的栅极处的漏电，保证驱动晶体管Td的栅极的电位稳定性。
请参阅图4，图4为图3所示的像素电路的时序图。发光控制信号EM、第一扫描信号S1(n)、第二扫描信号S2(n)以及第三扫描信号S1(n-1)相组合先后对应于复位阶段t1、补偿阶段t2以及发光阶段t3。也即，在一帧时间内，本申请提供的像素电路100的驱动控制时序包括复位阶段t1、补偿阶段t2以及发光阶段t3。
在复位阶段t1，第二扫描信号S2(n)以及第三扫描信号S1(n-1)均为低电位。第一扫描信号S1(n)和发光控制信号EM(n)均为高电位。此时，第一晶体管T1、第四晶体管T4、第五晶体管T5以及第六晶体管T6均关闭。第二晶体管T2和第三晶体管T3打开。第一初始信号V1通过第一晶体管T1和第二晶体管T2输出至驱动晶体管Td的栅极。驱动晶体管Td的栅极的电位复位至第一初始信号V1的电位。
在补偿阶段t2，第一扫描信号S1(n)和第二扫描信号S2(n)均为低电位。第三扫描信号S1(n-1)和发光控制信号EM(n)均为高电位。此时，第三晶体管T3、第四晶体管T4、第五晶体管T5均关闭。第一晶体管T1和第二晶体管T2打开。数据信号Da通过第一晶体管T1、驱动晶体管Td以及第二晶体管T2写入至驱动晶体管Td的栅极。当驱动晶体管Td的栅极的电位充电至Vdata–Vth时，驱动晶体管Td截止，驱动晶体管Td的栅极的电位不再上升。第一电容C1存储驱动晶体管Td的栅极的电位。
同时，由于第一扫描信号S1(n)为低电位，第六晶体管T6打开。发光器件D的第一电极的电位复位至第二初始信号V2的电位。从而保证第六晶体管T6在补偿阶段t2不发光。
在发光阶段t3，发光控制信号EM(n)为低电位，第一扫描信号S1(n)、第二扫描信号S2(n)以及第三扫描信号S1(n-1)均为高电位。此时，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第六晶体管T6均关闭。驱动晶体管Td、第四晶体管T4以及第五晶体管T5均打开。驱动晶体管Td通过栅极的电位产生与数据信号Da相对应的驱动电流。驱动电流经由导通的第四晶体管T4、驱动晶体管Td以及第五晶体管T5流向发光器件D，驱动发光器件D发光。
进一步的，请参阅图5，图5为本申请提供的像素电路的第二电路示意图。与图3所示的像素电路100的不同之处在于，在本实施例中，像素电路100还包括第二电容C2。第二电容C2的一端与第二晶体管T2的双栅节点P电性连接。第二电容C2的另一端接入发光控制信号EM(n)。
可以理解的是，在实际面板制作过程中，难以避免会产生一些寄生电容。第二晶体管T2的双栅节点P的电位会因寄生电容的耦合作用，而被耦合到更高的电位，进而因为漏电流影响驱动晶体管Td的栅极电位。本实施例通过设置第二电容C2，可以对双栅节点P的电位进行反向耦合，使得双栅节点P的电位尽量与驱动晶体管Td的栅极的电位保持一致。由此，可以进一步保证驱动晶体管Td的栅极的电位稳定性。具体耦合过程将在以下实施例中详细说明。
此外，本实施例将第二电容C2的另一端接入发光控制信号EM(n)，可以简化显示面板内的走线。当然，在本申请其它实施例中，也可以将第二电容C2的另一端接入其它的控制信号，实现反向耦合第二晶体管T2的双栅节点P的电位即可。
需要说明的是，在本申请一些实施例中，图5所示的像素电路100的驱动控制时序与图3所示的像素电路100的驱动控制时序相同。也即，图5所示的像素电路100的驱动控制时序包括复位阶段t1、补偿阶段t2以及发光阶段t3。
不同之处仅在于，在像素电路100的驱动控制时序由补偿阶段t2进入发光阶段t3时，由于第二电容C2的设置，像素电路100中将会发生电容耦合。
可以理解的是，当数据信号Da写入完毕后，第二扫描信号Scan2(n)由低电位转变为高电位。双栅节点P的电位会被耦合至比驱动晶体管Td的栅极更高的一个电位。后续在发光阶段，由于第二晶体管T2的漏电，驱动晶体管Td的栅极的电位会不断上升。驱动晶体管Td对应的栅源电源Vgs会变小，从而导致发光器件D的发光亮度在一帧时间内逐渐降低。
由此，在实施例中，发光控制信号EM(n)由高电位转变为低电位。由于第二电容C2的耦合作用，将下拉双栅节点P的电位。进一步的，通过设计第二电容C2的电容值，可以将双栅节点P的电位下拉至与驱动晶体管Td的栅极的电位基本保持一致。从而提高驱动晶体管Td的栅极的电位稳定性，避免发光器件D的发光亮度在一帧时间内发生改变。
在本申请一些实施例中，请参阅图6，图6为图5所示的像素电路的时序图。与图4所示的驱动控制时序的不同之处在于，在本实施例中，像素电路100的驱动控制时序还包括电容耦合阶段t4。也即，在一帧时间内，本申请提供的像素电路100的驱动控制时序包括复位阶段t1、补偿阶段t2、电容耦合阶段t4以及发光阶段t3。
其中，像素电路100在复位阶段t1以及补偿阶段t2的工作过程可参阅上述实施例，在此不再赘述。
在电容耦合阶段t4，第一扫描信号S1(n)、第二扫描信号S2(n)以及第三扫描信号S1(n-1)均为高电位。发光控制信号EM(n)由高电位转变为低电位。此时，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第四晶体管T4均关闭。第五晶体管T5和第六晶体管T6由关闭转变为打开。
可以理解的是，当数据信号Da写入完毕后，第二扫描信号Scan2(n)由低电位转变为高电位。双栅节点P的电位会被耦合至比驱动晶体管Td的栅极更高的一个电位。后续在发光阶段，由于第二晶体管T2的漏电，驱动晶体管Td的栅极的电位会不断上升。驱动晶体管Td对应的栅源电源Vgs会变小，从而导致发光器件D的发光亮度在一帧时间内逐渐降低。
由此，在本申请的电容耦合阶段t4，发光控制信号EM(n)由高电位转变为低电位。由于第二电容C2的耦合作用，将下拉双栅节点P的电位。进一步的，通过设计第二电容C2的电容值，可以将双栅节点P的电位下拉至与驱动晶体管Td的栅极的电位基本保持一致。从而提高驱动晶体管Td的栅极的电位稳定性，避免发光器件D的发光亮度在一帧时间内发生改变。
需要说明的是，在电容耦合阶段t4，当发光控制信号EM(n)由高电位转变为低电位后，发光器件D也会发光。但由于电容耦合阶段t4的时间很短，因此不影响发光器件D的整体发光亮度。
在发光阶段t3，发光控制信号EM(n)为低电位，第一扫描信号S1(n)、第二扫描信号S2(n)以及第三扫描信号S1(n-1)均为高电位。此时，第一晶体管T1、第二晶体管T2、第三晶体管T3以及第六晶体管T6均关闭。驱动晶体管Td、第四晶体管T4以及第五晶体管T5均打开。驱动晶体管Td通过栅极的电位产生与数据信号Da相对应的驱动电流。驱动电流经由导通的第四晶体管T4、驱动晶体管Td以及第五晶体管T5流向发光器件D，驱动发光器件D发光。
请参阅图7，图7是本申请提供的像素电路的第三电路结构示意图。与图5所示的像素电路100的不同之处仅在于，在本实施例中，第三晶体管T3的源极和漏极中的另一者与双栅节点P电性连接。也即，第三晶体管T3的源极和漏极中的另一者通过双栅节点P实现与驱动晶体管Td的源极和漏极中的另一者电性连接。其余内容可参阅上述实施例，在此不再赘述。
在本申请一具体实施例中，请继续参阅图5，像素100包括第一晶体管T1、驱动晶体管Td、第二晶体管T2、第三晶体管T3、第四晶体管T4、第五晶体管T5、第一电容C1以及发光器件D。
其中，第一晶体管T1包括接入第一扫描信号S1(n)的栅极以及接入数据信号Da的源极。驱动晶体管Td的源极电连接于第一晶体管T1的漏极。第二晶体管T2为双栅型晶体管。第二晶体管T2包括接入第二扫描信号S2(n)的第一栅极和第二栅极、与驱动晶体管Td的漏极电连接的源极以及与驱动晶体管Td的栅极电连接的漏极。第三晶体管T3包括接入第三扫描信号S1(n-1)的栅极、接入第一初始信号V1的源极以及与驱动晶体管Td的漏极或第二晶体管T2的双栅节点P电连接的漏极。第四晶体管T4包括接入发光控制信号EM(n)的栅极、接入第一电源信号VDD的源极，以及与驱动晶体管Td的源极电连接的漏极。第五晶体管T5包括接入发光控制信号EM(n)的栅极以及与驱动晶体管Td的漏极电连接的源极。第一电容C1的一端与驱动晶体管Td的栅极电连接。第一电容C1的另一端接入第一电源信号VDD。发光器件D的第一电极与第五晶体管T5的漏极电连接。发光器件D的第二极接入第二电源信号VSS。
在本实施例中，第一方面，将第三晶体管T3设置为与驱动晶体管Td的漏极或者第二晶体管T2的双栅节点P电连接，通过第二晶体管T2实现初始化驱动晶体管Td的栅极电位的目的，能够减少与驱动晶体管Td的栅极连接的晶体管。从而减少驱动晶体管Td的栅极电位的漏电途径，提高驱动晶体管Td的栅极的电位稳定性。第二方面，通过将第二晶体管T2设置为双栅型晶体管，可以进一步减小驱动晶体管Td的栅极处的漏电，保证驱动晶体管Td的栅极的电位稳定性。
进一步的，像素电路100还包括第二电容C2。第二电容C2的一端与第二晶体管T2的双栅节点P电性连接。第二电容C2的另一端接入发光控制信号EM(n)。本实施例通过设置第二电容C2，可以对双栅节点P的电位进行反向耦合，使得双栅节点P的电位尽量与驱动晶体管Td的栅极的电位保持一致。由此，可以进一步保证驱动晶体管Td的栅极的电位稳定性。
进一步的，像素电路100还包括第六晶体管T6。第六晶体管T6包括接入第一扫描信号S1(n)的栅极、与发光器件D的第一电极电连接的漏极以及接入第二初始信号V2的源极。本实施例通过设置第六晶体管T6，可以初始化发光器件D的第一电极的电位，避免发光器件D的第一电极残留的电荷影响发光器件D的发光亮度。
请参阅图8，图8为本申请实施例提供的显示面板的结构示意图。本申请实施例还提供一种显示面板300，包括多个呈阵列排布的像素单元301，每一像素单元301均包括以上所述的像素电路100，具体可参照以上对该像素电路100的描述，在此不做赘述。
在本申请中，显示面板300可以是AMOLED(Active-Matrix Organic Light-Emitting Diode，有源矩阵有机发光二极体)显示面板。
具体的，请参阅图9，图9为本申请提供的显示面板显示时的亮度变化示意图。其中，曲线A表示现有技术中将第一初始化模块设置为与驱动晶体管的栅极电性连接时，显示面板300的亮度在一帧画面显示周期内的变化趋势。曲线B表示本申请中的显示面板300的亮度在一帧画面显示周期内的变化趋势。
由图9可知，在一帧画面显示周期内，现有技术中显示面板300的亮度变化量为ΔL’。在一帧画面显示周期内，本申请显示面板300的亮度变化量为ΔL。本申请的显示面板300在一帧画面显示周期内的显示更均匀。
在本申请提供的显示面板300中，通过设计一种新的像素电路100，将像素电路100中的第一初始化模块设置为与驱动晶体管的栅极间接性电连接，在实现初始化驱动晶体管的栅极电位的同时，能够减少与驱动晶体管的栅极连接的晶体管。由此，当显示面板300在低显示频率下工作时，一帧画面显示周期内的显示更均匀，从而避免出现闪烁。
以上对本申请实施例所提供的一种像素电路及显示面板进行了详细介绍，本文中应用了具体个例对本申请的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本申请的方法及其核心思想；同时，对于本领域的技术人员，依据本申请的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本申请的限制。

Claims (15)

1.一种像素电路，其特征在于，包括：
发光器件，所述发光器件的一端电连接第一电源信号，所述发光器件的另一端电连接第二电源信号；
数据信号写入模块，所述数据信号写入模块接入第一扫描信号和数据信号，并响应于所述第一扫描信号输出所述数据信号；
驱动晶体管，所述驱动晶体管的源极和漏极的一者电连接于所述数据信号写入模块；
补偿模块，所述补偿模块接入第二扫描信号和所述第一电源信号，并电性连接于所述驱动晶体管的源极和漏极中的另一者以及所述驱动晶体管的栅极；
第一初始化模块，所述第一初始化模块接入第三扫描信号和第一初始信号，并电性连接于所述补偿模块；
发光控制模块，所述发光控制模块接入发光控制信号，并串联在所述第一电源信号和所述第二电源信号之间。
2.根据权利要求1所述的像素电路，其特征在于，所述数据信号写入模块包括第一晶体管；
所述第一晶体管的栅极接入所述第一扫描信号，所述第一晶体管的源极和漏极中的一者接入所述数据信号，所述第一晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的一者电性连接。
3.根据权利要求1所述的像素电路，其特征在于，所述补偿模块包括第二晶体管和第一电容；
所述第二晶体管的栅极接入所述第二扫描信号，所述第二晶体管的源极和漏极中的一者以及所述第一电容的一端均与所述驱动晶体管的栅极电性连接，所述第二晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电性连接，所述第一电容的另一端接入所述第一电源信号。
4.根据权利要求3所述的像素电路，其特征在于，所述第一初始化模块与所述驱动晶体管的源极和漏极中的另一者电性连接。
5.根据权利要求3所述的像素电路，其特征在于，所述第二晶体管为双栅型晶体管，所述第二晶体管的第一栅极和第二栅极均接入所述第二扫描信号。
6.根据权利要求5所述的像素电路，其特征在于，所述像素电路还包括第二电容，所述第二电容的一端与所述第二晶体管的双栅节点电性连接，所述第二电容的另一端接入所述发光控制信号。
7.根据权利要求5所述的像素电路，其特征在于，所述第一初始化模块与所述第二晶体管的双栅节点电性连接。
8.根据权利要求1所述的像素电路，其特征在于，所述第一初始化模块包括第三晶体管，所述第三晶体管的栅极接入所述第三扫描信号，所述第三晶体管的源极和漏极中的一者接入所述第一初始信号，所述第三晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电性连接。
9.根据权利要求1所述的像素电路，其特征在于，所述发光控制模块包括第一发光控制单元和第二发光控制单元，所述第一发光控制单元包括第四晶体管；所述第二发光控制单元包括第五晶体管；
所述第四晶体管的栅极和所述第五晶体管的栅极均接入所述发光控制信号，所述第四晶体管的源极和漏极中的一者接入所述第一电源信号，所述第四晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的一者电性连接；所述第五晶体管的源极和漏极中的一者与所述发光器件的第一电极电性连接，所述第五晶体管的源极和漏极中的另一者与所述驱动晶体管的源极和漏极中的另一者电性连接。
10.根据权利要求1所述的像素电路，其特征在于，所述像素电路还包括第二初始化模块，所述第二初始化模块接入所述第一扫描信号和第二初始信号，并电性连接于所述发光器件的第一电极，所述第二初始化模块用于在所述第一扫描信号的控制下，初始化所述发光器件的第一电极的电位；
所述第二初始化模块包括第六晶体管，所述第六晶体管的栅极接入所述第一扫描信号，所述第六晶体管的源极和漏极中的一者与所述发光器件的第一电极电性连接，所述第六晶体管的源极和漏极中的另一者接入所述第二初始信号。
11.根据权利要求1所述的像素电路，其特征在于，所述像素电路包括第一工作模式和第二工作模式，所述第一工作模式的显示频率大于所述第二工作模式的显示频率；
在所述第一工作模式下，所述第一初始信号为直流信号，在所述第二工作模式下，所述第一初始信号为交流信号。
12.一种像素电路，其特征在于，包括：
第一晶体管，包括接入第一扫描信号的栅极以及接入数据信号的源极；
驱动晶体管，所述驱动晶体管的源极电连接于所述第一晶体管的漏极；
第二晶体管，包括接入第二扫描信号的第一栅极和第二栅极、与所述驱动晶体管的漏极电连接的源极以及与所述驱动晶体管的栅极电连接的漏极；
第三晶体管，包括接入第三扫描信号的栅极、接入第一初始信号的源极以及与所述驱动晶体管的漏极或所述第二晶体管的双栅节点电连接的漏极；
第四晶体管，包括接入发光控制信号的栅极、接入第一电源信号的源极，以及与所述驱动晶体管的源极电连接的漏极；
第五晶体管，包括接入所述发光控制信号的栅极以及与所述驱动晶体管的漏极电连接的源极；
第一电容，所述第一电容的一端与所述驱动晶体管的栅极电连接，所述第一电容的另一端接入所述第一电源信号；
发光器件，所述发光器件的第一电极与所述第五晶体管的漏极电连接，所述发光器件的第二极接入第二电源信号。
13.根据权利要求12所述的像素电路，其特征在于，所述像素电路还包括：
第二电容，所述第二电容的一端与所述第二晶体管的双栅节点电性连接，所述第二电容的另一端接入所述发光控制信号。
14.根据权利要求13所述的像素电路，其特征在于，所述像素电路还包括：
第六晶体管，包括接入所述第一扫描信号的栅极、与所述发光器件的第一电极连接的漏极以及接入第二初始信号的源极。
15.一种显示面板，其特征在于，所述显示面板包括多个呈阵列排布的像素单元，每一所述像素单元均包括权利要求1-11任一项所述的像素电路或者权利要求12-14任一项所述的像素电路。
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