TWI804797B - 半導體裝置以及製造半導體裝置的方法 - Google Patents

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陳志良
莊正吉
張尚文
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Abstract

半導體裝置包括沿著第一側向方向延伸的第一閘極結構。半導體裝置包括第一互連結構，其設置在高於第一閘極結構，第一互連結構沿著垂直於第一側向方向的第二側向方向延伸。第一互連結構包括經由第一介電結構而彼此電性隔離的第一部分和第二部分。半導體裝置包括第二互連結構，其設置在介於第一閘極結構和第一互連結構之間，第二互連結構將第一閘極結構電性耦合到第一互連結構的第一部分。第二互連結構包括凹陷的部分，凹陷的部分沿著垂直方向與第一閘極結構和第一介電結構基本上對準。

Description

半導體裝置以及製造半導體裝置的方法
本揭示內容係關於半導體裝置的互連結構、以及包含此互連結構的半導體裝置和其製造方法。
半導體積體電路(IC)產業經歷了指數級的成長。在半導體積體電路設計中，對於在晶片上的半導體裝置的設計，一般使用標準單元方法學。標準單元方法學使用標準單元作為某些功能的抽象表示，以將數百萬或數十億個裝置整合在一個單獨的晶片上。隨著積體電路持續縮小化，越來越多的裝置整合到單獨的晶片中。這種縮小化的過程通常經由提高生產效率和降低相關的成本來提供效益。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：第一閘極結構、第一互連結構、以及第二互連結構。第一互連結構設置在一互連層中，此互連層設置在高於第一閘極結構，其中第一互連結構側向地偏移第一閘極結構。第二互連結構設置在介於第一閘極結構和互連層 之間，第二互連結構包括第一部分和第二部分。其中第二互連結構的第一部分和第二部分在側向上彼此相鄰，並且經由一凹部使第一部分在垂直方向上比第二部分短，並且其中經由僅使第二互連結構的第一部分接觸第一閘極結構並且僅使第二互連結構的第二部分接觸第一互連結構，第一閘極結構電性耦合到第一互連結構。
本揭示內容的另一些實施方式提供了一種半導體裝置，包含：第一閘極結構、第一互連結構、以及第二互連結構。第一閘極結構沿著第一側向方向延伸。第一互連結構設置在高於第一閘極結構，第一互連結構沿著垂直於第一側向方向的第二側向方向延伸，第一互連結構包括經由第一介電結構而彼此電性隔離的第一部分和第二部分。第二互連結構設置在介於第一閘極結構和第一互連結構之間，第二互連結構將第一閘極結構電性耦合到第一互連結構的第一部分。其中，第二互連結構包括凹陷的部分，此凹陷的部分沿著一垂直的方向與第一閘極結構和第一介電結構基本上對準。
本揭示內容的又另一些實施方式提供了一種製造半導體裝置的方法，包含：形成由第一犧牲層覆蓋的閘極結構和由第二犧牲層覆蓋的源極/汲極結構；利用第一互連結構替換第一犧牲層和第二犧牲層的上部分；凹陷化第一互連結構的一部分，其中凹陷的部分與閘極結構垂直地對準；利用介電材料填充凹陷的部分，以形成凹陷的介電結構；以及在第一互連結構上方形成第二互連結構，其中第 二互連結構被一介電結構切割為複數個部分，此介電結構與凹陷的介電結構垂直地對準。
100:半導體裝置
102:閘極結構
104:閘極結構
106:閘極結構
108:介電層
110:互連結構
112:互連結構
112-1:凹陷的部分
112-2:非凹陷的部分
113:凹部
114:介電的凹陷結構
116:互連結構
116-1:互連結構
116-2:互連結構
118:介電結構
200:半導體裝置
202:閘極結構
204:閘極結構
206:閘極結構
208:介電層
210:互連結構
212:源極/汲極互連結構(MD)
214:源極/汲極互連結構(MD)
216:源極/汲極互連結構(MD)
218:源極/汲極互連結構(MD)
220:互連結構
220-1:凹陷的部分
220-2:凹陷的部分
220-3:凹陷的部分
221:凹部
222:介電的凹陷結構
232:互連結構
238:互連結構
300:電路
302:電晶體
304:電晶體
306:電晶體
308:電晶體
310:電晶體
312:電晶體
314:電晶體
316:電晶體
400:佈局設計
400’:佈局設計
402:圖案(主動區域)
404:圖案(主動區域)
406:圖案(閘極結構)
408:圖案(閘極結構)
410:圖案(閘極結構)
412:圖案(閘極結構)
414:圖案(閘極結構)
416:圖案(閘極結構)
420:圖案(源極/汲極互連結構、MD)
422:圖案(源極/汲極互連結構、MD)
424:圖案(源極/汲極互連結構、MD)
426:圖案(源極/汲極互連結構、MD)
428:圖案(源極/汲極互連結構、MD)
430:圖案(源極/汲極互連結構、MD)
432:圖案(源極/汲極互連結構、MD)
434:圖案(源極/汲極互連結構、MD)
436:圖案(源極/汲極互連結構、MD)
440:圖案(VD)
442:圖案(VD)
444:圖案(VD)
446:圖案(VD)
448:圖案(VD)
450:圖案(VD)
452:圖案(VD)
454:圖案(VD)
456:圖案(VD)
458:圖案(VG)
460:圖案(VG)
461:圖案(凹部)
462:圖案(VG)
463:切口圖案(切口M0)
464:圖案(VG)
465:切口圖案(切口M0)
467:切口圖案(切口M0)
470:圖案(電源軌、VDD)
472:圖案(M0軌道)
474:圖案(M0軌道)
474-1:M0軌道部分
474-2:M0軌道部分
476:圖案(M0軌道)
476-1:M0軌道部分
476-2:M0軌道部分
476-3:M0軌道部分
478:圖案(電源軌、VSS)
480:圖案(M1軌道)
481:圖案(VIA0)
482:圖案(M1軌道)
483:圖案(VIA0)
484:圖案(M1軌道)
485:圖案(VIA0)
486:圖案(M1軌道)
487:圖案(VIA0)
488:圖案(M1軌道)
489:圖案(VIA0)
491:VD+VG
500:半導體裝置
502:源極/汲極區域
504:源極/汲極區域
506:源極/汲極區域
508:介電的特徵
600A:佈局設計
600B:佈局設計
601:圖案(電源軌)
603:圖案(電源軌)
604:主動區域
612:圖案(閘極結構)
614:圖案(閘極結構)
616:圖案(閘極結構)
618:圖案(閘極結構)
620:圖案(閘極結構)
622:圖案(閘極結構)
624:圖案(源極/汲極互連結構、MD)
626:圖案(源極/汲極互連結構、MD)
628:圖案(源極/汲極互連結構、MD)
630:圖案(源極/汲極互連結構、MD)
632:圖案(源極/汲極互連結構、MD)
634:圖案(VD)
636:圖案(VD)
638:圖案(VD)
640:圖案(VD)
644:圖案(主動區域)
646:圖案(閘極結構)
648:圖案(閘極結構)
650:圖案(閘極結構)
652:圖案(閘極結構)
654:圖案(閘極結構)
656:圖案(閘極結構)
660:圖案(源極/汲極互連結構、MD)
661:圖案(凹部)
662:圖案(源極/汲極互連結構、MD)
664:圖案(源極/汲極互連結構、MD)
666:圖案(源極/汲極互連結構、MD)
668:圖案(源極/汲極互連結構、MD)
670:圖案(VD)
672:圖案(VD)
671:圖案(VIA0)
673:圖案(VIA0)
674:圖案(VD)
675:圖案(VIA0)
676:圖案(VD)
677:圖案(VIA0)
678:圖案(VD)
679:圖案(VIA0)
680:圖案(VG)
681:圖案(M1軌道)
682:圖案(VG)
683:圖案(M1軌道)
684:圖案(VG)
685:圖案(M1軌道)
686:圖案(VG)
687:圖案(M1軌道)
688:圖案(M0軌道)
688-1:M0軌道部分
688-2:M0軌道部分
689:M0軌道部分
689’:圖案(M1軌道)
690:M0軌道部分
690-1:M0軌道部分
690-2:M0軌道部分
690-3:M0軌道部分
691:VD+VG
693:切口圖案(切口M0)
694:切口圖案(切口M0)
700:半導體裝置
800:方法
810:操作
820:操作
900:系統
902:處理器
904:電腦可讀取儲存媒體
906:電腦程式碼
908:匯流排
910:輸入/輸出介面
912:網路介面
914:網路
916:佈局設計
918:使用者介面
920:製造單元
1000:系統
1020:設計公司
1022:積體電路設計佈局
1030:光罩公司
1032:光罩數據準備
1034:光罩製造
1040:積體電路晶圓廠
1042:半導體晶圓
1060:積體電路裝置
1100:方法
1102:操作
1104:操作
1106:操作
1108:操作
1110:操作
1112:操作
1114:操作
1116:操作
1118:操作
1120:操作
1122:操作
1124:操作
1126:操作
1200:半導體裝置
1202:基板
1204-1:電晶體
1204-2:電晶體
1206-1:閘極結構
1206-2:閘極結構
1208-1:閘極犧牲層
1208-2:閘極犧牲層
1210-1:閘極間隔物
1210-2:閘極間隔物
1212-1:源極/汲極結構
1212-2:源極/汲極結構
1213-1:隔離結構
1213-2:隔離結構
1213-3:隔離結構
1214-1:源極/汲極結構
1214-2:源極/汲極結構
1215:遮罩層
1216-1:MD(源極/汲極互連結構)
1216-2:MD(源極/汲極互連結構)
1217:遮罩層
1219:遮罩層
1220-1:源極/汲極犧牲層
1220-2:源極/汲極犧牲層
1220-3:源極/汲極犧牲層
1221:遮罩層
1224:溝槽
1225:遮罩層
1226:互連結構(VD+VG)
1226-1:第一部分
1226-2:第二部分
1227:遮罩層
1228:凹部
1230:介電的凹陷結構
1231:遮罩層
1232:VG
1240:M0互連結構
1240-1:M0軌道部分
1240-2:M0軌道部分
1241:切口圖案
A1:輸入
A2:輸入
B1:輸入
B2:輸入
d:距離
D:汲極
G:閘極
MD:源極/汲極互連結構
S:源極
VDD:供應電壓
VSS:供應電壓
W:寬度
ZN:輸出
本揭示內容的各方面，可由以下的詳細描述並與所附圖式一起閱讀，得到最佳的理解。要注意的是，根據產業界的標準慣例，各個特徵並未按比例繪製。事實上，為了討論的清楚起見，各個特徵的尺寸可能任意地增加或減小。
第1圖為根據一些實施方式，繪示了包括凹陷的互連結構的示例半導體裝置的截面視圖。
第2圖為根據一些實施方式，繪示了包括凹陷的互連結構的另一個示例半導體裝置的截面視圖。
第3圖為根據一些實施方式，繪示了示例電路的電路圖。
第4圖為根據一些實施方式，繪示了代表第3圖的電路的標準單元的示例佈局設計。
第5圖為根據一些實施方式，繪示了半導體裝置的截面視圖，半導體裝置經由第4圖的佈局設計的至少一部分(其包括凹陷的互連結構)而形成。
第6A圖和第6B圖為根據一些實施方式，繪示了代表第3圖的電路的標準單元的示例佈局設計。
第7圖為根據一些實施方式，繪示了半導體裝置的透 視圖，半導體裝置經由第6A圖至第6B圖的佈局設計的至少一部分(其包括凹陷的互連結構)而形成。
第8圖為根據一些實施方式，繪示了製造半導體裝置的方法的流程圖。
第9圖為根據一些實施方式，繪示了產生積體電路佈局設計的系統的方塊圖。
第10圖為根據一些實施方式，繪示了積體電路製造系統以及與其相關聯的積體電路製造流程的方塊圖。
第11圖為根據一些實施方式，繪示了用於形成包括凹陷的互連結構的半導體裝置的示例方法的流程圖。
第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第12F圖、第12G圖、第12H圖、第12I圖、第12J圖、第12K圖、第12L圖、和第12M圖為根據一些實施方式，繪示了經由第11圖的方法而製造的示例半導體裝置在各個製造階段期間的多個截面視圖。
之後的揭示內容提供了許多不同的實施方式或實施例，以實現所提供的主題的不同的特徵。以下描述組件和配置的具體實施例，以簡化本揭示內容。這些當然僅是實施例，並不意圖限定。例如，在隨後的描述中，形成第一特徵其在第二特徵上方或之上，可能包括第一和第二特徵以直接接觸而形成的實施方式，且也可能包括附加的特徵可能形成在介於第一和第二特徵之間，因此第一和第二 特徵可能不是直接接觸的實施方式。此外，本揭示內容在各個實施例中可能重複標示數字和/或字母。這樣的重複，是為了是簡化和清楚起見，並不是意指所討論的各個實施方式之間和/或配置之間的關係。
此外，為了便於描述一個元件或特徵與另一個元件或特徵之間，如圖式中所繪示的關係，在此可能使用空間上的相對用語，諸如「之下」、「低於」、「較低」、「高於」、「較上」、和類似者。除了涵蓋在圖式中所繪示的方向之外，空間上的相對用語旨在涵蓋裝置在使用中或操作中的不同方向。設備可能有其他取向(旋轉90度或其他方向)，並且此處所使用的空間上相對用語也可能相應地解釋。
隨著積體電路縮小化的趨勢，一般而言，標準單元的面積將據此相對應地縮小化。可以經由減小此單元的單元寬度和/或此單元的單元高度來縮小化標準單元的面積。單元寬度通常與此單元可以包含的沿著垂直方向延伸的閘極結構或特徵(例如，通常稱為「多晶矽(POLY)」)的數量成比例；並且單元高度通常與此單元可以包含的沿著水平方向延伸的信號軌道的數量成比例。在減小單元高度(例如，經由減少信號軌道的數量)的同時，可能會面臨到要增加單元寬度(閘極結構的數量)，這可能無法有效地減小總面積。雖然可以迫使閘極結構的數量不變(例如，僅減少信號軌道的數量)，但是基於這樣的單元設計來製造半導體裝置會遇到各種佈線課題。例如，部分地由於縮短的單元寬 度，可能將一或多個互連結構形成(例如，切割)為具有相對較短的寬度。當使一互連結構(例如，導孔結構)座落在這樣的縮短的互連結構上時，會變得非常困難，這會可能導致此單元的功能故障(例如，短路)。
本揭示內容提供了可以由標準單元表示的(或基於標準單元而形成的)半導體裝置的各種實施方式。經由同時地減小了標準單元的單元高度和單元寬度，可以減小標準單元的面積，而不受現有技術遇到的課題的影響。例如，半導體裝置包括一數量的電晶體，這些電晶體中的各者包括各自的閘極結構和源極/汲極結構。這些閘極結構可以分別地由單元的複數個閘極特徵來定義，複數個閘極特徵與此單元的單元寬度相關聯。這些閘極結構和這些源極/汲極結構可以經由複數個互連結構而連接，複數個互連結構分別地由此單元的一數量的信號軌道來定義。如本文所揭示的半導體裝置包括一或多個凹陷的互連結構，每個凹陷的互連結構設置在介於至少一個相應的閘極結構與至少一個相應的互連結構之間。在一些實施方式中，凹陷的互連結構可以包括部分地或完全地凹陷的部分，此部分地或完全地凹陷的部分以介電材料填充。例如，凹陷的互連結構(其包括部分地凹陷的部分)可以側向地延伸或將相應的閘極結構的連接點移位，這導致相應的互連結構據此相對應地移位。因此，其他的互連結構(例如，多個互連結構其相鄰於連接至閘極結構的互連結構)將不被切割成具有縮短的側向寬度。這樣，雖然減少了單元的閘極特徵的數量和信 號軌道的數量(從而減小了此單元的總面積)，但是可以解決現有技術所面臨的上述指出的課題。在一些其他的實施方式中，凹陷的互連結構(其包括完全地凹陷的部分)可以將相應的導電結構(例如，連接到虛擬閘極結構和/或虛擬源極/汲極結構的一或多個互連結構)的連接點垂直地移位，這允許在凹陷的互連結構上方形成一互連結構其在一互連層中。這樣，可以有利地保留互連層的佈線資源。
參看第1圖，根據一些實施方式，描繪了包括凹陷的互連結構的半導體裝置100的一部分的截面視圖。理解的是，為了說明的目的，簡化了如在第1圖中所示的半導體裝置100，並且因此，半導體裝置100可以包括任何各種合適的特徵而仍然在本揭示內容的範圍之內。例如，半導體裝置100可能包括複數個電晶體(例如，平面型互補式金屬氧化物半導體場效電晶體(NMOSFETs)、基於鰭片的場效電晶體(FinFETs)、奈米片場效電晶體、奈米線場效電晶體)，這些電晶體中的各者由各自的閘極結構和源極/汲極結構(或源極/汲極區域)形成，而第1圖的所繪示的實施方式可能包括這些結構中的一些結構。
如圖所示，半導體裝置100包括形成在基板(圖未示)上方的第一閘極結構102、第二閘極結構104、和第三閘極結構106。在一些實施方式中，閘極結構102至106可能包括導電性材料，諸如，例如一或多種金屬材料、多晶矽材料等。雖然在第1圖中未示出，理解的是，閘極結構102至106中的各者形成在一或多個主動區域(例如， 一或多個導電通道)上方，且具有相應的源極/汲極結構/區域其設置在閘極結構的多個側部上，以在功能上作為各別的電晶體。源極/汲極結構可以源流/洩流(source/drain)通過主動區域的傳導電流，通過主動區域的傳導電流由閘極結構所閘控(例如，調變)。例如，閘極結構102至106中的各者可能形成在鰭式場效電晶體的主動區域上方(例如，跨在上方)，以調變傳導通過鰭式場效電晶體的電流。電晶體的這樣的功能性結構(和其他的主動裝置，例如，電阻器、電容器等)統稱為前段製程(front-end-of-line，FEOL)結構。閘極結構102至106嵌入在介電層108中。介電層108可能包括介電材料，諸如，例如低介電常數介電材料、超低介電常數介電材料。這樣的介電層108通常稱為層間介電(ILD)層。
半導體裝置100還包括形成在介電層108上方的互連結構116。在一些實施方式中，互連結構116可能包括導電性材料，諸如，例如一或多種金屬材料。包含這樣的互連結構116的層，其形成在緊接地高於閘極結構，這個層有時候稱為「M0」層。通常，形成在M0層中和在高於M0層(例如，M1層、M2層等)的這些結構統稱為後段製程(back-end-of-line，BEOL))結構。為了實現半導體裝置100的預期的功能性，閘極結構102至106中的各者可能電性耦合到一或多個後段製程結構。例如，閘極結構102電性耦合到互連結構116中的互連結構116-1；並且閘極結構104電性耦合到互連結構116中的互連結構 116-2。互連結構116-1和116-2可能沿著相同的信號軌道而形成，並且經由介電結構118而彼此互相分隔(例如，隔離的)。
閘極結構102可以經由延伸穿過介電層108的互連結構110而電性耦合到互連結構116-1；並且閘極結構104可以經由延伸穿過介電層108的互連結構112而電性耦合到互連結構116-2。在一些實施方式中，互連結構110可能形成為導孔(via)互連結構。這樣的導孔互連結構110，其將閘極結構連接到在M0層中的與閘極結構垂直地對準的一互連結構，導孔互連結構110有時候稱為「VG」。
根據本揭示內容的各個實施方式，互連結構112將閘極結構連接到在M0層中的沒有與閘極結構垂直地對準(例如，側向地偏移)的互連結構，互連結構112可能形成為包括凹陷的部分112-1和非凹陷的部分112-2。這樣，互連結構112可能稱為部分地凹陷的互連結構。凹陷的部分112-1和非凹陷的部分112-2可能形成為彼此互相鄰接(或以其他方式相鄰)的各別的導孔結構。凹陷的部分112-1的位置原本用以形成一導孔結構(通常稱為「VG」)，以將閘極結構104連接到在M0層中的一互連結構；並且非凹陷的部分112-2的位置原本用以形成一導孔結構(通常稱為「VD」)，以將源極/汲極互連結構(通常稱為「MD」)連接到在M0層中的一互連結構。源極/汲極互連結構MD(在第1圖中的虛線所示)可以形成為將源極/汲極結構(例如，形成在閘極結構104的多個側部中的其中一者上 的源極/汲極結構)耦合到一較高的層級的互連結構(例如116-2)。這樣的互連結構，例如，VG、VD、MD，可能統稱為中段製程(middle-end-of-line，MEOL)結構。在一些實施方式中，凹陷的部分112-1和非凹陷的部分112-2的組合有時候稱為「VG+VD」。
仍然參看第1圖，更詳細而言，將凹陷的部分112-1相對於非凹陷的部分112-2凹陷化，以定義凹部113。在一些實施方式中，定義凹部113可能經由凹陷的部分112-1和非凹陷的部分112-2的各自的頂部邊界的未對準或偏移。凹部113利用介電材料填充，以形成介電的凹陷結構114。兩個部分112-1和112-2中的各者直接地連接到閘極結構104或是互連結構116-2中的任一者。例如，凹陷的部分112-1僅與閘極結構104直接接觸；並且非凹陷的部分112-2僅與互連結構116-2直接接觸。在一些其他的實施方式中，凹陷的部分112-1可能利用設置在其間的一或多個導電層(例如，TaN層)而耦合到閘極結構104。類似地，非凹陷的部分112-2可能利用設置在其間的一或多個導電層(例如，TaN層)而耦合到互連結構116-2。
經由形成這樣的凹陷的互連結構112，閘極結構104的連接點(或導孔結構座落點)可以從點「X」側向地移位到點「Y」，如在第1圖中所示。這允許閘極結構104被電性連接到已經從閘極結構104側向地偏移的互連結構116-2。進一步地，經由在凹陷的部分112-1上方形成介 電的凹陷結構114，閘極結構104可以與除了互連結構116-2之外的任何其他的互連結構(例如，116-1)電性隔離。這樣，可以將互連結構116-2的側向寬度形成為足夠大，這可以顯著地降低將另一個互連結構(例如，一導孔結構其將M0層116連接至下一個較高的互連層(M1層)，此導孔結構通常稱為「VIA0」)座落在互連結構116-2之上的失敗的可能性。在現有技術中，為了將閘極結構102和104分別地連接到互連結構116-1和116-2，互連結構116-2的至少一個端部經常地形成為與閘極結構104垂直地對準，這會顯著地縮短或壓縮互連結構116-1的側向寬度。據此，VIA0的未對準可能會發生，這會無法達到半導體裝置100的原來的功能性。
參看第2圖，根據一些實施方式，描繪了包括凹陷的互連結構的半導體裝置200的一部分的截面視圖。理解的是，為了說明的目的，簡化了如在第2圖中所示的半導體裝置200，並且因此，半導體裝置200可以包括任何各種合適的特徵而仍然在本揭示內容的範圍之內。例如，半導體裝置200可能包括複數個電晶體(例如，平面型互補式金屬氧化物半導體場效電晶體(平面型MOSFETs)、基於鰭片的場效電晶體(FinFETs)、奈米片場效電晶體、奈米線場效電晶體、互補式場效電晶體(CFETs))，這些電晶體中的各者由各自的閘極結構和源極/汲極結構(或源極/汲極區域)形成，而第2圖的所繪示的實施方式包括這些結構中的一些結構。
如圖所示，半導體裝置200包括形成在基板(未示出)上方的第一閘極結構202、第二閘極結構204、和第三閘極結構206。在一些實施方式中，閘極結構202至206可能包括導電性材料，諸如，例如一或多種金屬材料、多晶矽材料等。雖然未在第2圖中示出，閘極結構202至206中的各者形成在一或多個主動區域(例如，一或多個導電通道)上方，以調變各別的電晶體。例如，閘極結構202至206中的各者可能形成在鰭式場效電晶體的主動區域上方(例如，跨在上方)，以調變傳導通過鰭式場效電晶體的電流。
半導體裝置200還包括在基板上方的一數量的源極/汲極互連結構(MDs)212、214、216、和218。雖然未在第2圖中示出，多個MD 212至218中的各者形成在主動區域(例如，磊晶成長的源極/汲極結構/區域)上方，以源流或洩流各別的電晶體。例如，MD 212和MD 214可能連接到由閘極結構202所閘控的第一電晶體的源極結構和汲極結構，以分別地源流和洩流第一電晶體；MD 214和MD 216可能連接到由閘極結構204所閘控的第二電晶體的源極結構和汲極結構，以分別地源流和洩流第二電晶體；並且MD 216和MD 218可能連接到由閘極結構206所閘控的第三電晶體的源極結構和汲極結構，以分別地源流和洩流第三電晶體。
閘極結構202至206和多個MD 212至218嵌入在介電層208中。介電層208可能包括介電的材料，諸 如，例如低介電常數介電材料、超低介電常數介電材料。這樣的介電層208通常稱為層間介電(ILD)層。在介電層208上方可能形成互連結構210，以連接閘極結構202至206和/或多個MD 212至218中的一或多者。與互連結構116類似，包含互連結構210的層通常稱為M0層。
在某些情況下，由閘極結構204、源極/汲極結構214至216所構成的第二電晶體可能功能作為在半導體裝置200中的虛擬電晶體。在半導體裝置200的操作期間，虛擬電晶體可能不具有主動的功能。這樣，閘極結構204和源極/汲極結構214至216可以經由互連結構220而彼此連接。就這方面而言，根據一些實施方式，互連結構220可能包括(或耦合至)一凹部，例如221。凹部221利用介電性材料填充，以形成介電的凹陷結構222。MD 212可以經由延伸穿過介電層208的互連結構232(在下文中稱為「VD 232」)而電性耦合到互連結構210；並且MD 218可以經由延伸穿過介電層208的互連結構238(在下文中稱為「VD 238」)而電性耦合到互連結構210。
互連結構220可能形成以包括一或多個凹陷的部分220-1、220-2、和220-3。這樣，互連結構220可能稱為完全地凹陷的互連結構。根據一些實施方式，凹陷的部分220-1至220-3可能形成為彼此互相鄰接(或以其他方式相鄰)的各別的導孔結構。凹陷的部分220-1的位置原本用以形成VD以將MD 214連接到互連結構210；凹陷的部分220-2的位置原本用以形成VG以將閘極結構 204連接到互連結構210；並且凹陷的部分220-3的位置原本用以形成VD以將MD 216連接到互連結構210。在一些實施方式中，凹陷的部分220-1至220-3的組合有時候稱為「VD+VG+VD」。
在現有技術中，構成一虛擬電晶體的閘極結構204和源極/汲極結構214至216通過互連結構210的一切口部分而彼此互相連接。因此，為了連接MD 212和MD 218，需要在下一個高於M0層的互連層(例如，M1層)中的至少一個互連結構，這會顯著地浪費在M1層處的佈線資源。相對而言，經由形成凹陷的互連結構220，可以將一或多個互連結構(例如，220-1、220-2、220-3)的連接點從點「X」垂直地移位到點「Y」，如在第2圖中所示。這允許MD 212和MD 218直接地通過互連結構210而彼此連接，這可以保留在下一個較高的互連層中的佈線資源。
如以上所討論的內容，經由形成所揭示的凹陷的互連結構(例如，第1圖的112)其用於連接前段製程導電結構(例如，第1圖的104)，前段製程導電結構的連接點可以側向地移位，以允許相應於前段製程的後段製程互連結構據此相對應地側向地移位。因此，可以將相鄰的後段製程互連結構形成為具有足夠大的座落寬度。這減輕了現有技術當前面臨的各種佈線課題，例如，當標準單元的尺寸日益地縮小化時。以下是基於採用凹陷的互連結構而建構的電路的各種示例佈局設計。
首先參看第3圖，描繪了示例電路300的電路圖。 電路300包括一個「及或反」(AND-OR-Invert)(AOI)邏輯電路。及或反(AOI)邏輯電路通常由一或多個及(AND)閘之後接著一個反或(NOR)閘的組合所構成。如在第3圖中所示，電路300具有四個輸入：A1、A2、B1、和B2；和一個輸出ZN其配置為執行以下的布林(Boolean)功能：
Figure 110101340-A0305-02-0018-1
。為了執行此功能，電路300可以包括彼此電性耦合的八個電晶體302、304、306、308、310、312、314、和316。電晶體302至308可以各自實施為p型MOS電晶體；並且電晶體310至316可以各自實施為n型MOS電晶體。然而，理解的是，電晶體302至316中的各者可以實施為任何的各種其他型式的電晶體。
在一實施方式中，電晶體302的汲極連接到電晶體304的源極；並且電晶體306的汲極連接到電晶體308的源極。電晶體302由配置為接收輸入B1的互連結構閘控，且經由第一供應電壓(例如，VDD)提供源流；電晶體304由配置為接收輸入A1的互連結構閘控，且洩流到配置為提供輸出ZN的互連結構；電晶體306由配置為接收輸入B2的互連結構閘控，且經由第一供應電壓(例如，VDD)提供源流；並且電晶體308由配置為接收輸入A2的互連結構閘控，且洩流到配置為提供輸出ZN的互連結構。電晶體310的汲極連接到電晶體304的汲極且也洩流到配置為提供輸出ZN的互連結構；並且電晶體314的汲極連接到電晶體308的汲極且也洩流到配置為提供輸出 ZN的互連結構。電晶體310由配置為接收輸入A1的互連結構閘控；並且電晶體314由配置為接收輸入B1的互連結構閘控。電晶體310的源極連接到電晶體312的汲極；並且電晶體314的源極連接到電晶體316的汲極。電晶體312由配置為接收輸入A2的互連結構閘控，且經由第二供應電壓(例如，VSS)提供源流；並且電晶體316由配置為接收輸入B2的互連結構閘控，且由第二供應電壓(例如，VSS)提供源流。
參看第4圖，根據一些實施方式描繪了標準單元的示例佈局設計400。佈局設計400可能用以製造半導體裝置的至少一部分(例如，在第5圖中的500)，其功能如第3圖的電路300。經由採用本文所揭示的凹陷的互連結構，可以縮小化佈局設計400(或標準單元)的尺寸(例如，面積)而不受上述指出的佈線課題的影響。例如，可能將標準單元的單元寬度減小為與相對較少數量的閘極結構(例如，5個或更少的閘極結構空間)成比例，並且可以將標準單元的單元高度減小為與相對較少數量的信號軌道(例如，3個或更少的M0互連結構空間)成比例。
與佈局設計400相對應的半導體裝置可能基於沿著單獨層級的多個主動區域而形成電晶體302至316的各自的主動特徵來製造。這樣的主動區域可能是一或多個三維場效電晶體(例如，鰭式場效電晶體、包括奈米片電晶體和奈米線電晶體的閘極環繞(GAA)電晶體)的鰭片形狀的區域、或者一或多個平面型金屬氧化物半導體場效電晶體 (MOSFETs)的氧化物定義(oxide-definition，OD)區域，其中主動區域可能作為各別的電晶體的源極特徵或汲極特徵。在本揭示內容的一些實施方式中，用語「單獨層級」的複數個主動區域可能稱為沿著一單獨的側向平面所形成的多個主動區域。
在第4圖中，佈局設計400包括圖案402和404。圖案402和404可能沿著X方向延伸，配置為在基板上方形成主動區域，下文分別地稱為「主動區域402」和「主動區域404」。主動區域402可能特徵為第一導電類型，並且主動區域404可能特徵為第二導電類型。例如，主動區域402包括p型摻雜的區域，而主動區域404包括n型摻雜的區域。佈局設計400可以用以形成在各種配置中的電晶體302至316。在其中電晶體302至316將形成為鰭式場效電晶體的一個實施例中，主動區域402可能形成為在基板上方的p型基於鰭片的結構，並且主動區域404可能形成為在基板上方的n型基於鰭片的結構。在其中電晶體302至316將形成為奈米片電晶體的另一個實施例中，主動區域402可能形成為在基板上方彼此堆疊的一或多個p型奈米片，並且主動區域404可能形成為在基板上方彼此堆疊的一或多個n型奈米片。在電晶體302至316將形成為平面型金屬氧化物半導體場效電晶體(MOSFETs)的又另一個實施例中，主動區域402可能形成為凹陷在基板中的p型區域，並且主動區域404可能形成為凹陷在基板中的n型區域。
佈局設計400包括圖案406、408、410、412、414、和416。圖案406、408、410、412、414、和416可能沿著Y方向延伸，配置為形成閘極結構，下文分別地稱為「閘極結構406」、「閘極結構408」、「閘極結構410」、「閘極結構412」、「閘極結構414」、和「閘極結構416」。閘極結構406可能沿著佈局設計400(或單元)的第一邊界設置或設置在佈局設計400(或單元)的第一邊界上方，並且閘極結構416可能沿著佈局設計400(或單元)的第二邊界設置或設置在佈局設計400(或單元)的第二邊界上方。閘極結構406和416可能不提供電性或導電路徑，並且可能預防或至少減小/最小化跨越多個組件(其在介於閘極結構406和416所位在的地方之間)的電流洩漏。閘極結構406和416可以包括虛擬多晶矽線(dummy polysilicon lines)，有時候將其稱為多晶矽跨擴散層邊界(PODEs)。由一或多種導電性材料(例如，多晶矽、金屬)形成的其餘的閘極結構408至414中的各者可以覆蓋主動區域402和404的多個各別的部分，以定義電晶體302至316中的其中一者。
例如，覆蓋主動區域402的閘極結構408的部分可以定義電晶體308的閘極，並且設置在閘極結構408的左手側上和右手側上的主動區域402的多個部分可以分別地定義電晶體308的源極和汲極。覆蓋主動區域402的閘極結構410的部分可以定義電晶體304的閘極，並且設置在閘極結構410的左手側上和右手側上的主動區域402的 多個部分可以分別地定義電晶體304的汲極和源極。覆蓋主動區域402的閘極結構412的部分可以定義電晶體302的閘極，並且設置在閘極結構412的左手側上和右手側上的主動區域402的多個部分可以分別地定義電晶體302的汲極和源極。覆蓋主動區域402的閘極結構414的部分可以定義電晶體306的閘極，並且設置在閘極結構414的左手側上和右手側上的主動區域402的多個部分可以分別地定義電晶體306的源極和汲極。覆蓋主動區域404的閘極結構408的部分可以定義電晶體312的閘極，並且設置在閘極結構408的左手側上和右手側上的主動區域404的多個部分可以分別地定義電晶體312的源極和汲極。覆蓋主動區域404的閘極結構410的部分可以定義電晶體310的閘極，並且設置在閘極結構410的左手側上和右手側上的主動區域404的多個部分可以分別地定義電晶體310的源極和汲極。覆蓋主動區域404的閘極結構412的部分可以定義電晶體314的閘極，並且設置在閘極結構412的左手側上和右手側上的主動區域404的多個部分可以分別地定義電晶體314的汲極和源極。覆蓋主動區域404的閘極結構414的部分可以定義電晶體316的閘極，並且設置在閘極結構414的左手側上和右手側上的主動區域404的多個部分可以分別地定義電晶體316的汲極和源極。
佈局設計400包括圖案420、422、424、426、428、430、432、434、和436。多個圖案420、422、424、426、428、430、432、434、和436可能沿著Y 方向延伸，這些圖案配置為形成源極/汲極互連結構(例如，MDs)，下文稱為「MD 420」、「MD 422」、「MD 424」、「MD 426」、「MD 428」、「MD 430」、「MD 432」、「MD 434」、和「MD 436」。多個MD 420至436中的各者可能通過一導孔互連結構而將一相應的電晶體的源極或汲極電性耦合到一互連結構。
佈局設計400包括圖案440、442、444、446、448、450、452、454、和456。圖案440、442、444、446、448、450、452、454、和456可能配置為形成導孔互連結構(例如VDs)，下文稱為「VD 440」、「VD 442」、「VD 444」、「VD 446」、「VD 448」、「VD 450、「VD 452、「VD 454」、和「VD 456」。除了VD 452之外，多個VD 440至456中的各者可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)而延伸一各自的高度，以將一相應的MD電性耦合到一互連結構。
佈局設計400包括圖案458、460、462、和464。圖案458、460、462、和464可能配置為形成導孔互連結構(例如，VGs)，下文稱為「VG 458」、「VG 460」、「VG 462」、和「VG 464」。除了VG 460之外，多個VG 458至464中的各者可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)延伸一各自的高度，以將一相應的閘極結構耦合到一互連結構。在一些實施方式中，圖案452和460可能彼此部分地互相重疊，以形成 VD和VG的組合，下文稱為「VD+VG 491」。此外，佈局設計400包括圖案461，圖案461與圖案452和460的多個各別的部分重疊，以經由利用介電材料填充VD+VG 491的凹陷的上部分來形成介電的凹陷結構(下文稱為「凹部461」)。
佈局設計400包括圖案470、472、474、476、和478。圖案470、472、474、476、和478可能沿著X方向延伸，配置為在基板上方形成互連結構(例如，M0信號軌道或電源軌)，下文分別地稱為「電源軌470」、「M0軌道472」、「M0軌道474」、「M0軌道476」、和「電源軌478」。在一些實施方式中，電源軌470沿著佈局設計(單元)的第三邊界設置或設置在佈局設計(單元)的第三邊界的上方，電源軌470可能配置為承載第一供應電壓(例如，VDD)；並且電源軌478沿著佈局設計(單元)的第四邊界設置或設置在佈局設計(單元)的第四邊界的上方，電源軌478可能配置為承載第二供應電壓(例如，VSS)。為了連接如在第3圖中所示的電晶體302至316，一些M0軌道可能經由一或多個M0切口圖案而「切割」為複數個部分。例如，M0軌道474可能經由切口圖案465(下文稱為「切口M0 465」)而切割為M0軌道部分474-1和474-2；並且M0軌道476可能分別地經由切口圖案467(下文稱為「切口M0 467」和切口圖案463(下文稱為「切口M0 463」)而切割為M0軌道部分476-1、476-2、和476-3。在一些實施方式中，切口M0 463、切口M0 465、 和切口M0 467可能利用介電材料填充或再填充，以使多個相應的M0軌道部分彼此互相電性隔離。
佈局設計400(第4圖)和電路300(第3圖)之間的對應關係可以經由以下討論進一步說明。例如，在閘極結構412的右手側(電晶體302的源極)上的主動區域402的部分、和在閘極結構414的左手側(電晶體306的源極)上的主動區域402的部分，兩者都經由MD 426和VD 446而電性耦合到電源軌470(VDD)。在閘極結構410的右手側(電晶體310的汲極)上的主動區域404的部分、和在閘極結構412的左手側(電晶體314的汲極)上的主動區域404的部分，兩者都經由MD 432和VD 454而電性耦合到M0信號軌道474，M0信號軌道474可以連接到配置為提供輸出ZN的一互連結構，此互連結構設置在下一個較高的互連層(例如，M1層)處。在閘極結構408的左手側上的主動區域404的部分(電晶體312的源極)經由MD 436和VD 456而電性耦合到VSS(電源軌478)。
參看第5圖，根據一些實施方式，描繪了根據佈局設計400製造的上述的半導體裝置500的一部分的截面視圖。理解的是，在第5圖中所示的半導體裝置500不是功能作為電路300(第3圖)的一完整的半導體裝置。例如，在第5圖中的截面視圖描繪了根據佈局設計的部分400’製成的半導體裝置500的一部分。如在第5圖中所示，閘極結構410、412、和414設置在主動區域404上方，以 分別地形成電晶體310的閘極、電晶體314的閘極、和電晶體316的閘極，並且具有在形成在主動區域404中的電晶體310的源極(下文稱為「源極/汲極區域502」)、電晶體310的汲極和電晶體314的汲極(下文稱為「源極/汲極區域504」、以及電晶體314的源極和和電晶體316的汲極(下文稱為「源極/汲極區域506」)。相應於第4圖的佈局設計400’，連接到源極/汲極區域502的MD 434設置在閘極結構410的左手側上。MD 434可能與切口M0 467垂直地對準。閘極結構410通過VG 462而連接到M0軌道部分476-2。連接到源極/汲極區域504的MD 432設置在閘極結構410的右手側上但不連接到M0軌道部分476-2。閘極結構412通過VG 460和VD 452的組合(VD+VG 491)而連接到M0軌道部分476-3，而凹部461填充了VD+VG 491的組合的上部分。在一些實施方式中，凹部461的至少一部分與切口M0 463(以介電材料填充)和閘極結構412垂直地對準。這樣，閘極結構412可以電性耦合到M0軌道部分476-3，同時與一或多個其他的M0軌道部分(例如，476-2)電性隔離。進一步地，VD+VG 491經由介電的特徵508而與源極/汲極區域506電性隔離。
經由凹陷化VD+VG 491，可以將閘極結構412的連接點從大約地形成閘極結構412的位置側向地移位到大約地形成源極/汲極區域506的位置。切口M0 463可以據此相對應地從大約地形成MD 432的位置移位到大約 地形成閘極結構412的位置。這樣，M0軌道部分476-2的側向寬度「W」將不被壓縮。在一些實施方式中，寬度W可以保持在介於相鄰的閘極結構之間(例如，介於410和412之間)的一距離「d」的至少1.5倍。
再次參看第4圖，佈局設計400包括圖案481、483、485、487、和489。圖案481、483、485、487、和489可能配置為在各自的M0軌道上方形成導孔互連結構(例如，VIA0)，下文分別地稱為「VIA0 481」、「VIA0 483」、「VIA0 485」、「VIA0 487」、和「VIA0 489」。多個VIA0 481至489中的各者可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)延伸一各自的高度，以將一相應的M0軌道電性耦合到在下一個較高的互連層(例如，M1層)處的一互連結構。
佈局設計400包括圖案480、482、484、486、和488。圖案480、482、484、486、和488可能配置為在下一個較高的互連層M1處形成互連結構(例如，M1軌道)，下文分別地稱為「M1軌道480」、「M1軌道482」、「M1軌道484」、「M1軌道486」、和「M1軌道488」。M1軌道480至488中的各者可能配置為接收輸入A1、A2、B1、和B2中的其中一者(第3圖)，或提供輸出ZN(第3圖)。例如，M1軌道480配置為接收輸入B2。從M1軌道480、通過VIA0 481、進一步通過M0軌道474、並且然後通過VG 458，輸入B2可以耦合到閘極結構414(電晶體306和316的閘極)。在另一個實施例中， M1軌道482配置為接收輸入B1。從M1軌道482，進一步通過M0軌道476，然後通過VD+VG 491，輸入B1可以耦合到閘極結構412(電晶體302和314的閘極)。
參看第6A圖和第6B圖，根據一些實施方式，分別地描繪標準單元的示例佈局設計600A和600B。可能使用佈局設計600A和600B，以製造功能作為第3圖的電路300的半導體裝置的至少一部分(例如，在第7圖中的700)。經由採用本文所揭示的凹陷的互連結構，可以縮小化佈局設計600A和600B(或標準單元)的尺寸(例如，面積)，而免於遭受到上述指出的佈線課題。例如，可能將標準單元的單元寬度減小為與相對較少數量的閘極結構(例如，5個或更少的閘極結構空間)成比例，並且可以將標準單元的單元高度減小為與相對較少數量的信號軌道(例如，3個或更少的M0互連結構空間)成比例。
製造相應於佈局設計600A和600B的半導體裝置可能基於沿著第一層級的多個主動區域而形成電晶體302至308(具有第一導電類型)的各自的主動特徵，並且可能基於沿著第二層級的多個主動區域而形成電晶體310至316(具有第二導電類型)的各自的主動特徵。第一層級和第二層級可能彼此垂直地對準。將不同的導電類型的電晶體置放在兩個垂直地對準的層級處的結構/配置有時候稱為互補式場效電晶體(CFET)配置。在一些實施方式中，這樣的互補式場效電晶體的電源軌可以設置在高於較高的 層級(形成第一或第二導電類型的電晶體中的其中一者的地方)，或者是低於較低的層級(形成第一或第二導電類型的電晶體中的另一者的地方)任一者。當將電源軌放置在低於較低的層級時，互補式場效電晶體通常稱為具有內埋的電源的互補式場效電晶體。經由將電源軌內埋，相應的單元的面積(例如，單元高度)可以進一步減小，例如，減小了大約30~40%。半導體裝置700，如在7圖中所示，提供了具有內埋的電源的互補式場效電晶體的實施例。
第7圖提供了根據一些實施方式的半導體裝置700的透視圖，半導體裝置700基於佈局設計600A和600B而製造。據此，將結合第7圖討論佈局設計600A和600B。理解的是，為了說明的目的簡化了第7圖的半導體裝置700，並且因此，在佈局設計600A和600B中的所包括的一些特徵/區域/結構沒有在第7圖中顯示。
在第6A圖中，佈局設計600A包括圖案604。圖案604可能沿著X方向延伸，配置為在較低的層級處的基板上方形成主動區域，以下稱為「主動區域604」。主動區域604可能特徵為第一導電類型。例如，主動區域604包括n型摻雜的區域。主動區域604可以在各種配置中形成電晶體310至316，諸如，例如鰭式場效電晶體、奈米片電晶體等。
佈局設計600A包括圖案612、614、616、618、620、和622。圖案612、614、616、618、620、和622可能沿著Y方向延伸，配置為在較低的層級處形成閘 極結構，下文分別地稱為「閘極結構612」、「閘極結構614」、「閘極結構616」、「閘極結構618」、「閘極結構620」、和「閘極結構622」。閘極結構612可能沿著佈局設計600A(或單元)的第一邊界設置或設置在佈局設計600A(或單元)的第一邊界上方，並且閘極結構622可能沿著佈局設計600A(或單元)的第二邊界設置或設置在佈局設計600A(或單元)的第二邊界上方。閘極結構612和622可能不提供電性或導電路徑，並且可能預防或至少減小/最小化跨越多個組件(其在介於閘極結構612和622所位在的地方之間)的電流洩漏。閘極結構612和622可以包括虛擬多晶矽線，其有時候稱為多晶矽跨擴散層邊界(PODEs)。由一或多種的導電性材料(例如，多晶矽、金屬)形成的其餘的閘極結構614至620中的各者，可以覆蓋主動區域604中的多個各別的部分，以定義電晶體310至316中的其中一者。
例如，覆蓋主動區域604的閘極結構614的部分可以定義電晶體316的閘極，並且設置在閘極結構614的左手側上和右手側上的主動區域604的多個部分可以分別地定義電晶體316的源極和汲極。覆蓋主動區域604的閘極結構616的部分可以定義電晶體314的閘極，並且設置在閘極結構616的左手側上和右手側上的主動區域604的多個部分可以分別地定義電晶體314的源極和汲極。覆蓋主動區域604的閘極結構618的部分可以定義電晶體310的閘極，並且設置在閘極結構618的左手側上和右手側上 的主動區域604的多個部分可以分別地定義電晶體310的汲極和源極。覆蓋主動區域604的閘極結構620的部分可以定義電晶體312的閘極，並且設置在閘極結構620的左手側上和右手側上的主動區域604的多個部分可以分別地定義電晶體312的源極和汲極。
佈局設計600A包括圖案601和603。圖案601和603可能沿著X方向延伸，配置為在基板上方形成電源軌，以下分別地稱為「電源軌601」和「電源軌603」。在一些實施方式中，沿著佈局設計(單元)的第三邊界設置的電源軌601可能配置為承載第一電源供應電壓(例如，VDD)；並且沿著佈局設計(單元)的第四邊界設置的電源軌603可能配置為承載第二電源供應電壓(例如，VSS)。在一些實施方式中，電源軌601和603可能設置在低於主動區域604。
佈局設計600A包括圖案624、626、628、630、和632。圖案624、626、628、630、和632可能沿著Y方向延伸，配置為在較低的層級處形成源極/汲極互連結構(例如，MDs)，下文稱為「MD 624」、「MD 626」、「MD 628」、「MD 630」、和「MD 632」。MD 624、MD 628、和MD 632中的各者可能通過導孔互連結構而將一相應的電晶體的源極或汲極電性耦合到一導孔互連結構。
佈局設計600A包括圖案634、636、638、和640。圖案634、636、638、和640可能配置為形成導 孔互連結構(例如，VDs)，下文稱為「VD 634」、「VD 636」、「VD 638」、和「VD 640」。多個VD 634至640中的各者可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)延伸一各自的高度，以將一相應的MD電性耦合到一互連結構或一電源軌。例如，在第7圖的透視圖中，VD 634可以垂直地延伸(例如，沿著Z方向)以將MD 624電性耦合到電源軌603(在第7圖中未示出)；VD 638可以垂直地延伸(例如，沿著Z方向)以將電源軌601(在第7圖中未示出)電性耦合到在較高的層級處的互連結構(例如，MD 662)；並且VD 636可以垂直地延伸(例如，沿著Z方向)以將MD 632電性耦合到電源軌603(在第7圖中未示出)。
在第6B圖中，佈局設計600B包括圖案644。圖案644可能沿著X方向延伸，配置為在基板上方在較高的層級處形成主動區域，下文稱為「主動區域644」。主動區域644可能特徵為具有第二導電類型。例如，主動區域644包括p型摻雜的區域。主動區域644可以在各種配置中形成電晶體302至308，例如，鰭式場效電晶體、奈米片電晶體等。
佈局設計600B包括圖案646、648、650、652、654、和656。圖案646、648、650、652、654、和656可能沿著Y方向延伸，配置為在較高的層級處形成閘極結構，下文分別地稱為「閘極結構646」、「閘極結構648」、「閘極結構650」、「閘極結構652」、「閘極 結構654」、和「閘極結構656」。在一些實施方式中，閘極結構646、648、650、652、654、和656可能分別地與閘極結構612、614、616、618、620、和622垂直地對準，如在第7圖中所繪示。在一些實施方式中，閘極結構646、648、650、652、654、和656可能分別地與閘極結構612、614、616、618、620、和622整體地合併。因此，閘極結構646和656可以形成為多晶矽跨擴散層邊界(PODEs)。由一或多種的導電性材料(例如，多晶矽、金屬)形成的其餘的閘極結構648至654中的各者，可以覆蓋主動區域644中的多個各別的部分，以定義電晶體302至308中的其中一者。
例如，覆蓋主動區域644的閘極結構648的部分可以定義電晶體306的閘極，並且設置在閘極結構648的左手側上和右手側上的主動區域644的多個部分可以分別地定義電晶體306的汲極和源極。覆蓋主動區域644的閘極結構650的部分可以定義電晶體302的閘極，並且設置在閘極結構650的左手側上和右手側上的主動區域644的多個部分可以分別地定義電晶體314的源極和汲極。覆蓋主動區域644的閘極結構652的部分可以定義電晶體304的閘極，並且設置在閘極結構652的左手側上和右手側上的主動區域644的多個部分可以分別地定義電晶體304的源極和汲極。覆蓋主動區域644的閘極結構654的部分可以定義電晶體308的閘極，並且設置在閘極結構654的左手側上和右手側上的主動區域644的多個部分可以分別地 定義電晶體308的汲極和源極。
佈局設計600B包括圖案660、662、664、666、和668。圖案660、662、664、666、和668可能沿著Y方向延伸，配置為在較高的層級處形成源極/汲極互連結構(例如，MDs)，下文稱為「MD 660」、「MD 662」、「MD 664」、和「MD 666」。MD 660、MD 662、MD 664、MD 666、和MD 668中的各者可能通過導孔互連結構而將一相應的電晶體的源極或汲極電性耦合到一互連結構。
佈局設計600B包括圖案670、672、674、676、和678。圖案670、672、674、676、和678可能配置為形成導孔互連結構(例如，VDs)，下文稱為「VD 670」、「VD 672」、「VD 674」、「VD 676」和「VD 678」。除了VD 672之外，多個VD 670至678中的各者，可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)而延伸一各自的高度，以將相應的MD電性耦合到一互連結構。
佈局設計600B包括圖案680、682、684、和686。圖案680、682、684、和686可能配置為形成導孔互連結構(例如，VGs)，下文稱為「VG 680」、「VG 682」、「VG 684」、和「VG 686」。除了VG 682之外，多個VG 680至686中的各者可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)延伸一各自的高度，以將相應的閘極結構耦合到一互連結構。在一些實施 方式中，圖案672和682可能彼此部分地重疊，以形成VD和VG的組合，下文稱為「VD+VG 691」。進一步地，佈局設計600B包括圖案661，圖案661重疊圖案672和682的多個各別的部分，以形成介電的凹陷結構(下文稱為「凹部661」)，經由以介電材料來填充VD+VG 691的凹陷的上部分。
佈局設計600B包括圖案688、689、和690。圖案688、689、和690可能沿著X方向延伸，配置為在主動區域644上方形成互連結構(例如，M0信號軌道)，下文分別地稱為「M0軌道688」、「M0軌道689」、和「M0軌道690」。為了連接如在第3圖中所示的電晶體302至316，一些M0軌道可能經由一或多個M0切口圖案而「切割」為複數個部分。例如，M0軌道688可能經由切口圖案693(下文稱為「切口M0 693」)而切割為M0軌道部分688-1和688-2；M0軌道690可能分別地經由相同的切口圖案693和一切口圖案694(下文稱為「切口M0 694」)而切割為M0軌道部分690-1、690-2、和690-3。在一些實施方式中，切口M0 693和切口M0 694可能利用介電材料填充或再填充，以使多個相應的M0軌道部分彼此互相電性隔離。
佈局設計600A和600B(第6A圖和第6B圖)與電路300(第3圖)之間的對應關係可以經由第7圖的半導體裝置700的討論來進一步說明，如以下所述。例如，閘極結構650(電晶體302的閘極)通過VD+VG 691而電 性耦合到M0軌道部分690-1。閘極結構652(電晶體304的閘極)通過VG 684而電性耦合到M0軌道部分690-2。作為又一代表性實施例，閘極結構654(電晶體308的閘極)通過VG 686而電性耦合到M0軌道部分690-3。閘極結構648(電晶體306的閘極)通過VG 680而電性耦合到M0軌道部分688-1。在閘極結構652的右手側上的主動區域644的部分(電晶體304的汲極)、和在閘極結構654的左手側上的主動區域644的部分(電晶體308的汲極)，二者都通過MD 666和VD 676而電性耦合到M0軌道部分688-2。在閘極結構616的右手側上的主動區域604的部分(電晶體314的汲極)、和在閘極結構618的左手側上的主動區域604的部分(電晶體310的汲極)，二者都通過MD 628和VD 640而電性耦合到M0軌道部分688-2。
在一些實施方式中，經由凹陷化VD+VG 691，閘極結構650的連接點可以從大約地形成閘極結構650的位置側向地移位到大約地形成電晶體302的源極的位置(在閘極結構650的左手側上)。切口M0 693可以據此相對應地從大約地形成MD 662的位置移位到大約地形成閘極結構650的位置。這樣，M0軌道部分690-2的側向寬度將不被壓縮，並且可以表徵為具有足夠大的座落寬度(例如，等於或大於介於相鄰的閘極結構之間的距離的1.5倍)。
參看第6B圖，佈局設計600B包括圖案671、 673、675、677、和679。圖案671、673、675、677、和679可能配置為在各自的M0軌道上方形成導孔互連結構(例如，VIA0)，下文分別地稱為「VIA0 671」、「VIA0 673」、「VIA0 675」、「VIA0 677」、和「VIA0 679」。VIA0 671、VIA0 673、VIA0 675、VIA0 677和VIA0 679中的各者可能沿著一垂直方向(例如，垂直於X方向和Y方向的一方向)延伸一各自的高度，以將相應的M0軌道電性耦合到在下一個較高的互連層(例如，M1層)處的一互連結構。
佈局設計600B包括圖案681、683、685、687、和689'。圖案681、683、685、687、和689'可能配置為在下一個較高的互連層M1處形成互連結構(例如，M1軌道)，下文分別地稱為「M1軌道681」、「M1軌道683」、「M1軌道685」、「M1軌道687」、和「M1軌道689'」。M1軌道681、683、685、687、和689'中的各者可能配置為接收輸入A1、A2、B2、和B2中的其中一者(第3圖)，或提供輸出ZN(第3圖)。例如，M1軌道683配置為接收輸入B2。從M1軌道683、通過VIA0 673、更通過M0軌道688、並且然後通過VG 680，輸入B2可以耦合到閘極結構648(電晶體306的閘極)和閘極結構614(電晶體316的閘極)。在另一個實施例中，M1軌道681配置為接收輸入B1。從M1軌道681並且通過VD+VG 691，輸入B1可以耦合到閘極結構650(電晶體302的閘極)和閘極結構616(電晶體314的閘極)。
第8圖是根據一些實施方式的形成或製造半導體裝置的方法800的流程圖。理解的是，可能在第8圖中描繪的方法800之前、期間、和/或之後執行附加的操作。在一些實施方式中，根據本文所揭示的各種佈局設計，方法800可用以形成半導體裝置。
在方法800的操作810中，產生半導體裝置的佈局設計。操作810經由處理裝置(例如，處理器902(第9圖)執行，處理裝置配置為執行用於產生佈局設計的指令。在一種方式中，通過使用者介面放置一或多個標準單元的佈局設計來產生佈局設計。在一種方式中，佈局設計由執行一綜合工具的一處理器自動地產生，此綜合工具將邏輯設計(例如，Verilog)轉換為相應的佈局設計。在一些實施方式中，佈局設計是以圖形數據庫系統(graphic database system，GDSII)檔案格式呈現。
在方法800的操作820中，基於佈局設計來製造半導體裝置。在一些實施方式中，方法800的操作820包含：基於佈局設計來製造至少一個遮罩，以及基於所述至少一個遮罩來製造半導體裝置。操作820的多個示例製造操作將與關於以下第11圖的方法1100討論。
第9圖是根據一些實施方式的用於設計和製造積體電路佈局設計的系統900的示意圖。系統900產生或放置本文所描述的一或多個積體電路佈局設計。在一些實施方式中，系統900基於本文所描述的一或多個積體電路佈局設計來製造一或多個半導體裝置。系統900包括硬體處 理器902和非暫態電腦可讀取儲存媒體904，非暫態電腦可讀取儲存媒體904以電腦程式碼906(例如，一系列的可執行的指令)編碼(例如，儲存)。電腦可讀取儲存媒體904配置為與用於產生半導體裝置的製造機器介面連接。處理器902經由匯流排908而電性耦合到電腦可讀取儲存媒體904。處理器902也經由匯流排908而電性耦合到輸入/輸出介面(I/O interface)910。網路介面912也經由匯流排908而電性連接到處理器902。網路介面912連接到網路914，使得處理器902和電腦可讀取儲存媒體904能夠經由網路914而連接到外部元件。處理器902配置為行使電腦程式碼906(編碼在電腦可讀取儲存媒體904中)，以便使系統900可用於執行在方法800中所描述的部分或全部的操作。
在一些實施方式中，處理器902是中央處理單元(CPU)、多處理器、分散式處理系統、特定應用積體電路(application specific integrated circuit，ASIC)、和/或合適的處理單元。
在一些實施方式中，電腦可讀取儲存媒體904是電子的、磁性的、光的、電磁的、紅外線的、和/或半導體系統(或設備或裝置)。例如，電腦可讀取儲存媒體904包括半導體或固態記憶體、磁帶、可移動的電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、硬式磁碟、和/或光碟。在一些實施方式中，使用光碟，電腦可讀取儲存媒體904包括光碟唯讀記憶體(CD-ROM)、可讀寫光碟 (CD-R/W)、和/或數位影音光碟(DVD)。
在一些實施方式中，電腦可讀取儲存媒體904儲存電腦程式碼906，電腦程式碼906配置為使系統900執行方法800。在一些實施方式中，電腦可讀取儲存媒體904也儲存執行方法800所需的訊息，以及在執行方法800期間所產生的訊息，諸如佈局設計916、使用者介面918，製造單元920、和/或一系列的可執行的指令，以執行方法800的操作。
在一些實施方式中，電腦可讀取儲存媒體904儲存用於與製造機器介面連接的指令(例如，電腦程式碼906)。指令(例如，電腦程式碼906)使處理器902能夠產生由製造機器可讀的製造指令，以在製造製程期間有效地實現方法800。
系統900包括輸入/輸出介面910。輸入/輸出介面910耦合到外部電路。在一些實施方式中，輸入/輸出介面910包括鍵盤、小鍵盤、滑鼠、軌跡球、軌跡板、和/或游標方向鍵，用於將信息和命令傳送至處理器902。
系統900也包括耦合到處理器902的網路介面912。網路介面912允許系統900與網路914通信，網路914連接到一個或多個其他電腦系統。網路介面912包括無線網路介面，諸如藍芽(BLUETOOTH)、無線保真(WIFI)、全球互通微波存取(WIMAX)、無線射頻(GPRS)、或寬頻分碼多工接取(WCDMA)；或有線網路介面，諸如乙太網路(ETHERNET)、通用串列匯流排 (USB)、或高效能串聯匯流排-13154(IEEE-13154)。在一些實施方式中，方法800在兩個或更多的系統900中實施，並且諸如佈局設計、使用者介面、和製造單元的信息經由網路914在不同的系統900之間交換。
系統900配置為通過輸入/輸出介面910或網路介面912接收與佈局設計相關的信息。信息經由匯流排908傳送到處理器902，以確定用於產生積體電路的佈局設計。之後，將佈局設計儲存在電腦可讀取儲存媒體904中，作為佈局設計916。系統900配置為通過輸入/輸出介面910或網路介面912接收與使用者介面相關的信息。信息儲存在電腦可讀取儲存媒體904中，作為使用者介面918。系統900配置為通過輸入/輸出介面910或網路介面912來接收與製造單元相關的信息。信息儲存在電腦可讀取儲存媒體904中，作為製造單元920。在一些實施方式中，製造單元920包括被系統900所利用的製造信息。
在一些實施方式中，方法800實施為由處理器執行的獨立軟體應用程式。在一些實施方式中，方法800實施為軟體應用程式，其是附加的軟體應用程式中的一部分。在一些實施方式中，方法800實施為軟體應用程式的外掛程式。在一些實施方式中，方法800實施作為電子設計自動化(EDA)工具的一部分的軟體應用程式。在一些實施方式中，方法800實施作為由電子設計自動化工具使用的軟體應用程式。在一些實施方式中，使用電子設計自動化工具以產生積體電路裝置的佈局設計。在一些實施方式中， 佈局設計儲存在非暫態電腦可讀取媒體上。在一些實施方式中，使用工具例如VIRTUOSO®(可得自凱登斯設計系統有限公司(CADENCE DESIGN SYSTEMS,Inc.))、或其他合適的佈局產生工具來產生佈局設計。在一些實施方式中，基於根據示意的設計所創建的網表(netlist)產生佈局設計。在一些實施方式中，方法800由製造裝置實施，以使用根據經由系統900產生的一或多個佈局設計而製造的一系列的光罩，來製造積體電路。在一些實施方式中，系統900包括製造裝置(例如，製造單元920)，以使用基於本揭示內容的一或多個佈局設計所製造的一系列的光罩，來製造積體電路。在一些實施方式中，第9圖的系統900產生與其他方式相比較小的積體電路的佈局設計。在一些實施方式中，第9圖的系統900產生與其他方式相比佔據較少面積的半導體裝置的佈局設計。
第10圖是根據本揭式內容的至少一個實施方式，積體電路(IC)/半導體裝置製造系統1000和相關聯的積體電路製造流程的方塊圖。
在第10圖中，製造系統1000包括在設計、開發、和製造的週期、和/或與製造積體電路裝置1060相關的服務中彼此相互作用的實體，諸如設計公司1020、光罩公司1030、和積體電路製造廠/加工廠(「晶圓廠」)1040。在系統1000中的實體經由通信網路連接。在一些實施方式中，通信網路是單獨的網路。在一些實施方式中，通信網路是各種不同的網路，例如內聯網和網際網路。通信網路 包括有線和/或無線通信頻道。每個實體與一或多個其他實體交互作用，並且向/從一或多個其他實體提供服務和/或接收服務。在一些實施方式中，設計公司1020、光罩公司1030、和積體電路晶圓廠1040中的兩者或多者由一個較大的公司所擁有。在一些實施方式中，設計公司1020、光罩公司1030、和積體電路晶圓廠1040中的兩者或多者共存於一個共用設施並且使用共用的資源。
設計公司(或設計團隊)1020產生積體電路設計佈局1022。積體電路設計佈局1022包括為積體電路裝置1060設計的各種幾何圖案。幾何圖案對應於構成要製造的積體電路裝置1060中的不同的組件的金屬層、氧化物層、或半導體層的圖案。各式的層結合以形成各種積體電路特徵。例如，積體電路設計佈局1022的一部分包括各種積體電路特徵(例如，主動區域、閘極電極、源極電極和汲極電極、層間互連的金屬線或導孔接觸件、和用於接合墊的開口)，將形成在半導體基板(例如矽晶圓)中和在設置於半導體基板上的各種材料層中。設計公司1020實施適當的設計程序，以形成積體電路設計佈局1022。設計程序包括邏輯設計、物理設計、或放置和佈線中的一或多種。積體電路設計佈局1022呈現在具有多個幾何圖案的信息的一或多個數據檔案中。例如，積體電路設計佈局1022可以用GDSII檔案格式或DFII檔案格式表示。
光罩公司1030包括光罩數據準備1032和光罩製造1034。光罩公司1030使用積體電路設計佈局1022， 以根據積體電路設計佈局1022製造用於產生積體裝置1060的各個層所使用的一或多個光罩。光罩公司1030執行光罩數據準備1032，其中積體電路設計佈局1022轉譯成代表性數據檔案(representative data file，「RDF」)。光罩數據準備1032提供代表性數據檔案(RDF)至光罩製造1034。光罩製造1034包括光罩寫入器。光罩寫入器將代表性數據檔案轉換為在基板(例如，光罩(倍縮光罩)或半導體晶圓)上的影像。經由光罩數據準備1032來操控設計佈局，以遵循光罩寫入器的特定的特徵和/或積體電路晶圓廠1040的要求。在第10圖中，光罩數據準備1032和光罩製造1034繪示為分開的元件。在一些實施方式中，光罩數據準備1032和光罩製造1034可以共同地合稱為光罩數據準備。
在一些實施方式中，光罩數據準備1032包括光學鄰近校正(optical proximity correction，OPC)，其係使用微影增強技術以補償影像誤差，例如可能由於繞射、干射、其他製程影響、或類似因素引起的影像誤差。光學鄰近校正調整積體電路設計佈局1022。在一些實施方式中，光罩數據準備1032更包括解析度增強技術(resolution enhancement techniques，RET)，例如偏軸照射(off-axis illumination)、次解析度輔助特徵(sub-resolution assist features)、相位移光罩(phase-shifting masks)、其他合適的技術、和類似者、或其組合。在一些實施方式中，也使用反向式微影技術 (inverse lithography technology，ILT)，其係將光學鄰近校正視為反向影像問題進行處理。
在一些實施方式中，光罩數據準備1032包括光罩規則檢查器(mask rule checker，MRC)，其利用一組光罩創建規則來檢查積體電路設計佈局(已經歷光學鄰近校正的製程)，光罩創建規則具有某些幾何和/或連接性限制，以確保足夠的餘量，以考慮到在半導體製造製程中的變異或類似者。在一些實施方式中，光罩規則檢查器修改積體電路設計佈局，以補償在光罩製造1034期間的限制，其可能取消由光學鄰近校正所執行的修改的部分，以便滿足光罩創建規則。
在一些實施方式中，光罩數據準備1032包括微影製程檢查(lithography process checking，LPC)，其係模擬將由積體電路晶圓廠1040實施以製造積體電路裝置1060的製程。微影製程檢查係基於積體電路設計佈局1022而模擬製程，以創建模擬的製造的裝置，例如積體電路裝置1060。在微影製程檢查模擬中的製程參數可以包括與積體電路製造週期的各種製程相關聯的多個參數，與用於製造積體電路的工具相關聯的多個參數、和/或製造製程的其他多個方面。微影製程檢查考慮各種因素例如空中的影像對比度、焦點的深度(depth of focus，「DOF」)、光罩誤差促進因子(mask error enhancement factor，「MEEF」)、其他合適的因子、類似者、或其組合。在一些實施方式中，在經由微影製程檢查而創建了模擬的製造 的裝置之後，如果模擬的裝置在形狀上仍不夠接近以滿足設計規則，則可以重複光學鄰近校正和/或光罩規則檢查器，以進一步改善積體電路設計佈局1022。
應當理解的是，為了清楚起見，已經簡化了上述光罩數據準備1032的描述。在一些實施方式中，光罩數據準備1032包括附加的特徵，例如邏輯操作(logic operation，LOP)，以根據製造規則修改積體電路設計佈局。另外，在光罩數據準備1032期間，施加在積體電路設計佈局1022的製程可能用各種不同的順序執行。
在光罩數據準備1032之後並且在光罩製造1034期間，基於修改的積體電路設計佈局製造一光罩或一組光罩。在一些實施方式中，使用電子束(e-beam)或多重電子束的機制，以基於修改後的積體電路設計佈局在光罩(光學遮罩或倍縮光罩)上形成圖案。光罩可以用各種技術形成。在一些實施方式中，使用二元制技術形成光罩。在一些實施方式中，光罩圖案包括不透明區域和透明區域。使用輻射束(例如紫外光光束)曝光影像敏感的材料層(例如，光阻)，影像敏感的材料層已塗覆在晶圓上，輻射束被不透明區域阻擋並且穿透通過透明區域。在一個實施例中，二元的光罩包括透明的基板(例如，熔融石英)和塗覆在光罩的不透明區域中的不透明材料(例如，鉻)。在另一個實施例中，使用相位移技術(phase shift technology)形成光罩。在相位移光罩(PSM)中，在光罩上形成的圖案中的各種特徵配置為具有適當的相位差，以增加解析度和成像品 質。在各種實施例中，相位移光罩可以是衰減的相位移光罩(attenuated PSM)或交替的相位移光罩(alternating PSM)。經由光罩製造1034產生的光罩用於各種製程中。例如，像是光罩用在離子佈植製程中，以在半導體晶圓中形成各種摻雜區域，光罩用在蝕刻製程中，以在半導體晶圓中形成各種蝕刻區域，和/或光罩用在其他合適的製程中。
積體電路晶圓廠1040是積體電路製造實體，包括用於製造各種不同的積體電路產品的一或多個製造設施。在一些實施方式中，積體電路晶圓廠1040是半導體代工廠。例如，可能有用於複數個積體電路產品的前段製造(前段製程(FEOL)製造)的製造設施，而第二製造設施可能提供後段製造，用於積體電路產品的互連和封裝(後段製程(BEOL)製造)，並且第三製造設施其可能提供晶圓代工廠實體的其他服務。
積體電路晶圓廠1040使用由光罩公司1030製造的光罩(或多個光罩)，以製造積體電路裝置1060。因此，積體電路晶圓廠1040至少間接地使用積體電路設計佈局1022，以製造積體電路裝置1060。在一些實施方式中，半導體晶圓1042由積體電路晶圓廠1040使用光罩(或多個光罩)來製造，以形成積體電路裝置1060。半導體晶圓1042包括矽基板或其他的具有材料層形成在其上的適當的基板。半導體晶圓更包括一或多個各種摻雜區域、介電特徵、多層互連、和類似者(在隨後的製造步驟中形成)。
系統1000被示為具有設計公司1020、光罩公司1030、或積體電路晶圓廠1040，作為分隔的組分或實體。然而，理解的是，設計公司1020、光罩公司1030、或積體電路晶圓廠1040中的一或多者是相同的組分或是實體的部分。
第11圖為根據本揭示內容的多個方面，繪示用於製造半導體裝置1200的方法1100的流程圖。方法1100可能是第8圖的方法800的操作820的部分，如上所述。這樣，可能基於本文所揭示的設計佈局的至少一部分來製造半導體裝置1200。例如，可能使用第4圖的佈局設計400’，以製造半導體裝置1200。因此，第5圖的半導體裝置500可能與半導體裝置1200共享基本上類似的特徵/結構。
第12A圖、第12B圖、第12C圖、第12D圖、第12E圖、第12F圖、第12G圖、第12H圖、第12I圖、第12J圖、第12K圖、第12L圖、和第12M圖示出了根據第11圖的方法1100的實施方式在不同的製造的階段時的半導體裝置1200的多個示意性截面視圖。因此，結合在第12A圖至第12M圖中所示的半導體裝置1200的多個截面視圖中的相應的截面視圖來討論方法1100中的多個操作中的每個操作。
半導體裝置1200可能包括在微處理器、記憶體單元、和/或其他的積體電路(IC)中。要注意的是，第11圖的方法沒有產生完整的半導體裝置1200。完整的半導體裝 置1200可能使用互補式金屬氧化物半導體(CMOS)的技術製程來製造。據此，理解的是，可能在第11圖的方法1100之前、期間、和之後提供附加的操作，並且一些其他的操作可能僅在此簡短地描述。此外，簡化了第12A圖至第12M圖，以更佳地理解本揭示內容。例如，雖然圖式繪示了半導體裝置1200，但理解的是，半導體裝置1200可能包含許多其他裝置，包含電晶體、電阻器、電容器、電感器、保險絲等。
參看第11圖和第12A圖，方法1100起始於操作1102，根據一些實施方式，在操作1102中，在基板1202上方形成至少第一電晶體1204-1和第二電晶體1204-2。基板1202可以包括晶體矽基板(例如，晶圓)。在一些其他的實施方式中，基板1202可能由一些其他的合適的元素半導體製成，諸如鑽石或鍺；合適的化合物半導體，諸如砷化鎵、矽碳化物、砷化銦、或磷化銦；或合適的合金半導體，諸如碳化矽鍺、磷化砷化鎵、或磷化銦鎵。進一步地，基板1202可能包括磊晶層(外延層)、可能被應變處理以提高性能、和/或可能包括絕緣體上矽(SOI)結構。
電晶體1204-1和1204-2可以各自包括形成在基板1202上方和/或之中的一或多個各別的特徵/結構。例如，電晶體1204-1包括閘極結構1206-1、覆蓋閘極結構1206-1的閘極犧牲層1208-1、閘極間隔物1210-1其具有分別沿著閘極結構1206-1和閘極犧牲層1208-1 的側壁設置的兩個部分、第一源極/汲極結構(或區域)1212-1、以及第二源極/汲極結構(或區域)1214-1；並且電晶體1204-2包括閘極結構1206-2、覆蓋閘極結構1206-2的閘極犧牲層1208-2、閘極間隔物1210-2其具有分別沿著閘極結構1206-2和閘極犧牲層1208-2的側壁設置的兩個部分、第一源極/汲極結構(或區域)1212-2、以及第二源極/汲極結構(或區域)1214-2。在一些實施方式中，電晶體1204-1的源極/汲極結構1214-1和電晶體1204-2的源極/汲極結構1212-2可能形成在相同的區域中(例如，彼此合併)。在第12A圖(以及隨後的圖示)所繪示的實施方式中，電晶體1204-1和1204-2各自形成為平面型金屬氧化物半導體場效電晶體。也就是說，電晶體1204-1和1204-2的各自的主動區域(例如，源極/汲極結構，導電通道)形成為從基板1202的頂部邊界凹陷。然而，理解的是，電晶體1204-1和1204-2中的各者可以形成為各種其他電晶體配置(例如，互補式場效電晶體、鰭式場效電晶體、奈米片電晶體)中的任何一種，而仍然在本揭示內容的範圍之內。
閘極犧牲層1208-1和1208-2各者由矽氮化物、多晶矽、矽氧化物、類似者、或其組合而形成，例如，使用低壓化學氣相沉積(LPCVD)或電漿促進化學氣相沉積(PECVD)。閘極犧牲層1208-1和1208-2各者在隨後的微影製程期間用作硬遮罩(有時候稱為硬遮罩層)。閘極犧牲層1208-1和1208-2可能稍後由各自的互連結構(例 如，VG、VD+VG的一部分)取代，這將在以下討論。閘極間隔物1210-1和1210-2可能包括矽氧化物(SiO)、矽氮化物(SiN)、矽氧氮化物(SiON)、或其他合適的材料。閘極間隔物1210-1和1210-2可能各者包括單層或多層結構。在一些實施方式中，形成閘極間隔物1210-1可能經由化學相沉積、物理氣相沉積、原子層沉積、或其他合適的技術而沉積閘極間隔物1210-1的一毯覆層，並且在毯覆層上執行各向異性蝕刻製程以形成一對的閘極間隔物1210-1其分別地沿著閘極結構1206-1(和閘極犧牲層1208-1))的多個側壁，如在第12A圖的實施方式中所繪示。閘極間隔物1210-2可能經由類似的製程而形成，如以上所討論的內容。
在一些實施方式中，在形成電晶體1204-1和1204-2之後，電晶體1204-1和1204-2的至少一些結構被各自的隔離結構(例如，淺溝槽隔離(STI)結構)覆蓋(或嵌入)。例如，源極/汲極結構1212-1、1214-1/1212-2、和1214-2可以分別地被隔離結構1213-1、1213-2、和1213-3覆蓋。這樣的隔離結構可能包括一介電材料，其選自：矽氧化物、低介電常數(low-k)材料、或其組合中的至少一者。低介電常數材料可能包括氟化矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜的矽氧化物(SiOxCy)、黑鑽石(Black Diamond®)(加州聖克拉拉的應用材料)、乾凝膠(Xerogel)、氣凝膠(Aerogel)、非晶的氟化碳、聚對二 甲苯(Parylene)、BCB(雙苯並環丁烯)、芳香族碳氫化合物(SiLK)(陶氏化學，米德蘭，密西根州)、聚醯亞胺、和/或其他未來開發的低介電常數介電材料。
參看第11圖和第12B圖，方法1100進行到操作1104，根據一些實施方式，其中形成源極/汲極互連結構(MDs)1216-1和1216-2。與形成的源極/汲極結構接觸的MD(源極/汲極互連結構)通常配置為將源極/汲極結構電性耦合到一互連結構(例如，M0軌道或M0軌道部分)。例如，MD 1216-1與源極/汲極結構1212-1接觸，以將源極/汲極結構1212-1電性耦合到一相應的M0軌道部分，這將在以下示出。類似地，MD 1216-2與源極/汲極結構1212-2/1214-1接觸，以將源極/汲極結構1212-2/1214-1電性耦合到一相應的M0軌道部分，這將亦在以下示出。
在一些實施方式中，形成MD 1216-1和MD 1216-2可能經由利用導電性材料將覆蓋相應的源極/汲極結構的隔離結構替換。進一步更言，MD 1216-1和MD 1216-2可能形成在將不形成如本文所揭示的凹陷的互連結構的位置處。在將要形成凹陷的互連結構的位置處，覆蓋相應的源極/汲極特徵的隔離結構可能保持在當前階段。例如，形成MD 1216-1和MD 1216-2可以經由執行至少一些以下的製程：形成遮罩層1215其至少覆蓋隔離結構1213-3(將在此處形成凹陷的互連結構)；以遮罩層1215作為遮罩，移除(例如，蝕刻)隔離結構1213-1和 1213-2，以形成孔洞；以一或多種導電性材料填充孔洞；以及執行研磨製程(例如，化學機械研磨(CMP)製程)以移除過量的導電性材料和遮罩層1215。導電性材料可以包括選自由：鈷(Co)、釕(Ru)、鉭(Ta)、鈦(Ti)、鎢(W)、鉬(Mo)、鋅(Zn)、鋁(Al)、和錳(Mn)所組成的群組中的至少一種材料。填充孔洞可以包括一或多種沉積技術，諸如，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿促進化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、和其他已知的沉積技術。
參看第11圖和第12C圖，方法1100進行到操作1106，根據一些實施方式，在操作1106中，將所保留的隔離結構1213-3的上部分凹陷化。在一些實施方式中，隔離結構1213-3的上部分可能被部分地移除，以具有與閘極結構1206-2的高度大約相同的高度。在一些其他的實施方式中，在移除隔離結構1213-3的上部分時，隔離結構1213-3的高度可以低於或高於閘極結構1206-2的高度。例如，可能經由執行至少一些以下的製程來移除隔離結構1213-3的上部分：形成遮罩層1217其至少覆蓋MD 1216-1和MD 1216-2、與閘極結構1206-1和1206-2；以及利用遮罩層1217作為遮罩，部分地移除(例如，蝕刻)隔離結構1213-3。
參看第11圖和第12D圖，方法1100進行到操作1108，根據一些實施方式，在操作1108中，將MD 1216-1和MD 1216-2凹陷化。在一些實施方式中，MD 1216-1和MD 1216-2的各自的上部分可能被同時地移除。例如，可能經由執行以下至少一些製程來移除MD 1216-1和MD 1216-2的上部分：形成遮罩層1219其至少覆蓋凹陷的隔離結構1213-3、和閘極結構1206-2；以及利用遮罩層1219作為遮罩，部分地移除(例如，蝕刻)MD 1216-1和MD 1216-2。
參看第11圖和第12E圖，方法1100進行到操作1110，根據一些實施方式，在操作1110中，形成源極/汲極犧牲層1220-1、1220-2、和1220-3。形成源極/汲極犧牲層1220-1、1220-2、和1220-3中的各者，以覆蓋相應的MD或隔離結構。例如，形成源極/汲極犧牲層1220-1，以覆蓋MD 1216-1；形成源極/汲極犧牲層1220-2，以覆蓋MD 1216-2；以及形成源極/汲極犧牲層1220-3，以覆蓋隔離結構1213-3。源極/汲極犧牲層1220-1、1220-2、和1220-3各者由矽氮化物、多晶矽、矽氧化物、類似者、或其組合而形成，例如，使用低壓化學氣相沉積(LPCVD)、或電漿促進化學氣相沉積(PECVD)。在隨後的微影製程中，使用源極/汲極犧牲層1220-1、1220-2、和1220-3各者作為硬遮罩(有時候稱為硬遮罩層)。源極/汲極犧牲層1220-1、1220-2、和1220-3可能稍後由各自的互連結構(例如，VD、VD+VG的一部分)取代，這將在以下討論。在一些實施方式中，源極/汲極犧牲層1220-1、1220-2、和1220-3可能具有與閘極犧牲層1208-1和1208-2的蝕刻速率不同的蝕刻 速率。
參看第11圖和第12F圖，方法1100進行至操作1112，根據一些實施方式，在操作1112中，移除多個源極/汲極犧牲層中的一者(源極/汲極犧牲層1220-3)。在一些實施方式中，方法1100包括移除在將形成凹陷的互連結構的位置中所形成的源極/汲極犧牲層。例如，源極/汲極犧牲層1220-3(第12E圖)的位置佔據了將形成凹陷的互連結構的區域的一部分，並且因此，移除了源極/汲極犧牲層1220-3。在一些實施方式中，移除源極/汲極犧牲層1220-3可能經由執行至少一些以下的製程：形成遮罩層1221其至少覆蓋源極/汲極犧牲層1220-1和1220-2對極犧牲層1208-1；以及利用遮罩層1221作為遮罩，移除(蝕刻)源極/汲極犧牲層1220-3。如上所述，閘極犧牲層1208-2和源極/汲極犧牲層1220-3在對於某一蝕刻劑的蝕刻速率是不同的。在一實施方式中，可能以比閘極犧牲層1208-2更高的蝕刻速率來表徵源極/汲極犧牲層1220-3。這樣，當使用基本上不覆蓋閘極犧牲層1208-2的遮罩層1221來蝕刻源極/汲極犧牲層1220-3時，閘極犧牲層1208-2可能保持基本上完整。
參看第11圖和第12G圖，方法1100進行到操作1114，根據一些實施方式，在操作1114中，移除了用於電晶體1204-2的閘極犧牲層1208-2，以形成溝槽1224。在一些實施方式中，形成溝槽1224可能經由執行至少一些以下的製程：形成遮罩層1225其至少覆蓋源極/ 汲極犧牲層1220-1和1220-2與閘極犧牲層1208-1；以及利用遮罩層1225作為遮罩，移除(例如，蝕刻)閘極犧牲層1208-2和一對的閘極間隔物1210-2中的其中一個閘極間隔物的上部分。遮罩層1225可以與遮罩層1221相同。在這樣的情況下，可能使用相同的遮罩層同時或分別地移除閘極犧牲層1208-2(第12F圖)和源極/汲極犧牲層1220-3(第12E圖)。在一些實施方式中，遮罩層1221(和遮罩層1225)可以包括圖案，此圖案至少覆蓋源極/汲極犧牲層1220-1和1220-2與閘極犧牲層1208-1但是暴露閘極犧牲層1208-2和源極/汲極犧牲層1220-3(第12E圖)。在基於佈局設計400’所製造的半導體裝置1200(或在第12圖至第12M圖中所示的半導體裝置1200的部分)的實施例中，遮罩層1221可能相應於在第4圖中所示的圖案452和460的組合。
如以上關於第12C圖所提及的內容，在一些實施方式中，剩餘的隔離結構1213-3可能具有與閘極結構1206-2相同的高度。在這樣的情況下，在移除覆蓋閘極結構1206-2的閘極犧牲層1208-2(並且移除閘極間隔物1210-2的上部分)時，閘極結構1206-2的頂部邊界和剩除的隔離結構1213-3的頂部邊界可以彼此基本上對準，這定義了用於溝槽1224的基本上平坦的底部邊界。
參看第11圖和第12H圖，方法1100進行到操作1116，根據一些實施方式，在操作1116中，以導電性材料填充溝槽1224，以形成互連結構1226。這樣，互連 結構1226可以承襲溝槽1224的幾何形狀，例如，具有基本上平的底部邊界。在一些實施方式中，互連結構1226包括第一部分1226-1和第二部分1226-2，第一部分1226-1可以與原先要形成以連接閘極結構1206-2的VG的位置重疊，第二部分可以與原先要形成以耦合源極/汲極結構1214-2的VD的位置重疊。據此，互連結構1226可能在下文中稱為「VD+VG 1226」。在一些實施方式中，VD+VG 1226可以經由執行至少一些以下的製程來形成：以一或多種導電性材料填充溝槽1224；以及執行研磨製程(例如，化學機械研磨製程)，以移除過量的導電性材料。導電性材料可以包括選自由：鈷(Co)、釕(Ru)、鉭(Ta)、鈦(Ti)、鎢(W)、鉬(Mo)、鋅(Zn)、鋁(Al)、和錳(Mn)所組成的群組中的至少一種材料。填充孔洞可以包括一或多種沉積技術，諸如，例如物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿促進化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、和其他已知的沉積技術。
參看第11圖和第12I圖，方法1100進行到操作1118，根據一些實施方式，在操作1118中，移除VD+VG 1226的一部分，以形成凹部1228。凹部1228可能與閘極結構1206-2垂直地對準，或者沿著與閘極結構1206-2延伸的方向垂直的一方向與閘極結構1206-2的一部分重疊。具體地，凹部1228可能與第一部分1226-1垂直地對準。這樣，第一部分1226-1可以具有頂部邊界其在垂 直方向上低於第二部分1226-2的頂部邊界、以及具有底部邊界其直接地接觸閘極結構1206-2。進一步地，第二部分1226-2的底部邊界可能從第一部分1226-1的底部邊界延伸。在一些實施方式中，形成凹部1228可能經由執行至少一些以下的製程：形成具有圖案的遮罩層1227，此圖案暴露將要形成凹部1228的位置；以及利用遮罩層1227作為遮罩，移除(例如，蝕刻)VD+VG 1226的一部分。根據一些實施方式，遮罩層1227的圖案可以與VD+VG 1226部分地重疊。在基於佈局設計400’所製造的半導體裝置1200(或在第12A圖至第12M圖中所示的半導體裝置1200的部分)的實施例中，遮罩層1227可能對應於在第4圖中所示的圖案461。
參看第11圖和第12J圖，方法1100進行到操作1120，根據一些實施方式，在操作1120中，以介電材料填充凹部1228。在以介電材料填充凹部1228之後，可以形成介電的凹陷結構1230。在一些實施方式中，形成介電的凹陷結構1230可能經由執行至少一些以下的製程：在半導體裝置1200上方沉積介電材料；以及執行研磨製程(例如，化學機械研磨製程)以移除過量的介電材料。介電材料可能包括選自：矽氧化物、低介電常數(low-k)的材料、或其組合中的至少一者。低介電常數材料可能包括氟化矽玻璃(FSG)、磷矽酸鹽玻璃(PSG)、硼磷矽酸鹽玻璃(BPSG)、碳摻雜的矽氧化物(SiOxCy)、黑鑽石(Black Diamond®)(加州聖克拉拉的應用材料)、乾凝膠 (Xerogel)、氣凝膠(Aerogel)、非晶的氟化碳、聚對二甲苯、BCB(雙苯並環丁烯)、芳香族碳氫化合物(SiLK)(陶氏化學，米德蘭，密西根州)、聚醯亞胺、和/或其他未來開發的低介電常數介電材料。
參看第11圖和第12K圖，方法1100進行到操作1122，根據一些實施方式，在操作1122中，移除了一或多個犧牲層。在基於佈局設計400’所製造的半導體裝置1200(或在第12A圖至第12M圖中所示的半導體裝置1200的部分)的實施例中，操作1122可能包括移除閘極犧牲層1208-1(第12J)圖，而保留源極/汲極犧牲層1220-1和1220-2。在移除閘極犧牲層1208-1之後，可能暴露閘極結構1206-1。在一些實施方式中，移除閘極犧牲層1208-1可能經由執行至少一些以下的製程：形成遮罩層1231其至少覆蓋凹陷的VD+VG 1226和介電的凹陷結構1230；以及執行蝕刻製程以移除閘極犧牲層1208-1。在一些實施方式中，蝕刻製程可能選擇性地蝕刻閘極犧牲層1208-1，但是保持源極/汲極犧牲層1220-1和1220-2完整。
參看第11圖和第12L圖，方法1100進行到操作1124，根據一些實施方式，在操作1124中，形成一或多個互連結構VD(s)和/或VG(s)。在上述基於佈局設計400’而製造的半導體裝置1200(或在第12A圖至第12M圖中所示的半導體裝置1200的部分)的實施例之後，操作1124可能包括形成VG 1232其電性連接閘極結構 1206-1。在一些實施方式中，形成VG 1232可能經由執行至少一些以下的製程：利用一或多種導電性材料填充形成閘極犧牲層1208-1的孔洞；以及執行研磨製程(例如，化學機械研磨(CMP)製程)以移除過量的導電性材料。導電性材料可以包括選自由：鈷(Co)、釕(Ru)、鉭(Ta)、鈦(Ti)、鎢(W)、鉬(Mo)、鋅(Zn)、鋁(Al)、和錳(Mn)所組成的群組中的至少一種材料。填充孔洞可以包括一或多種沉積技術，諸如，例如，物理氣相沉積(PVD)、化學氣相沉積(CVD)、電漿促進化學氣相沉積(PECVD)、低壓化學氣相沉積(LPCVD)、原子層沉積(ALD)、和其他已知的沉積技術。
參看第11圖和第12M圖，方法1100進行到操作1126，根據一些實施方式，在操作1126中，形成各別的M0軌道部分1240-1和1240-2。M0軌道部分1240-1和1240-2可能是由切口圖案1241所劃分的M0互連結構1240的多個區段。這樣的切口圖案1241可能與介電的凹陷結構1230垂直地對準。在基於佈局設計400’所製造的半導體裝置1200(或在第12A圖至第12M圖中所示的半導體裝置1200的部分)的以上的實施例中，切口圖案1241可能對應於在第4圖中所示的圖案463。這樣，閘極結構1206-2可以通過凹陷的VD+VG 1226而電性耦合到M0軌道部分1240-2，同時與M0軌道部分1240-1電性隔離。具體地，凹陷的VD+VG 1226可以經由第一部分1226-1的底部邊界而電性連接閘極結構 1206-2並且經由第二部分1226-2的頂部邊界而電性連接M0軌道部分1240-2。
在本揭示內容的一個態樣中，揭示了一種半導體裝置。半導體裝置包括第一閘極結構。半導體裝置包括設置在一互連層中的第一互連結構。互連層設置在高於第一閘極結構，其中第一互連結構從第一閘極結構側向地偏移。半導體裝置包括設置在介於第一閘極結構和互連層之間的第二互連結構。第二互連結構包括第一部分和第二部分。第二互連結構的第一部分和第二部分在彼此側向地相鄰，並且經由一凹部使第一部分在垂直方向上比第二部分短。經由僅使第二互連結構的第一部分接觸第一閘極結構並且僅使第二互連結構的第二部分接觸第一互連結構，第一閘極結構電性耦合到第一互連結構。
在本揭示內容的另一個態樣中，揭示了一種半導體裝置。半導體裝置包括沿著第一側向方向延伸的第一閘極結構。半導體裝置包括設置在高於第一閘極結構的第一互連結構，此第一互連結構沿著垂直於第一側向方向的第二側向方向延伸。第一互連結構包括經由第一介電結構彼此電性隔離的第一部分和第二部分。半導體裝置包括第二互連結構，此第二互連結構設置在介於第一閘極結構和第一互連結構之間，第二互連結構將第一閘極結構電性耦合至第一互連結構的第一部分。第二互連結構包括一凹陷的部分其沿著垂直方向與第一閘極結構和第一介電結構基本上對準。
在本揭示內容的又另一個態樣中，揭示了一種用於製造半導體裝置的方法。方法包括形成由第一犧牲層覆蓋的閘極結構和由第二犧牲層覆蓋的源極/汲極結構。方法包括利用第一互連結構替換第一犧牲層以及第二犧牲層的上部分。方法包括凹陷化第一互連結構的一部分，其中凹陷的部分與閘極結構垂直地對準。方法包括利用介電材料填充凹陷的部分，以形成凹陷的介電結構。方法包括在第一互連結構上方形成第二互連結構，其中經由一介電結構將第二互連結構切割為複數個部分，此介電結構與凹陷的介電結構垂直地對準。
本揭示內容的一些實施方式提供了一種半導體裝置，包含：第一閘極結構、第一互連結構、以及第二互連結構。第一互連結構設置在一互連層中，此互連層設置在高於第一閘極結構，其中第一互連結構側向地偏移第一閘極結構。第二互連結構設置在介於第一閘極結構和互連層之間，第二互連結構包括第一部分和第二部分。其中第二互連結構的第一部分和第二部分在側向上彼此相鄰，並且經由一凹部使第一部分在垂直方向上比第二部分短，並且其中經由僅使第二互連結構的第一部分接觸第一閘極結構並且僅使第二互連結構的第二部分接觸第一互連結構，第一閘極結構電性耦合到第一互連結構。
在一些實施方式中，在半導體裝置中，經由至少填充凹部的一介電結構，第二互連結構的第一部分與第一互連結構和設置在互連層中的任何其他互連結構電性隔離。
在一些實施方式中，在半導體裝置中，第二互連結構的第一部分具有第一頂部邊界和第一底部邊界，第一頂部邊界與第一互連結構垂直地和側向地間隔開，並且第一底部邊界直接地接觸第一閘極結構的頂部邊界。
在一些實施方式中，在半導體裝置中，第二互連結構的第二部分具有第二頂部邊界和第二底部邊界，第二頂部邊界直接地接觸第一互連結構，並且第二底部邊界側向地偏移第一閘極結構的頂部邊界。
在一些實施方式中，在半導體裝置中，第二互連結構的第一部分與凹部和第一閘極結構垂直地對準，並且第二互連結構的第二部分與第一互連結構的一端部垂直地對準。
在一些實施方式中，半導體裝置還包含：第二閘極結構、第三互連結構、以及第四互連結構。第二閘極結構與第一閘極結構側向地間隔開。第三互連結構設置在互連層中，其中第三互連結構與第一互連結構側向地間隔開。第四互連結構設置在介於第二閘極結構和互連層之間，第四互連結構將第二閘極結構連接到第三互連結構。
在一些實施方式中，在半導體裝置中，第一閘極結構和第二閘極結構彼此側向地間隔開一距離，並且其中第一互連結構或第三互連結構中的至少一者的側向延伸的一寬度是等於或大於此距離的1.5倍。
在一些實施方式中，在半導體裝置中，第一閘極結構和第二閘極結構是構成一標準單元的一數量的多個閘極 結構中的其中相鄰的兩個閘極結構，此數量等於或小於5。
在一些實施方式中，在半導體裝置中，第一互連結構被包括在設置於互連層中的一數量的信號軌道中的其中一個信號軌道中，此數量等於或小於3。
在一些實施方式中，在半導體裝置中，第二互連結構的第二部分經由一隔離結構而與源極/汲極結構垂直地間隔開，源極/汲極結構與第一閘極結構側向地間隔開。
本揭示內容的另一些實施方式提供了一種半導體裝置，包含：第一閘極結構、第一互連結構、以及第二互連結構。第一閘極結構沿著第一側向方向延伸。第一互連結構設置在高於第一閘極結構，第一互連結構沿著垂直於第一側向方向的第二側向方向延伸，第一互連結構包括經由第一介電結構而彼此電性隔離的第一部分和第二部分。第二互連結構設置在介於第一閘極結構和第一互連結構之間，第二互連結構將第一閘極結構電性耦合到第一互連結構的第一部分。其中，第二互連結構包括凹陷的部分，此凹陷的部分沿著一垂直的方向與第一閘極結構和第一介電結構基本上對準。
在一些實施方式中，在半導體裝置中，第二互連結構的凹陷的部分直接地連接第一閘極結構，並且其中第二互連結構還包括非凹陷的部分其直接地連接到第一互連結構的第一部分。
在一些實施方式中，半導體裝置還包含：源極/汲極結構。源極/汲極結構沿著第二側向方向設置在第一閘極 結構的兩個側部中的其中一個側部上；其中，源極/汲極結構沿著垂直方向與第二互連結構的非凹陷的部分基本上對準，並且經由第二介電結構與第二互連結構的非凹陷的部分電性隔離。
在一些實施方式中，半導體裝置還包含：第二閘極結構。第二閘極結構從源極/汲極結構沿著第二側向方向設置在相對於第一閘極結構；其中，第二閘極結構經由第三互連結構而電性耦合到第一互連結構的第二部分。
在一些實施方式中，在半導體裝置中，第二互連結構和第三互連結構設置在相同的互連層中。
在一些實施方式中，在半導體裝置中，第一閘極結構和第二閘極結構沿著第二側向方向彼此間隔開一距離，並且其中第一互連結構的至少第一部分或第二部分沿著第二側向方向延伸的一寬度是等於或大於此距離的1.5倍。
在一些實施方式中，在半導體裝置中，第一閘極結構和第二閘極結構是構成一標準單元的一數量的多個閘極結構中的其中相鄰的兩個閘極結構，此數量等於或小於5。
在一些實施方式中，在半導體裝置中，第一互連結構被包括在設置在一互連層中的一數量的多個信號軌道中的其中一個信號軌道中，此數量等於或小於3。
本揭示內容的又另一些實施方式提供了一種製造半導體裝置的方法，包含：形成由第一犧牲層覆蓋的閘極結構和由第二犧牲層覆蓋的源極/汲極結構；利用第一互連結構替換第一犧牲層和第二犧牲層的上部分；凹陷化第一 互連結構的一部分，其中凹陷的部分與閘極結構垂直地對準；利用介電材料填充凹陷的部分，以形成凹陷的介電結構；以及在第一互連結構上方形成第二互連結構，其中第二互連結構被一介電結構切割為複數個部分，此介電結構與凹陷的介電結構垂直地對準。
在一些實施方式中，在製造半導體裝置的方法中，其中第一互連結構的頂部邊界的一部分與第二互連結構的所述複數個部分中的其中一個部分直接接觸，並且第一互連結構的底部邊界的一部分與閘極結構直接接觸。
以上概述了數個實施方式，以便本領域技術人員可較佳地理解本揭示內容的多個態樣。本領域的技術人員應理解，他們可能容易地使用本揭示內容，作為其他製程和結構之設計和修改的基礎，以實現與在此介紹的實施方式的相同的目的，或是達到相同的優點。本領域技術人員亦應理解，與這些均等的建構不脫離本揭示內容的精神和範圍，並且他們可能進行各種改變、替換、和變更，而不脫離本揭示內容的精神和範圍。
100:半導體裝置
102:閘極結構
104:閘極結構
106:閘極結構
108:介電層
110:互連結構
112:互連結構
112-1:凹陷的部分
112-2:非凹陷的部分
113:凹部
114:介電的凹陷結構
116:互連結構
116-1:互連結構
116-2:互連結構
118:介電結構
MD:源極/汲極互連結構

Claims (10)

  1. 一種半導體裝置，包含：一第一閘極結構；一第一互連結構，其設置在一互連層中，該互連層設置在高於該第一閘極結構，其中該第一互連結構側向地偏移該第一閘極結構；以及一第二互連結構，其設置在介於該第一閘極結構和該互連層之間，該第二互連結構包括一第一部分和一第二部分，其中該第二互連結構的該第一部分和該第二部分在側向上彼此相鄰，並且經由一凹部使該第一部分在垂直方向上比該第二部分短，並且其中該第一閘極結構電性耦合到該第一互連結構經由僅使該第二互連結構的該第一部分物理性地接觸該第一閘極結構並且僅使該第二互連結構的該第二部分物理性地接觸該第一互連結構。
  2. 如請求項1所述之半導體裝置，其中經由至少填充該凹部的一介電結構，該第二互連結構的該第一部分與該第一互連結構和設置在該互連層中的任何其他互連結構電性隔離。
  3. 如請求項1所述之半導體裝置，其中該第二互連結構的該第一部分具有一第一頂部邊界和一第一底部 邊界，該第一頂部邊界與該第一互連結構垂直地和側向地間隔開，並且該第一底部邊界直接地接觸該第一閘極結構的一頂部邊界。
  4. 如請求項1所述之半導體裝置，其中該第二互連結構的該第一部分與該凹部和該第一閘極結構垂直地對準，並且該第二互連結構的該第二部分與該第一互連結構的一端部垂直地對準。
  5. 如請求項1所述之半導體裝置，還包含：一第二閘極結構，其與該第一閘極結構側向地間隔開；一第三互連結構，其設置在該互連層中，其中該第三互連結構與該第一互連結構側向地間隔開；以及一第四互連結構，其設置在介於該第二閘極結構和該互連層之間，該第四互連結構將該第二閘極結構連接到該第三互連結構。
  6. 一種半導體裝置，包含：一第一閘極結構，其沿著一第一側向方向延伸；一第一互連結構，設置在高於該第一閘極結構，該第一互連結構沿著垂直於該第一側向方向的一第二側向方向延伸，該第一互連結構包括經由一第一介電結構而彼此電性隔離的一第一部分和一第二部分；以及一第二互連結構，設置在介於該第一閘極結構和該第一 互連結構之間，該第二互連結構將該第一閘極結構電性耦合到該第一互連結構的該第一部分，其中，該第二互連結構包括一凹陷的部分，該凹陷的部分沿著一垂直的方向與該第一閘極結構和該第一介電結構基本上對準。
  7. 如請求項6所述之半導體裝置，其中該第二互連結構的該凹陷的部分直接地連接該第一閘極結構，並且其中該第二互連結構還包括一非凹陷的部分其直接地連接到該第一互連結構的該第一部分。
  8. 如請求項6所述之半導體裝置，其中該第一互連結構被包括在設置在一互連層中的一數量的多個信號軌道中的其中一個信號軌道中，該數量等於或小於3。
  9. 一種製造半導體裝置的方法，包含：形成由一第一犧牲層覆蓋的一閘極結構和由一第二犧牲層覆蓋的一源極/汲極結構；利用一第一互連結構替換該第一犧牲層和該第二犧牲層的一上部分；凹陷化該第一互連結構的一部分，其中一凹陷的部分與該閘極結構垂直地對準；利用一介電材料填充該凹陷的部分，以形成一凹陷的介電結構；以及 在該第一互連結構上方形成一第二互連結構，其中該第二互連結構被一介電結構切割為複數個部分，該介電結構與該凹陷的介電結構垂直地對準。
  10. 如請求項9所述之方法，其中該第一互連結構的一頂部邊界的一部分與該第二互連結構的所述複數個部分中的其中一個部分直接接觸，並且該第一互連結構的一底部邊界的一部分與該閘極結構直接接觸。
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