TWI745241B - 積體電路結構及其形成方法 - Google Patents
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- TWI745241B TWI745241B TW110106154A TW110106154A TWI745241B TW I745241 B TWI745241 B TW I745241B TW 110106154 A TW110106154 A TW 110106154A TW 110106154 A TW110106154 A TW 110106154A TW I745241 B TWI745241 B TW I745241B
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- 238000000034 method Methods 0.000 title claims description 87
- 238000002955 isolation Methods 0.000 claims abstract description 165
- 239000004065 semiconductor Substances 0.000 claims description 69
- 239000000758 substrate Substances 0.000 claims description 47
- 239000012212 insulator Substances 0.000 claims description 19
- 229910052751 metal Inorganic materials 0.000 description 168
- 239000002184 metal Substances 0.000 description 168
- 239000010410 layer Substances 0.000 description 150
- 238000004519 manufacturing process Methods 0.000 description 62
- 238000013461 design Methods 0.000 description 54
- 230000008569 process Effects 0.000 description 52
- 239000000463 material Substances 0.000 description 25
- 239000004020 conductor Substances 0.000 description 20
- 238000000151 deposition Methods 0.000 description 16
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N silicon dioxide Inorganic materials O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 15
- 238000002360 preparation method Methods 0.000 description 14
- 235000012431 wafers Nutrition 0.000 description 14
- 230000015572 biosynthetic process Effects 0.000 description 13
- 238000005516 engineering process Methods 0.000 description 13
- 230000008901 benefit Effects 0.000 description 12
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 11
- 229920005591 polysilicon Polymers 0.000 description 11
- 238000003860 storage Methods 0.000 description 11
- 238000001459 lithography Methods 0.000 description 10
- 238000005229 chemical vapour deposition Methods 0.000 description 9
- 239000012535 impurity Substances 0.000 description 9
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 8
- 239000002019 doping agent Substances 0.000 description 8
- 238000005530 etching Methods 0.000 description 8
- 229910052710 silicon Inorganic materials 0.000 description 8
- 239000010703 silicon Substances 0.000 description 8
- 208000036252 interstitial lung disease 1 Diseases 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- 238000004891 communication Methods 0.000 description 5
- 238000012938 design process Methods 0.000 description 5
- 239000003989 dielectric material Substances 0.000 description 5
- 230000003287 optical effect Effects 0.000 description 5
- 238000000059 patterning Methods 0.000 description 5
- 230000010363 phase shift Effects 0.000 description 5
- 238000000137 annealing Methods 0.000 description 4
- -1 carbide Substances 0.000 description 4
- 239000013078 crystal Substances 0.000 description 4
- 230000008021 deposition Effects 0.000 description 4
- 238000010586 diagram Methods 0.000 description 4
- 238000004518 low pressure chemical vapour deposition Methods 0.000 description 4
- 150000002739 metals Chemical class 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 238000005468 ion implantation Methods 0.000 description 3
- 230000000873 masking effect Effects 0.000 description 3
- 238000005240 physical vapour deposition Methods 0.000 description 3
- 230000005855 radiation Effects 0.000 description 3
- 229910052814 silicon oxide Inorganic materials 0.000 description 3
- 238000012546 transfer Methods 0.000 description 3
- JBRZTFJDHDCESZ-UHFFFAOYSA-N AsGa Chemical compound [As]#[Ga] JBRZTFJDHDCESZ-UHFFFAOYSA-N 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 2
- 229910002601 GaN Inorganic materials 0.000 description 2
- 229910001218 Gallium arsenide Inorganic materials 0.000 description 2
- JMASRVWKEDWRBT-UHFFFAOYSA-N Gallium nitride Chemical compound [Ga]#N JMASRVWKEDWRBT-UHFFFAOYSA-N 0.000 description 2
- 229910000577 Silicon-germanium Inorganic materials 0.000 description 2
- LEVVHYCKPQWKOP-UHFFFAOYSA-N [Si].[Ge] Chemical compound [Si].[Ge] LEVVHYCKPQWKOP-UHFFFAOYSA-N 0.000 description 2
- 210000000746 body region Anatomy 0.000 description 2
- 229910017052 cobalt Inorganic materials 0.000 description 2
- 239000010941 cobalt Substances 0.000 description 2
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 2
- 229910052802 copper Inorganic materials 0.000 description 2
- 239000010949 copper Substances 0.000 description 2
- 238000011982 device technology Methods 0.000 description 2
- 229910003460 diamond Inorganic materials 0.000 description 2
- 239000010432 diamond Substances 0.000 description 2
- 238000010894 electron beam technology Methods 0.000 description 2
- 230000009969 flowable effect Effects 0.000 description 2
- 238000003384 imaging method Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- HBMJWWWQQXIZIP-UHFFFAOYSA-N silicon carbide Chemical compound [Si+]#[C-] HBMJWWWQQXIZIP-UHFFFAOYSA-N 0.000 description 2
- 229910010271 silicon carbide Inorganic materials 0.000 description 2
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 2
- 229910052721 tungsten Inorganic materials 0.000 description 2
- 239000010937 tungsten Substances 0.000 description 2
- ZOXJGFHDIHLPTG-UHFFFAOYSA-N Boron Chemical compound [B] ZOXJGFHDIHLPTG-UHFFFAOYSA-N 0.000 description 1
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 1
- 108091081062 Repeated sequence (DNA) Proteins 0.000 description 1
- 229910052581 Si3N4 Inorganic materials 0.000 description 1
- 230000004075 alteration Effects 0.000 description 1
- 238000001505 atmospheric-pressure chemical vapour deposition Methods 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000002238 attenuated effect Effects 0.000 description 1
- 229910052796 boron Inorganic materials 0.000 description 1
- 238000006243 chemical reaction Methods 0.000 description 1
- 239000002131 composite material Substances 0.000 description 1
- 238000010276 construction Methods 0.000 description 1
- 238000012937 correction Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000007772 electrode material Substances 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000005350 fused silica glass Substances 0.000 description 1
- 108020002326 glutamine synthetase Proteins 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 238000005286 illumination Methods 0.000 description 1
- 238000002513 implantation Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000007246 mechanism Effects 0.000 description 1
- 229910001092 metal group alloy Inorganic materials 0.000 description 1
- 229910021421 monocrystalline silicon Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229920002120 photoresistant polymer Polymers 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000000926 separation method Methods 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
- 235000012239 silicon dioxide Nutrition 0.000 description 1
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 1
- 238000004528 spin coating Methods 0.000 description 1
- 238000004544 sputter deposition Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
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- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
- H01L27/08—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind
- H01L27/085—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only
- H01L27/088—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including only semiconductor components of a single kind including field-effect components only the components being field-effect transistors with insulated gate
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/76—Making of isolation regions between components
- H01L21/762—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers
- H01L21/7624—Dielectric regions, e.g. EPIC dielectric isolation, LOCOS; Trench refilling techniques, SOI technology, use of channel stoppers using semiconductor on insulator [SOI] technology
- H01L21/76264—SOI together with lateral isolation, e.g. using local oxidation of silicon, or dielectric or polycristalline material refilled trench or air gap isolation regions, e.g. completely isolated semiconductor islands
- H01L21/76283—Lateral isolation by refilling of trenches with dielectric material
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- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
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- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
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Abstract
本公開涉及具有主動區域凸部的積體電路。一種IC結構包括第一和第二電晶體、隔離區域和第一閘極延伸部。第一電晶體包括第一閘極以及分別位於第一閘極的相對側的第一源極/汲極區域。第二電晶體包括第二閘極以及分別位於第二閘極的相對側的第二源極/汲極區域。隔離區域橫向位於第一和第二電晶體之間。第一個第一源極/汲極區域具有從隔離區域的第一邊界突出的第一源極/汲極延伸部，並且第一個第二源極/汲極區域具有從隔離區域的第二邊界突出的第二源極/汲極延伸部。第一閘極延伸部從第一閘極延伸到與隔離區域交疊的位置。
Description
本公開總體涉及具有主動區域凸部的積體電路。
絕緣體上半導體(SOI)技術已用於半導體元件的製造和生產。SOI技術處理在覆蓋絕緣層的的相對薄的單晶半導體層中形成電晶體。換句話說，主動元件被形成在絕緣體層上的薄半導體中，而不是在元件的體半導體中。SOI技術使某些性能優勢成為可能，例如減少在體半導體中形成的積體電路中存在的寄生元件，這在高性能和高密度積體電路是有用的。SOI技術進一步允許將標準的先進技術映射到SOI技術而無需進行重大修改，並且由於增強的對掩埋氧化物層的隔離，其優勢在於更高的速度，更低的功耗和更好的抗輻射能力。
根據本公開的第一方面，提供了一種積體電路(IC)結構，包括：第一電晶體，包括沿第一方向延伸的第一閘極以及分別位於所述第一閘極的相對側的第一源極/汲極區域；第二電晶體，包括沿所述第一方向延伸的第二閘極
以及分別位於所述第二閘極的相對側的第二源極/汲極區域；隔離區域，橫向位於所述第一電晶體和所述第二電晶體之間，其中，第一個所述第一源極/汲極區域具有第一源極/汲極延伸部，該第一源極/汲極延伸部沿基本上垂直於所述第一方向並遠離所述第一閘極的第二方向從所述隔離區域的第一邊界突出，並且第一個所述第二源極/汲極區域具有第二源極/汲極延伸部，該第二源極/汲極延伸部沿基本上垂直於所述第一方向並遠離所述第二閘極的第三方向從所述隔離區域的第二邊界突出；以及第一閘極延伸部，沿所述第二方向從所述第一閘極延伸到與所述隔離區域交疊的位置。
根據本公開的第二方面，提供了一種積體電路(IC)結構，包括：基板，包括底部半導體層、所述底部半導體層之上的絕緣體層、以及所述絕緣體層之上的頂部半導體層；第一封閉隔離區域，從截面圖看，所述第一封閉隔離區域被形成在所述頂部半導體層中，並且從俯視圖看，所述第一封閉隔離區域被封閉在所述頂部半導體層的第一主動區域內；第一閘極結構，位於所述第一封閉隔離區域的第一側，並與所述第一主動區域形成第一電晶體；以及第二閘極結構，位於所述第一封閉隔離區域的與所述第一封閉隔離區域的所述第一側相對的第二側，所述第二閘極結構與所述第一主動區域形成第二電晶體，其中，所述第一電晶體的源極/汲極區域與所述第二電晶體的源極/汲極區域合併，並且從俯視圖看，所述第一電晶體和所述第二電
晶體的合併的源極/汲極區域限定所述第一封閉隔離區域的下邊界。
根據本公開的第三方面，提供了一種用於形成積體電路結構的方法，包括：在基板中形成隔離區域以在所述基板中限定主動區域，其中，從俯視圖看，所述隔離區域具有圍繞所述主動區域的外部隔離區域以及至少部分地被所述主動區域圍繞的內部隔離區域，並且所述主動區域具有第一凸部和第二凸部，所述第一凸部從所述內部隔離區域的第一側朝向所述內部隔離區域的與所述內部隔離區域的第一側相對的第二側突出，並且所述第二凸部從所述內部隔離區域的第二側朝向所述內部隔離區域的第一側突出；在所述主動區域之上形成第一閘極結構，其中，從所述俯視圖看，所述第一閘極結構包括與所述內部隔離區域的第一側基本上平行地延伸的第一部分，以及延伸超過所述內部隔離區域的第一側的第二部分；以及對所述主動區域進行摻雜以分別在所述第一閘極結構的第一部分的相對側形成第一源極/汲極區域，其中，所述第一源極/汲極區域的一部分被形成在所述主動區域的第一凸部上。
100:積體電路
110:SOI基板
111:基底基板
112:主動區域
112a:主體部分
112b:延伸部
112c:延伸部
113:掩埋絕緣體層
114:隔離區域
114a:第一STI部分
114b:第二STI部分
115:半導體層
120:閘極結構
122:第一部分
124:第二部分
130:閘極結構
132:第一部分
134:第二部分
141:汲極接觸件
142:汲極接觸件
143:體接觸件
151:第一ILD層
152:第二ILD層
161:金屬線
162:金屬線
200:積體電路
210:SOI基板
211:基底基板
213:掩埋絕緣體層
215:半導體層
212:主動區域
212a:延伸部
212b:延伸部
212c:延伸部
212d:延伸部
212e:延伸部
212f:延伸部
214:外部隔離區域
216a:內部隔離區域
216b:內部隔離區域
216c:內部隔離區域
220:閘極結構
222:本徵閘極
224:非本徵閘極
230:閘極結構
232:本徵閘極
234:非本徵閘極
240:閘極結構
242:本徵閘極
244:非本徵閘極
250:閘極結構
252:本徵閘極
254:非本徵閘極
260；閘極結構
262:本徵閘極
264:非本徵閘極
270:體接觸件
280:金屬線
291:第一ILD層
292:第二ILD層
300:積體電路
310:SOI基板
311:基底基板
313:掩埋絕緣體層
315:半導體層
320:閘極結構
330:閘極結構
312:主動區域
312a:延伸部
312b:延伸部
314:外部隔離區域
316:內部隔離區域
320:閘極結構
322:本徵閘極
324:非本徵閘極
330:閘極結構
332:本徵閘極
334:非本徵閘極
340:體接觸件
350:金屬線
361:第一ILD層
362:第二ILD層
400:積體電路
412u:上部主動區域
412l:下部主動區域
414:外部隔離區域
416a:內部隔離區域
416b:內部隔離區域
416c:內部隔離區域
416d:內部隔離區域
416e:內部隔離區域
416f:內部隔離區域
420:閘極結構
422:上部本徵閘極
426:下部本徵閘極
430:閘極結構
440:閘極結構
450:閘極結構
460:閘極結構
470:閘極結構
480:閘極結構
481:金屬線
482:金屬線
483:金屬線
484:金屬線
485:金屬線
486:金屬線
487:金屬線
488:金屬線
490:接觸件
500:積體電路
512u:上部主動區域
512l:下部主動區域
514:外部隔離區域
516a:內部隔離區域
516b:內部隔離區域
516c:內部隔離區域
516d:內部隔離區域
520:閘極結構
522:上部本徵閘極
526:下部本徵閘極
530:閘極結構
540:閘極結構
550:閘極結構
561:金屬線
562:金屬線
563:金屬線
564:金屬線
565:金屬線
566:金屬線
567:金屬線
567a:延伸部分
567b:延伸部分
567c:延伸部分
568:金屬線
570:接觸件
600:積體電路
612u:上部主動區域
612l:下部主動區域
621:金屬線
622:金屬線
623:金屬線
624:金屬線
625:金屬線
626:金屬線
627:金屬線
628:金屬線
629:金屬線
630:金屬線
631:金屬線
632:金屬線
633:金屬線
634:金屬線
635:金屬線
636:金屬線
637:金屬線
638:金屬線
640:源極/汲極接觸件
BC:體接觸區域
B101:體接觸區域
B102:體接觸區域
B201:體接觸區域
B202:體接觸區域
B203:體接觸區域
B204:體接觸區域
B205:體接觸區域
B301:體接觸區域
B302:體接觸區域
D101:汲極區域
D102:汲極區域
D201:汲極區域
D202:汲極區域
D203:汲極區域
D205:汲極區域
D301:汲極區域
D302:汲極區域
GD:閘極介電層
GE:閘極電極層
S101:源極區域
S102:源極區域
S201:源極區域
S202:源極區域
S203:源極區域
S/D204:源極/汲極區域
S205:源極區域
S301:源極區域
S302:源極區域
T101:本徵閘極到閘極距離
T102:非本徵閘極到閘極距離
T103:非零距離
T104:非零距離
T105:非零距離
T106:非零距離
T301:非零距離
T302:非零距離
T303:本徵閘極到閘極距離
T304:非本徵閘極到閘極距離
W11:第一STI寬度
W12:第二STI寬度
TR101:SOI電晶體
TR102:SOI電晶體
TR201:SOI電晶體
TR202:SOI電晶體
TR203:SOI電晶體
TR204:SOI電晶體
TR301:SOI電晶體
TR302:SOI電晶體
TR401:SOI電晶體
TR402:SOI電晶體
TR403:SOI電晶體
TR404:SOI電晶體
TR405:SOI電晶體
TR406:SOI電晶體
TR407:SOI電晶體
TR408:SOI電晶體
TR409:SOI電晶體
TR410:SOI電晶體
TR411:SOI電晶體
TR412:SOI電晶體
TR501:SOI電晶體
TR502:SOI電晶體
TR503:SOI電晶體
TR504:SOI電晶體
TR505:SOI電晶體
TR506:SOI電晶體
TR507:SOI電晶體
TR508:SOI電晶體
TR601:SOI電晶體
TR602:SOI電晶體
TR603:SOI電晶體
TR604:SOI電晶體
TR605:SOI電晶體
TR606:SOI電晶體
TR607:SOI電晶體
TR608:SOI電晶體
TR609:SOI電晶體
TR610:SOI電晶體
TR611:SOI電晶體
TR612:SOI電晶體
TR613:SOI電晶體
TR614:SOI電晶體
TR615:SOI電晶體
TR616:SOI電晶體
TR617:SOI電晶體
TR618:SOI電晶體
TR619:SOI電晶體
TR620:SOI電晶體
TR621:SOI電晶體
TR622:SOI電晶體
TR623:SOI電晶體
TR624:SOI電晶體
TR625:SOI電晶體
TR626:SOI電晶體
TR627:SOI電晶體
TR628:SOI電晶體
TR629:SOI電晶體
TR630:SOI電晶體
TR631:SOI電晶體
TR632:SOI電晶體
在結合附圖閱讀時，可以從下面的具體實施方式中最佳地理解本公開的各個方面。注意，根據行業的標準做法，各種特徵不是按比例繪製的。實際上，為了討論的清楚起見，各種特徵的尺寸可能被任意增大或減小。
圖1A示出了根據一些實施例的示例性積體電路的俯視圖。
圖1B是沿著圖1A中的B-B’線截取的積體電路的截面圖。
圖1C是沿著圖1A中的C-C’線截取的積體電路的截面圖。
圖1D是沿著圖1A中的D-D’線截取的積體電路的截面圖。
圖2A示出了根據一些實施例的示例性積體電路的俯視圖。
圖2B是沿著圖2A中的B-B’線截取的積體電路的截面圖。
圖2C是沿著圖2A中的C-C’線截取的積體電路的截面圖。
圖2D是沿著圖2A中的D-D’線截取的積體電路的截面圖。
圖3A示出了根據一些實施例的示例性積體電路的俯視圖。
圖3B是沿著圖3A中的B-B’線截取的積體電路的截面圖。
圖3C是沿著圖3A中的C-C’線截取的積體電路的截面圖。
圖3D是沿著圖3A中的D-D’線截取的積體電路的截面圖。
圖4是示出根據本公開的一些實施例的M1金屬層上的佈線軌跡(track)的示例性積體電路的俯視圖。
圖5是根據本公開的一些實施例的示例性積體電路的俯視圖。
圖6是根據本公開的一些實施例的示例性積體電路的俯視圖。
圖7是示出根據本公開的一些實施例的形成SOI IC的方法的流程圖。
圖8是根據一些實施例的電子設計自動化(EDA)系統的示意圖。
圖9是根據一些實施例的IC製造系統以及與其相關聯的IC製造流程的框圖。
以下揭示案提供眾多不同實施例或實施例以用於實施本案提供標的的不同特徵。下文描述部件及配置的特定實施例以簡化本揭示案。當然，此僅係實施例，並非係用於限制。例如，下文描述中第一特徵於第二特徵上方或之上的形成可包括第一特徵與第二特徵直接接觸而形成的實施例，及亦可包括第一特徵與第二特徵之間可能形成額外特徵，以使得第一特徵與第二特徵不可直接接觸的實施例。此外，本揭示案可在各種實施例中重複元件符號及/或字母。此重複係以簡單與明晰為目的，且其自身不規定本文論述的各種實施例及/或配置之間的關係。
而且，本案可能使用諸如「在...之下」、「在...下方」、「下部」、「在...之上」、「上部」等等空間相對術語以便於描述，以描述一個元件或特徵與另一(或多個)元件或特徵的關係，如圖式中所示。除圖式中繪示的方向之外，空間相對術語係用於包括元件在使用或處理中的不同方向。設備可能以其他方式方向(旋轉90度或其他方向)，且本案所使用的空間相對描述詞可由此進行同樣理解。
在本公開的一些實施例中，示出了由具有附加主動區域延伸部(extension)的SOI MOSFET元件形成的積體電路。主動區域延伸部允許減小本徵(intrinsic)閘極到閘極距離，同時保持非本徵(extrinsic)閘極到閘極距離足夠大，從而避免在IC設計流程中違反設計規則檢查(DRC)。圖1A示出了根據本公開的一些實施例的示例性積體電路100的俯視圖。圖1B是沿著圖1A中的B-B’線截取的積體電路100的截面圖，圖1C是沿著圖1A中的C-C’線截取的積體電路100的截面圖，以及圖1D是沿著圖1A中的D-D’線截取的積體電路100的截面圖。
積體電路100包括SOI基板110，該SOI基板110設有由隔離區域114限定的主動區域112。SOI基板110由基底基板111、掩埋絕緣體層113和半導體層115組成。基底基板111可以包括矽、砷化鎵、氮化鎵、應變矽、矽鍺、碳化矽、碳化物、金剛石、外延層和/或其他材料。掩埋絕緣體層113可以包括氧化矽、氮化矽、氮氧化
矽和/或其他電介質材料。半導體層115可以包括矽、砷化鎵、氮化鎵、應變矽、矽鍺、碳化矽、碳化物、金剛石和/或其他材料。可以使用各種SOI技術來形成掩埋絕緣體層113和半導體層115。例如，可以通過被稱為注入氧分離(SIMOX)的工藝在半導體晶圓上形成掩埋絕緣體層113。SIMOX技術基於將大劑量的氧離子離子注入到矽晶圓中，從而使峰值濃度位於矽表面下方。在注入之後，晶圓經受高溫退火以形成二氧化矽的連續化學計量次表面層(subsurface-layer)。如此形成的電介質層113(也稱為掩埋氧化物(BOX))將半導體層115和基底基板111電隔離。在SOI工藝之後，一個或多個隔離區域(例如一個或多個淺溝槽隔離(STI)區域114)可以形成在半導體層115中以用於限定元件到元件主動區域112。
STI區域114的形成包括通過使用適當的微影和蝕刻技術來圖案化半導體層115以在半導體層115中形成溝槽，沉積一種或多種電介質材料(例如氧化矽)以完全填充半導體層115中的溝槽，然後進行平坦化工藝(例如化學機械拋光(CMP)工藝)以使STI區域114與主動區域112齊平。STI區域114的電介質材料可以使用高密度等離子體化學氣相沉積(HDP-CVD)、低壓CVD(LPCVD)、次大氣壓CVD(SACVD)、可流動CVD(FCVD)、旋塗等、或它們的組合來沉積。在沉積之後，可以執行退火工藝或固化工藝，特別是在使用可流動CVD形成STI區域114時。儘管圖1B-1D中示出的隔離區域
114的橫截面具有豎直側壁，但它們可以具有錐形側壁，如圖1B-1D所示中的隔離區域114中的虛線所示。
然後通過沉積、微影和遮罩技術以及乾蝕刻工藝在主動區域112上形成閘極結構120和130。閘極結構120和130各自包括閘極介電層GD和閘極電極層GE。主動區域112可以包括彼此分離的一個或多個閘極結構，其具有預定設計規則所允許的適當最小距離。在一些實施例中，閘極介電層GD是例如通過熱氧化工藝或化學氣相沉積(CVD)工藝形成的、具有專門針對SOI MOSFET元件技術的縮放要求而選擇的厚度的氧化矽層。應當理解，其他合適的閘極介電材料例如為氧化物、氮化物及其組合。在一些實施例中，閘極電極層GE是例如通過採用合適的矽源材料的低壓CVD(LPCVD)方法、CVD方法、以及物理氣相沉積(PVD)濺射方法沉積的、具有專門針對SOI MOSFET元件技術的縮放要求而選擇的閘極長度的多晶矽層。如果需要，可以將多晶矽層離子注入到期望的導電類型。應當理解，其他合適的閘極電極材料例如為金屬、金屬合金、單晶矽或其任何組合。儘管在圖1B-1D中示出的閘極結構120、130的橫截面具有豎直側壁，但是它們可以具有錐形側壁，如圖1B-1D所示的閘極結構120、130中的虛線所示。此外，在其中閘極結構120、130具有錐形側壁的一些實施例中，閘極結構120、130在遠離基板110的方向上逐漸變細(taper)，而相反地，STI區域114在朝向基板110的方向上逐漸變細。
如圖1A所示，從俯視圖看，閘極結構120是L形多晶矽閘極，從而在半導體層115中創建了三個不同的區域，包括源極區域S101、汲極區域D101和體(body)接觸區域B101。類似地，從俯視圖看，閘極結構130是L形多晶矽閘極，從而在半導體層115中創建了三個不同的區域，包括源極區域S102、汲極區域D102和體接觸區域B102。在一些實施例中，體接觸區域B101和B102是半導體層115中的連續延伸的體接觸區域的部分。
作為示例而非限制，形成源極區域S101、S102、汲極區域D101、D102、以及體接觸區域B101、B102，執行離子注入工藝並且各種摻雜劑種類注入半導體層115。對於NFET示例(例如，在這種情況下為N型SOI電晶體)，源極區域S101、S102以及汲極區域D101和D102是具有N型雜質(例如磷)的N型摻雜區域，並且體接觸區域B101和B102是具有P型雜質(例如硼)的連續摻雜P型摻雜區域的部分。相反，對於PFET示例，源極區域S101、S102以及汲極區域D101和D102是具有P型雜質的P型摻雜區域，並且體接觸區域B101和B102是具有N型雜質的連續摻雜N型摻雜區域的部分。在一些實施例中，用於體接觸區域B101和B102的摻雜劑(即注入的雜質)具有與主體(即半導體層115的在閘極結構120和130下方的區域)相同的導電類型，並且具有比該主體的摻雜劑濃度(即雜質濃度)更大的摻雜劑濃度。對於NFET示例，體接觸區域B101和B102具有比半導體
層115中的P型體區域更高的P型雜質濃度。對於PFET示例，體接觸區域B101和B102具有比半導體層115中的N型體區域更高的N型雜質濃度。
如圖1A所示，閘極結構120具有沿Y方向延伸的第一部分122，以及沿垂直於Y方向的X方向從第一部分122朝向閘極結構130延伸的第二部分124。第一部分122在源極區域S101和汲極區域D101之間延伸，從而用作能夠在半導體層115中以及在源極區域S101和汲極區域D101之間形成電晶體通道的電晶體閘極。因此，在本公開的一些實施例中，第一部分122被稱為本徵閘極。第二部分124在汲極區域D101和體接觸區域B101之間延伸，因此不會在半導體層115中形成電晶體通道。因此，在本公開的一些實施例中，第二部分124可以被稱為非本徵閘極或閘極延伸。本徵閘極122及其下面的主動區域112與源極區域S101和汲極區域D101一起形成SOI電晶體TR101。
與閘極結構120相似，閘極結構130具有沿Y方向延伸的第一部分132，以及沿X方向從第一部分132朝向閘極結構120延伸的第二部分134。第一部分132在源極區域S102和汲極區域D102之間延伸，從而用作能夠在半導體層115中以及在源極區域S102和汲極區域D102之間形成電晶體通道的本徵閘極。第二部分134在汲極區域D102和體接觸區域B102之間延伸，因此不會在半導體層115中形成電晶體通道。因此，在一些實施例
中，第二部分134可以被稱為非本徵閘極或閘極延伸。本徵閘極132及其下面的主動區域112與源極區域S102和汲極區域D102一起形成SOI電晶體TR102。汲極區域D101電連接到汲極區域D102(例如，通過使用汲極接觸件以及在汲極接觸件上方的下一層中的金屬線，這將在下面更詳細地描述)，從而允許SOI電晶體TR101和TR102之間的汲極到汲極連接。
如圖1A的俯視圖所示，隔離區域114包括非本徵閘極124、134之間的第一STI部分114a、以及汲極區域D101、D102之間的第二STI部分114b。第一STI部分114a的在X方向上測量的第一STI寬度W11大於第二部分114b的在X方向上的第二STI寬度W12。STI寬度差導致主動區域112具有呈倒U形的主體部分112a(從俯視圖看)，以及從主體部分112a的相對側朝向彼此突出的第一、第二延伸部(可互換地稱為凸部(jogs))112b、112c。汲極區域D101的一部分形成在第一延伸部112b中(即在延伸部112b中摻雜有n型或p型雜質以用作汲極區域的一部分)，因此在本公開中第一延伸部112b可以可互換地稱為汲極延伸部。類似地，汲極區域D102的一部分形成在第二延伸部112c中，因此在本公開中第二延伸部112c可以可互換地稱為汲極延伸部。
延伸部(或凸部)112b和112c有助於減小本徵閘極122和132之間的本徵閘極到閘極距離T101，同時保持汲極區域D101和D102足夠大以符合預定設計規則。
此外，較寬STI部分114a允許被分開非本徵閘極到閘極距離T102的非本徵閘極124和134足夠大以符合預定設計規則，同時保持非本徵閘極124和134延伸超過較寬STI區域114a的相反邊界(即如圖1A所示的俯視圖的較寬STI部分114a的最左邊界和最右邊界)。以此方式，可以減小本徵閘極到閘極距離T101，同時保持非本徵閘極到閘極距離T102足夠大，以防止在積體電路(IC)設計流程中違反設計規則檢查(DRC)。
在一些實施例中，第二STI寬度W12與第一STI寬度W11之比在約1：5至約1：1的範圍內。在一些實施例中，第一STI寬度W11在約0.5um至約1um的範圍內，並且第二STI寬度W12在約0.2um至約0.5um的範圍內。在一些實施例中，凸部112b沿著遠離左側本徵閘極122的X方向從第一STI部分114a的最左邊界突出達非零距離T103，該非零距離T103在從約0.1um到約0.5um的範圍內。凸部112c沿著遠離右側本徵閘極132的X方向從第一STI部分114a的最右邊界突出達非零距離T104，該非零距離T104在約0.1um至約0.5um的範圍內。在某些實施例中，在此上下文中使用的術語“約”是指比所述值或所述值範圍更大或更小例如所述值的諸如5%、10%、15%等之類的百分比。
非本徵閘極124延伸超過第一STI部分114a的最左邊界達非零距離T105，這進而允許將汲極區域D101與體接觸區域B101分開。非本徵閘極134延伸超過第一
STI部分114a的最右邊界達非零距離T106，這進而允許將汲極區域D102與體接觸區域B102分開。在一些實施例中，非零距離T105和/或非零距離T106在約0.1um至約0.2um的範圍內。
積體電路100還包括分別覆蓋在汲極區域D101和D102上的汲極接觸件141和142，以提供到汲極區域D101和D102的電連接。此外，積體電路100還包括與體接觸區域B101和B102交疊的體接觸件143，以提供到體接觸區域B101和B102的電連接。在所描繪的實施例中，從俯視圖看，汲極接觸件141、142和體接觸件143具有矩形輪廓。在一些其他實施例中，從俯視圖來看，汲極接觸件141、142和體接觸件143具有圓形或橢圓形輪廓，取決於微影和蝕刻技術。
在一些實施例中，汲極接觸件141、142和體接觸件143由一種或多種導電材料形成，例如，鈷、銅、鎢和/或其他合適的金屬。汲極接觸件141、142和體接觸件143的形成例如包括：在形成源極/汲極區域和體接觸區域的摻雜工藝之後在基板110之上沉積第一層間電介質(ILD)層151，可選地執行CMP工藝以使第一ILD層151與閘極結構120、130齊平，在第一ILD層151中蝕刻接觸件開口以暴露汲極區域、體接觸區域和源極區域，在接觸件開口中沉積一種或多種導電材料，以及執行CMP工藝以使一種或多種導電材料與閘極結構120、130平坦化。因此，接觸件開口中的剩餘的導電材料用作接觸件(例
如，汲極接觸件141、142和體接觸件143)。在示例性接觸件形成工藝中，汲極接觸件141、142與體接觸件143同時形成，因此所得的汲極接觸件141、142可以具有與體接觸件143相同的材料和相同的高度。儘管接觸件(例如，圖1C所示的汲極接觸件141、142)的橫截面具有豎直側壁，但它們可以具有錐形側壁，如圖1C所示的接觸件141、142中的虛線所示。此外，在其中接觸件具有錐形側壁的一些實施例中，接觸件在朝向基板110的方向上逐漸變細，該方向與閘極結構120和130逐漸變細的方向相反。
積體電路100還包括閘極結構120、130和接觸件141-143之上的下一層上的多條金屬線161和162(在本公開中可互換地稱為“M1”金屬線)。M1金屬線161沿著X方向跨汲極接觸件141和142延伸，並且M1金屬線162沿著X方向跨體接觸件143延伸。這樣，M1金屬線162通過使用體接觸件143而電連接到體接觸區域B101和B102，並且M1金屬線161通過使用汲極接觸件141和142而電連接到汲極區域D101和D102。換句話說，不同的SOI電晶體TR101、TR102的汲極區域D101、D102使用公共金屬線161電連接，從而實現SOI電晶體TR101和TR102之間的汲極到汲極連接。
在一些實施例中，M1金屬線161和162包括導電材料，例如，鈷、銅、鎢和/或其他合適的金屬。M1金屬線161和162的形成包括例如但不限於：在第一ILD
層151之上沉積第二ILD層152，在第二ILD層152中且接觸件141-143之上蝕刻溝槽，在溝槽中沉積一種或多種導電材料，並執行CMP工藝以平坦化該一種或多種導電材料。溝槽中的剩餘的導電材料因此用作M1金屬線161和162。儘管M1金屬線(例如，圖1C和圖1D所示的金屬線161、162)的橫截面具有豎直側壁，但在一些其他實施例中它們可以具有錐形側壁，如在圖1C和圖1D中所示的M1金屬線161、162中的虛線所示。此外，在其中M1金屬線具有錐形側壁的一些實施例中，M1金屬線在朝向基板110的方向上逐漸變細，該方向與閘極結構120和130逐漸變細的方向相反。
在一些實施例中，M1金屬線161延伸超過第二STI部分114b的相對側，從而到達第二STI部分114b的左側的汲極接觸件141以及第二STI部分114b的右側的汲極接觸件142。在一些實施例中，當從上方觀察時，M1金屬線162延伸超過主動區域112的相反的最外邊界達非零距離。在一些實施例中，M1金屬線162是跨多個主動區域112延伸的Vdd線。
圖2A示出了根據一些實施例的示例性積體電路200的俯視圖。圖2B是沿著圖2A中的B-B’線截取的積體電路200的截面圖，圖2C是沿著圖2A中的C-C’線截取的積體電路200的截面圖，以及圖2D是沿著圖2A中的D-D’線截取的積體電路200的截面圖。
積體電路200包括SOI基板210，該SOI基板
210設置有主動區域212，該主動區域212由橫向圍繞主動區域212的外部隔離區域(例如STI區域)214以及封閉在主動區域212內的多個內部隔離區域(例如STI區域)216a、216b和216c限定。SOI基板210由基底基板211、掩埋絕緣體層213和半導體層215組成。SOI基板210的材料和製造方法類似於先前關於圖1A-1D所討論的SOI基板110的材料和製造方法，因此為了簡明起見不再重複。
通過沉積、微影和遮罩技術以及乾蝕刻工藝在主動區域212上形成閘極結構220、230、240、250和260。閘極結構220-260各自包括閘極介電層GD和閘極電極層GE。閘極結構220-260的材料和製造方法與先前關於圖1A-1D所討論的閘極結構120-130的材料和製造方法類似，因此為了簡明起見不再重複。
如圖2A所示，閘極結構220是L形多晶矽閘極(從俯視圖看)，因此在半導體層115中創建三個不同的區域，包括源極區域S201、汲極區域D201和體接觸區域B201。閘極結構220包括沿著Y方向在源極區域S201和汲極區域D201之間延伸的本徵閘極222，以及沿著X方向在汲極區域D201和體接觸區域B201之間延伸的非本徵閘極224。本徵閘極222及其下面的主動區域與源極區域S201和汲極區域D201一起形成SOI電晶體TR201。類似地，從俯視圖看，閘極結構230是緊挨著閘極結構220的L形多晶矽閘極，並且它在半導體層215
中創建三個不同的區域，包括源極區域S202、汲極區域D202和體接觸區域B202。閘極結構230包括沿著Y方向在源極區域S202和汲極區域D202之間延伸的本徵閘極232，以及沿著X方向在汲極區域D202和體接觸區域B202之間延伸的非本徵閘極234。本徵閘極232及其下面的主動區域212與源極區域S202和汲極區域D202一起形成SOI電晶體TR202。
SOI電晶體TR201的汲極區域D201鄰接SOI電晶體TR202的汲極區域D202，因此允許SOI電晶體TR201和TR202之間的汲極到汲極連接，而無需使用汲極接觸件以及連接這些汲極接觸件的M1金屬線。更具體地，主動區域212包括延伸部212a，該延伸部212a沿X方向從內部STI區域216a的最左邊界朝向閘極結構230突出達非零距離，並且主動區域212還包括延伸部212b，該延伸部212b沿X方向從內部STI區域216a的最右邊界朝向閘極結構220突出達非零距離。延伸部212a和212b彼此鄰接，並且因此“合併”在一起以限定內部STI區域216a的下邊界。換句話說，汲極區域D201和D202一起用作在閘極結構220和230之間連續延伸的共用汲極區域。應當理解，延伸部212a和212b之間的虛線僅用於說明。實際上，在延伸部212a和212b之間可能沒有可區分的介面。汲極區域D201的一部分形成在延伸部212a中，因此在本公開中延伸部212a可以可互換地稱為汲極延伸部。類似地，汲極區域D202的一部
分形成在延伸部212b中，因此在本公開中延伸部212b可以也可互換地稱為汲極延伸部。
閘極結構240是L形多晶矽閘極(從俯視圖看)，因此在主動區域212中創建三個不同的區域，包括源極區域S203、汲極區域D203和體接觸區域B203。閘極結構240包括沿Y方向在源極區域S203和汲極區域D203之間延伸的本徵閘極242，以及沿X方向在汲極區域D203和體接觸區域B203之間延伸的非本徵閘極244。本徵閘極242及其下面的主動區域與源極區域S203和汲極區域D203一起形成SOI電晶體TR203。SOI電晶體TR203的源極區域S203鄰接SOI電晶體TR202的源極區域S202。換句話說，源極區域S202和S203一起用作在閘極結構230和240之間連續延伸的共用源極區域。
閘極結構250是T形多晶矽閘極(從俯視圖看)，因此在主動區域212中創建三個不同的區域，包括源極/汲極區域S/D204和體接觸區域B204。閘極結構250包括沿Y方向在源極/汲極區域S/D204之間延伸的本徵閘極252，以及沿X方向在源極/汲極區域S/D204與體接觸區域B204之間延伸的非本徵閘極254。本徵閘極252及其下面的主動區域與源極/汲極區域S/D204一起形成SOI電晶體TR204。
SOI電晶體TR204的源極/汲極區域S/D204之一鄰接SOI電晶體TR203的汲極區域D203，因此允許SOI電晶體TR203和TR204之間的汲極到汲極連接、或
源極到汲極連接，而無需使用源極/汲極接觸件以及連接源極/汲極接觸件的M1金屬線。更具體地，主動區域212包括延伸部212c，該延伸部212c沿X方向從內部STI區域216b的最左邊界朝向閘極結構250突出達非零距離，並且主動區域212還包括延伸部212d，該延伸部212d沿X方向從內部STI區域216b的最右邊界朝向閘極結構240突出達非零距離。延伸部212c和212d彼此鄰接，因此被合併在一起以限定內部STI區域216b的下邊界。應當理解，延伸部212c和212d之間的虛線僅用於說明。實際上，在延伸部212c和212d之間可能沒有可區分的介面。汲極區域D203的一部分形成在延伸部212c中，因此在本公開中延伸部212c可以可互換地稱為汲極延伸部。類似地，汲極區域S/D204的一部分形成在延伸部212d中，因此在本公開中延伸部212d也可以可互換地稱為源極/汲極延伸部。
閘極結構260是T形多晶矽閘極(從俯視圖看)，因此在主動區域212中創建三個不同的區域，包括汲極區域D205、源極區域S205和體接觸區域B205。閘極結構260包括沿Y方向在源極區域S205和汲極區域D205之間延伸的本徵閘極262，以及沿X方向在源極/汲極區域S205、D205和體接觸區域B205之間延伸的非本徵閘極264。本徵閘極262及其下面的主動區域與源極區域S205和汲極區域D205一起形成SOI電晶體TR205。
SOI電晶體TR205的汲極區域D205鄰接SOI
電晶體TR204的源極/汲極區域S/D204之一，因此允許SOI電晶體TR204和TR205之間的汲極到汲極連接、或源極到汲極連接，而無需使用源極/汲極接觸件以及連接源極/汲極接觸件的M1金屬線。更具體地，主動區域212包括延伸部212e，該延伸部212e沿X方向從內部STI區域216c的最左邊界朝向閘極結構260突出達非零距離，並且主動區域212還包括延伸部212f，該延伸部212f沿X方向從內部STI區域216c的最右邊界朝向閘極結構220突出達非零距離。延伸部212e和212f彼此鄰接，因此被合併在一起並限定內部STI區域216c的下邊界。應當理解，延伸部212e和212f之間的虛線僅用於說明。實際上，在延伸部212e和212f之間可能沒有可區分的介面。源極/汲極區域S/D204的一部分形成在延伸部212e中，因此在本公開中延伸部212e可以可互換地稱為源極/汲極延伸部。類似地，汲極區域D205的一部分形成在延伸部212f中，因此在本公開中延伸部212f也可以可互換地稱為汲極延伸部。
源極/汲極區域、體接觸區域和閘極結構的形成和材料與先前關於圖1A-1D討論的相似，因此為了簡明起見不再重複。
體接觸區域B201-B205是主動區域212中的連續延伸的體接觸區域的部分。此外，積體電路200還包括與體接觸區域B201-B205交疊的多個體接觸件270，以提供到體接觸區域B201-B205的電連接。在所描繪的實
施例中，從俯視圖看，體接觸件270具有矩形輪廓。在一些其他實施例中，體接觸件270具有圓形或橢圓形輪廓(從俯視圖看)，取決於微影和蝕刻技術。體接觸件270的材料類似於先前關於圖1A-1D所討論的體接觸件143的材料。體接觸件270的形成包括例如但不限於：在形成源極/汲極區域和體接觸區域的摻雜工藝之後在基板210之上沉積第一ILD層291，可選地執行CMP工藝以使第一ILD層291與閘極結構220-260齊平，在第一ILD層291中蝕刻接觸開口以暴露體接觸區域，在接觸開口中沉積一種或多種導電材料，以及執行CMP工藝以使該一種或多種導電材料與閘極結構220-260平坦化。接觸開口中的剩餘的導電材料因此用作體接觸件270。
積體電路200還包括在閘極結構220-260和體接觸件270之上的下一層上的M1金屬線280。M1金屬線280沿X方向跨體接觸件270延伸，因此M1金屬線280通過使用體接觸件270而電連接到體接觸區域B201-B205。M1金屬線280的材料類似於先前關於圖1A-1D所討論的M1金屬線161和162的材料，因此為了簡潔起見不再重複。M1金屬線280的形成包括例如但不限於：在第一ILD層291之上沉積第二ILD層292，在第二ILD層292中並跨所有體接觸件270蝕刻溝槽，在溝槽中沉積一種或多種導電材料，以及執行CMP工藝以平坦化該一種或多種導電材料。溝槽中的剩餘的導電材料因此用作M1金屬線280。在一些實施例中，M1金屬線
280是跨多個主動區域212延伸的Vdd線。
圖3A示出了根據一些實施例的示例性積體電路300的俯視圖。圖3B是沿著圖3A中的B-B’線截取的積體電路300的截面圖，圖3C是沿著圖3A中的C-C’線截取的積體電路300的截面圖，以及圖3D是沿著圖3A中的D-D’線截取的積體電路300的截面圖。
積體電路300包括SOI基板310，該SOI基板310設置有主動區域312，該主動區域312由橫向圍繞主動區域312的外部隔離區域(例如STI區域)314以及封閉在主動區域312內的內部隔離區域(例如STI區域)316限定。SOI基板310由基底基板311、掩埋絕緣體層313和半導體層315組成。SOI基板310的材料和製造方法類似於先前關於圖1A-1D所討論的SOI基板110的材料和製造方法，並且為了簡明起見不再重複。
通過沉積、微影和遮罩技術以及乾蝕刻工藝在主動區域312上形成閘極結構320和330。閘極結構320和330各自包括閘極介電層GD和閘極電極層GE。閘極結構320和330的材料和製造方法類似於先前關於圖1A-1D所討論的閘極結構120-130的材料和製造方法，因此為了簡明起見不再重複。
如圖3A所示，閘極結構320是T形多晶矽閘極(從俯視圖看)，因此在半導體層315中創建三個不同的區域，包括源極區域S301、汲極區域D301和體接觸區域B301。閘極結構320包括沿Y方向在源極區域S301
和汲極區域D301之間延伸的本徵閘極322，以及沿X方向在汲極區域D301和體接觸區域B301之間延伸的非本徵閘極324。本徵閘極322及其下面的主動區域312與源極區域S301和汲極區域D301一起形成SOI電晶體TR301。非本徵閘極324橫向延伸超過主動區域312的相對側達相等或不相等的非零距離。
類似地，閘極結構330也是緊挨著閘極結構320的T形多晶矽閘極(從俯視圖看)，並且它在半導體層315中創建三個不同的區域，包括源極區域S302、汲極區域D302和體接觸區域B302。閘極結構330包括沿Y方向在源極區域S302和汲極區域D302之間延伸的本徵閘極332，以及沿X方向在汲極區域D302和體接觸區域B302之間延伸的非本徵閘極334。本徵閘極332及其下面的主動區域312與源極區域S302和汲極區域D302一起形成SOI電晶體TR302。非本徵閘極334橫向延伸超過主動區域312的相對側達相等或不相等的非零距離。
體接觸區域B301和B302是主動區域312中的連續延伸的體接觸區域BC的部分。此外，在所描繪的實施例中，連續體接觸區域BC的最左邊界延伸超過左側SOI電晶體TR301的源極區域S301的最左邊界達非零距離T301，但是連續體接觸區域BC的最右邊界從右側SOI電晶體TR302的源極區域S302的最右邊界後退(set back)達非零距離T302。在所描繪的實施例中，非零距離T302小於非零距離T301。在一些其他實施例中，非
零距離T302大於或等於非零距離T301。
SOI電晶體TR301的汲極區域D301鄰接SOI電晶體TR302的汲極區域D302，因此允許SOI電晶體TR301和TR302之間的汲極到汲極連接，而無需使用汲極接觸件以及連接汲極接觸件的M1金屬線。更具體地，主動區域312包括延伸部312a，該延伸部312a沿X方向從內部STI區域316的最左邊界朝向閘極結構330突出達非零距離，並且主動區域312還包括延伸部312b，該延伸部312b沿X方向從內部STI區域316的最右邊界朝向閘極結構320突出達非零距離。延伸部312a和312b彼此鄰接，因此被合併在一起以限定內部STI區域316的下邊界。換句話說，汲極區域D301和D302一起用作在閘極結構320和330之間連續延伸的共用汲極區域。應理解，延伸部312a和312b之間的虛線僅用於說明。實際上，在延伸部312a和312b之間可能沒有可區分的介面。汲極區域D301的一部分形成在延伸部312a中，因此在本公開中延伸部312a可以可互換地稱為汲極延伸部。類似地，汲極區域D302的一部分形成在延伸部312b中，因此在本公開中延伸部312b也可以可互換地稱為汲極延伸部。
源極區域S301、S302、汲極區域D301、D302、體接觸區域B301、B302、以及閘極結構320、330的形成和材料與先前關於圖1A-1D討論的類似，因此為了簡明起見不再重複。
積體電路300還包括與體接觸區域B301和B302交疊的體接觸件340，以提供到體接觸區域B301和B305的電連接。在所描繪的實施例中，從俯視圖看，體接觸件340具有矩形輪廓。在一些其他實施例中，體接觸件340具有圓形或橢圓形輪廓(從俯視圖看)，取決於微影和蝕刻技術。體接觸件340的材料類似於先前關於圖1A-1D所討論的體接觸件143的材料。體接觸件340的形成包括例如但不限於：在形成源極/汲極區域和體接觸區域的摻雜工藝之後在基板310之上沉積第一ILD層361，可選地執行CMP工藝以使第一ILD層361與閘極結構320和330齊平，在第一ILD層361中蝕刻接觸開口以暴露體接觸區域，在接觸開口中沉積一種或多種導電材料，以及執行CMP工藝以使該一種或多種導電材料與閘極結構320和330平坦化。接觸開口中的剩餘的導電材料因此用作體接觸件340。
積體電路300還包括在閘極結構320-330和體接觸件340之上的下一層上的M1金屬線350。M1金屬線350沿X方向跨體接觸件340延伸，因此M1金屬線350通過使用體接觸件340而電連接到體接觸區域B301-B302。M1金屬線350的材料類似於先前關於圖1A-1D所討論的M1金屬線161和162的材料，因此為了簡潔起見不再重複。M1金屬線350的形成包括例如但不限於：在第一ILD層361之上沉積第二ILD層362，在第二ILD層362中並且跨所有體接觸件340蝕刻溝槽，
在溝槽中沉積一種或多種導電材料，以及執行CMP工藝以平坦化該一種或多種導電材料。溝槽中的剩餘的導電材料因此用作M1金屬線350。在一些實施例中，M1金屬線350是跨多個主動區域312延伸的Vdd線。
如圖3A所示，通過使用主動區域延伸部(在本公開中可互換地稱為汲極延伸部)312a和312b，可以減小本徵閘極322和332之間的本徵閘極到閘極距離T303，同時保持非本徵閘極324和334之間的非本徵閘極到閘極距離T304足夠大以符合預定設計規則。例如，如果使用沒有汲極延伸部或凸部的主動區域佈局圖案(在某些情況下可互換地稱為OD佈局圖案)在自動放置和佈線(APR)操作中生成SOI IC佈局，則自動放置和佈線的佈局中的本徵閘極到閘極距離可能是預期的本徵閘極到閘極距離的約1.15-1.25(例如1.18)倍。然而，如果使用具有汲極延伸部的改進的主動區域佈局圖案來生成SOI IC佈局(例如具有延伸部或凸部312a、312b的SOI IC 300的佈局)，則改進的自動放置和佈線的佈局中的本徵閘極到閘極距離(例如距離T303)可以減小到預期的本徵閘極到閘極距離的約0.85-0.97(例如0.95)倍。此外，由於縮短了本徵閘極到閘極距離，與不涉及汲極延伸部的情況相比，SOI IC中的閘極密度可以增加約14%以上。
此外，通過合併汲極延伸部，可以減少SOI IC中的信號延遲和功耗。例如，與不涉及汲極延伸部的情況相比，具有合併的汲極延伸部的SOI IC(例如SOI IC 300)
中的信號延遲可以減少約1.8%至約9.5%，並且與不涉及汲極延伸部的情況相比，具有合併的汲極延伸部的SOI IC中的功耗可以減少約2%至約5.75%。
除了上述優點之外，合併汲極延伸部可以進一步節省M1金屬線的佈線資源，這將在下面更詳細地描述。圖4是根據本公開的一些實施例的示例性積體電路400的俯視圖，其示出了M1金屬層上的佈線軌跡。積體電路400包括在上排中沿著X方向並排佈置的SOI電晶體TR401、TR402、TR403、TR404、TR405和TR406，以及在下排中沿著X方向並排佈置的SOI電晶體TR407、TR408、TR409、TR410、TR411和TR412。更具體地，積體電路400包括SOI基板，該SOI基板具有由外部隔離區域(例如STI區域)414限定的上部主動區域412u和下部主動區域412l，以及沿Y方向跨上部主動區域412u和/或下部主動區域412l延伸的閘極結構420、430、440、450、460、470和480。
閘極結構420的上部本徵閘極422形成SOI電晶體TR401，該SOI電晶體TR401在閘極結構420的相對側的上部主動區域412u中具主動極/汲極區域(未標記)，並且閘極結構420的下部本徵閘極426還形成SOI電晶體TR407，該SOI電晶體TR407在閘極結構420的相對側的下部主動區域412l中具主動極/汲極區域(未標記)。類似地，閘極結構430形成在上部主動區域412u中具有相應的源極/汲極區域的SOI電晶體TR402、以及
在下部主動區域412l中具有相應的源極/汲極區域的SOI電晶體TR408；閘極結構440形成在上部主動區域412u中具有相應的源極/汲極區域的SOI電晶體TR403；閘極結構450形成在上部主動區域412u中具有相應的源極/汲極區域的SOI電晶體TR404、以及在下部主動區域412l中具有相應的源極/汲極區域的SOI電晶體TR409；閘極結構480形成在下部主動區域412l中具有相應的源極/汲極區域的SOI電晶體TR410；閘極結構460形成在上部主動區域412u中具有相應的源極/汲極區域的SOI電晶體TR405、以及在下部主動區域412l中具有相應的源極/汲極區域的SOI電晶體TR411；以及閘極結構470形成在上部主動區域412u中具有相應的源極/汲極區域的SOI電晶體TR406、以及在下部主動區域412l中具有相應的源極/汲極區域的SOI電晶體TR412。
積體電路400包括封閉在上部主動區域412u內的多個內部隔離區域(例如STI區域)416a、416b和416c。更詳細地，上部主動區域412u具有限定內部隔離區域416a的下邊界的合併源極/汲極延伸部(或凸部)，限定內部隔離區域416b的下邊界的合併源極/汲極延伸部、以及限定內部隔離區域416c的下邊界的合併源極/汲極延伸部。上部主動區域412u的這些合併源極/汲極延伸部允許SOI電晶體TR402、TR403、TR404和TR405的相鄰兩項之間的汲極到汲極連接、源極到汲極連接、和/或源極到源極連接，而無需使用源極/汲極接觸件和M1金屬
線。
類似地，積體電路400包括封閉在下部主動區域412l內的多個內部隔離區域(例如，STI區域)416d、416e和416f。更詳細地，下部主動區域412l具有限定內部隔離區域416d的上邊界的合併源極/汲極延伸部(或凸部)、限定內部隔離區域416e的上邊界的合併源極/汲極延伸部、以及限定內部隔離區域416f的上邊界的合併源極/汲極延伸部。下部主動區域412l的這些合併源極/汲極延伸部允許SOI電晶體TR408、TR409、TR410和TR411的相鄰兩項之間的汲極到汲極連接、源極到汲極連接、和/或源極到源極連接，而無需使用源極/汲極接觸件和M1金屬線，從而節省了M1金屬層的佈線資源，如下更詳細描述的。
積體電路400包括接觸件(例如，閘極接觸件、源極/汲極接觸件和體接觸件)490以及閘極結構440-470和接觸件490上方的下一層上的M1金屬層。M1金屬層包括M1金屬線481、482、483、484、485、486、487和488。M1金屬線481和488是分別跨上部主動區域412u和下部主動區域412l的體接觸區域延伸的Vdd線。M1金屬線481通過使用多個體接觸件490電連接到上部主動區域412u的體接觸區域，並且M1金屬線488通過使用多個體接觸件490電連接到下部主動區域412l的體接觸區域。
M1金屬線482具有佈線在假想佈線網格的軌跡6
上的X方向延伸部分，從假想佈線網格的軌跡6延伸到假想佈線網格的軌跡3的左側Y方向部分，以及從假想佈線網格的軌跡6延伸到假想佈線網格的軌跡5的右側Y方向部分。M1金屬線482通過使用源極/汲極接觸件490電連接到SOI電晶體TR401的源極/汲極區域，通過使用源極/汲極接觸件490電連接到SOI電晶體TR407的源極/汲極區域，並且還通過使用閘極接觸件490電連接到閘極結構450。
M1金屬線483被佈線在假想佈線網格的軌跡5上，並且通過使用閘極接觸件490電連接到閘極結構430。M1金屬線484具有佈線在假想佈線網格的軌跡4上的X方向延伸部分，以及從假想佈線網格的軌跡44延伸到假想佈線網格的軌跡5的Y方向延伸部分。M1金屬線484通過使用閘極接觸件490而電連接到閘極結構420，通過使用閘極接觸件490而電連接到閘極結構440，並且還通過使用另一閘極接觸件490而電連接到閘極結構480。
M1金屬線485具有分別佈線在假想佈線網格的軌跡6、軌跡3和軌跡4上的三個X方向延伸部分、以及從假想佈線網格的軌跡3延伸到軌跡6的Y方向延伸部分。M1金屬線485通過使用源極/汲極接觸件490電連接到SOI電晶體TR403和TR404的合併源極/汲極區域，通過使用源極/汲極接觸件490電連接到SOI電晶體TR409和TR410的合併源極/汲極區域，並通過使用閘極接觸件490電連接到閘極結構470。金屬線486佈線在假想佈線
網格的軌跡5上，並通過閘極接觸件490電連接到閘極結構460。金屬線487從假想佈線網格的軌跡3延伸到軌跡6，並通過使用各自的源極/汲極接觸件490電連接到SOI電晶體TR406和TR412的源極/汲極區域。
如上面關於積體電路結構400的M1金屬線所述，圖4所示的M1金屬線均未佈線在假想佈線網格的軌跡1、軌跡2以及軌跡7-軌跡11上。因此，在積體電路400中，至少有七個佈線軌跡可用於佈線其他電路。相反，如果上部主動區域412a不具有用於汲極到汲極連接、源極到汲極連接、和/或源極到源極連接的合併源極/汲極延伸部，則被配置用於汲極到汲極連接、源極到汲極連接、和/或源極到源極連接的另外的金屬線將佈線在假想佈線網格的軌跡7、軌跡8、軌跡9或軌跡10上(例如，佈線在軌跡7上)，因此會花費額外的佈線軌跡。因此，具有合併主動區域延伸部的積體電路400可以節省M1金屬層的佈線資源。
圖5是根據本公開的一些實施例的示例性積體電路500的俯視圖。如圖5所示，積體電路500包括在上排中沿X方向並排佈置的SOI電晶體TR501、TR502、TR503、TR504，以及在下排中沿X方向並排佈置的SOI電晶體TR505、TR506、TR507和TR508。積體電路500包括SOI基板，該SOI基板具有由外部隔離區域(例如STI區域)514限定的上部主動區域512u和下部主動區域512l，以及沿Y方向跨上部主動區域512u和下部主
動區域512l二者延伸的閘極結構520、530、540和550。
閘極結構520的上部本徵閘極522形成SOI電晶體TR501，該SOI電晶體TR501在閘極結構520的相對側的上部主動區域512u中具主動極/汲極區域(未標記)，並且閘極結構520的下部本徵閘極526形成SOI電晶體TR505，該SOI電晶體TR505在閘極結構520的相對側的下部主動區512l中具主動極/汲極區域(未標記)。類似地，閘極結構530形成在上部主動區域512u中具有相應的源極/汲極區域的SOI電晶體TR502、以及在下部主動區域512l中具有相應的源極/汲極區域的SOI電晶體TR506；閘極結構540形成在上部主動區域512u中具有相應的源極/汲極區域的SOI電晶體TR503、以及在下部主動區域512l中具有相應的源極/汲極區域的SOI電晶體TR507；以及閘極結構550形成在上部主動區域512u中具有相應的源極/汲極區域的SOI電晶體TR504、以及在下部主動區域512l中具有相應的源極/汲極區域的SOI電晶體TR508。
積體電路500包括封閉在上部主動區域512u內的多個內部隔離區域(例如STI區域)516a和516b。更詳細地，上部主動區域512u具有限定內部隔離區域516a的下邊界的合併源極/汲極延伸部(或凸部)，以及限定內部隔離區域516b的下邊界的合併源極/汲極延伸部。上部主動區域512u的這些合併源極/汲極延伸部允許SOI電
晶體TR502、TR503和TR504中的相鄰兩項之間的汲極到汲極連接、源極到汲極連接、和/或源極到源極連接，而無需使用源極/汲極接觸件和其他的M1金屬線。
類似地，積體電路500包括封閉在下部主動區域512l內的多個內部隔離區域(例如STI區域)516c和516d。更詳細地，下部主動區域512l具有限定內部隔離區域516c的上邊界的合併源極/汲極延伸部(或凸部)，以及限定內部隔離區域516d的上邊界的合併源極/汲極延伸部。下部主動區域512l的這些合併源極/汲極延伸部允許SOI電晶體TR505和TR506之間以及SOI電晶體TR507和TR508之間的汲極到汲極連接、源極到汲極連接、和/或源極到源極連接，而無需使用源極/汲極接觸件和其他的M1金屬線。
積體電路500還包括接觸件(例如，閘極接觸件、源極/汲極接觸件和體接觸件)570，以及閘極結構520-550和接觸件570上方的下一層上的M1金屬層。M1金屬層包括M1金屬線561、562、563、564、565、566、567和568。M1金屬線561和568是分別跨上部主動區域512u和下部主動區域512l的體接觸區域延伸的Vdd線。M1金屬線561通過使用多個體接觸件570電連接到上部主動區域512u的體接觸區域，並且M1金屬線568通過使用多個體接觸件570電連接到下部主動區域512l的體接觸區域。
M1金屬線562沿X方向跨SOI電晶體
TR501-TR504延伸。M1金屬線562通過使用源極/汲極接觸件570而電連接到SOI電晶體TR501的源極/汲極區域，電連接到SOI電晶體TR502和TR503的合併源極/汲極延伸部，並電連接到SOI電晶體TR504的源極/汲極區域。M1金屬線563沿X方向跨閘極結構520延伸，並且通過使用閘極接觸件570而電連接到閘極結構520。M1金屬線564沿Y方向跨閘極結構530延伸，並且通過使用閘極接觸件570而電連接到閘極結構530。M1金屬線565沿X方向跨閘極結構540延伸，並通過使用閘極接觸件570而電連接到閘極結構540。M1金屬線566沿X方向跨閘極結構550延伸，並通過使用閘極接觸件570而電連接到閘極結構550。M1金屬線567具有跨下排中的SOI電晶體TR505-TR508延伸的下部X方向延伸部分567a、跨上排中的SOI電晶體TR504延伸的上部X方向延伸部分567b(比下部X方向延伸部分567a更短)、以及連接下部X方向延伸部分567a和上部X方向延伸部分567b的Y方向延伸部分567c。M1金屬線567通過使用源極/汲極接觸件570而電連接到SOI電晶體TR505的源極/汲極區域，通過使用源極/汲極接觸件570而電連接到SOI電晶體TR508的源極/汲極區域，並電連接到SOI電晶體TR503和TR504的合併源極/汲極延伸部。
圖6是根據本公開的一些實施例的示例性積體電路600的俯視圖。如圖6所示，積體電路600包括形成在
上部主動區域612u上、並在上排中沿著X方向並排佈置的SOI電晶體TR601、TR602、TR603、TR604、TR605、TR606、TR607、TR608、TR609、TR610、TR611、TR612、TR613、TR614、TR615和TR616，以及形成在下部主動區域612l上、並在下排中沿著X方向並排佈置的SOI電晶體TR617、TR618、TR619、TR620、TR621、TR622、TR623、TR624、TR625、TR626、TR627、TR628、TR629、TR630、TR631和TR632。積體電路600包括封閉在上部主動區域612u和下部主動區域612l內的多個內部隔離區域(例如STI區域，未標記)。更詳細地，上部主動區域612u具有限定內部隔離區域的下邊界的合併源極/汲極延伸部(或凸部)，並且下部主動區域612l具有限定內部隔離區域的上邊界的合併源極/汲極延伸部。上部和下部主動區域612u和612l的合併源極/汲極延伸部允許相應的兩個SOI電晶體之間的汲極到汲極連接、源極到汲極連接、和/或源極到源極連接，而無需使用源極/汲極接觸件和其他的M1金屬線。
積體電路600還包括接觸件(例如，閘極接觸件、源極/汲極接觸件和體接觸件)640，以及SOI電晶體TR601-TR632和接觸件640的閘極結構之上的下一層上的M1金屬層，該M1金屬層具有多個M1金屬線621-639。M1金屬線621和639是分別跨上部主動區域612u和下部主動區域612l的體接觸區域延伸的Vdd線。M1金屬線621通過使用多個體接觸件640而電連接到上
部主動區域612u的體接觸區域，並且M1金屬線639通過使用多個體接觸件640而電連接到下部主動區域612l的體接觸區域。
M1金屬線622具有跨SOI電晶體TR601-603延伸的X方向延伸部分，以及從上排中的SOI電晶體TR601的源極/汲極區域延伸到下排中的SOI電晶體TR617的源極/汲極區域的Y方向延伸部分。M1金屬線622通過使用源極/汲極接觸件640而電連接到SOI電晶體TR601的源極/汲極區域，通過使用源極/汲極接觸件640而電連接到SOI電晶體TR617的源極/汲極區域，並且通過使用閘極接觸件640而電連接到上排SOI電晶體TR603和下排SOI電晶體TR620的共用閘極結構。
M1金屬線623沿著X方向跨上排SOI電晶體TR602和下排SOI電晶體TR618的共用閘極結構延伸，並通過使用閘極接觸件640而電連接到共用閘極結構。
M1金屬線624沿X方向跨上排SOI電晶體TR601和下排SOI電晶體TR617的共用閘極結構、上排SOI電晶體TR602和下排SOI電晶體TR618的共用閘極結構、下排SOI電晶體TR619的閘極結構、以及上排SOI電晶體TR603和下排SOI電晶體TR620的共用閘極結構延伸到上排SOI電晶體TR604的閘極結構。M1金屬線624通過使用閘極接觸件640而電連接到SOI電晶體TR601和TR617的共用閘極結構，通過使用閘極接觸件640而電連接到SOI電晶體TR619的閘極結構，並
且通過閘極接觸件640而電連接到SOI電晶體TR604的閘極結構。
M1金屬線625具有沿X方向從上排SOI電晶體TR603和TR604的合併源極/汲極延伸部延伸到上排SOI電晶體TR608的源極/汲極區域的上部X方向延伸部分，沿X方向跨下排SOI電晶體TR620的閘極結構延伸的下部X方向延伸部，以及連接上部X方向延伸部分和下部X方向延伸部分的Y方向延伸部分。M1金屬線625通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR603和TR604的合併源極/汲極延伸部，通過使用源極/汲極接觸件640而電連接到SOI電晶體TR608的源極/汲極區域，並通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR619和TR620的合併源極/汲極延伸部。
M1金屬線626沿著X方向跨上排SOI電晶體TR605和下排SOI電晶體TR621的共用閘極結構延伸，並且通過使用閘極接觸件640而電連接到該共用閘極結構。M1金屬線627沿著X方向跨上排SOI電晶體TR606和下排SOI電晶體TR622的共用閘極結構延伸，並且通過使用閘極接觸件640而電連接到該共用閘極結構。
M1金屬線628包括從上排SOI電晶體TR606的源極/汲極區域延伸跨過上排SOI電晶體TR612的閘極結構的上部X方向延伸部分，跨下排SOI電晶體TR622和TR623的閘極結構延伸的下部X方向延伸部分，以及
連接上部X方向延伸部分和下部X方向延伸部分的Y方向延伸部分。M1金屬線628還包括從上部X方向延伸部分的最右端延伸到下排SOI電晶體TR629的閘極結構的分支。M1金屬線628通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR606的源極/汲極區域，通過使用源極/汲極件而電連接到下排SOI電晶體TR622的源極/汲極區域，通過使用閘極接觸件640而電連接到上排SOI電晶體TR607和下排SOI電晶體TR623的共用閘極結構，通過使用閘極接觸件640而電連接到上排SOI電晶體TR609的閘極結構，通過使用閘極接觸件640而電連接到上排SOI電晶體TR612的閘極結構，並通過使用閘極接觸件640而電連接到下排SOI電晶體TR629的閘極結構。
M1金屬線629沿著Y方向從上排SOI電晶體TR607的源極/汲極區域延伸到下排SOI電晶體TR623的源極/汲極區域，並跨過上排SOI電晶體TR608和下排SOI電晶體TR625的共用閘極結構的分支。M1金屬線629通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR607的源極/汲極區域，通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR623的源極/汲極區域，並通過使用閘極接觸件640而電連接到電晶體TR608和TR625的共用閘極結構的分支。
M1金屬線630沿著Y方向從上排SOI電晶體TR608的源極/汲極區域延伸到下排SOI電晶體TR624
的源極/汲極區域。M1金屬線630通過使用源極/汲極接觸件640而電連接到SOI電晶體TR608的源極/汲極區域，並且通過使用源極/汲極接觸件640而電連接到SOI電晶體TR624的源極/汲極區域。
M1金屬線631具有從上排SOI電晶體TR608和TR609的合併源極/汲極延伸部延伸到下排SOI電晶體TR624和TR625的合併源極/汲極延伸部的Y方向延伸部分，以及沿著X方向從Y方向延伸部分延伸到上排SOI電晶體TR611和下排SOI電晶體TR627的共用閘極結構的X方向延伸部分。M1金屬線631通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR608和TR609的合併源極/汲極延伸部，通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR624和TR625的合併源極/汲極延伸部，並通過使用閘極接觸件640而電連接到上排SOI電晶體TR611和下排SOI電晶體TR627的共用閘極結構。
M1金屬線632具有從上排SOI電晶體TR608和下排SOI電晶體TR625的共用閘極結構延伸到上排SOI電晶體TR613和下排SOI電晶體TR628的共用閘極結構的L形俯視圖輪廓。M1金屬線632通過使用閘極接觸件640而電連接到上排SOI電晶體TR608和下排SOI電晶體TR625的共用閘極結構，並且通過使用閘極接觸件640而電連接到上排SOI電晶體TR613和下排SOI電晶體TR628的共用閘極結構。
M1金屬線633具有從上排SOI電晶體TR610和下排SOI電晶體TR626的共用閘極結構延伸到SOI電晶體TR611和TR612的合併源極/汲極延伸部的X方向延伸部分，以及從X方向延伸部分的最右端延伸到下排SOI電晶體TR627和TR628的合併源極/汲極延伸部的Y方向延伸部分。M1金屬線633通過使用閘極接觸件640而電連接到上排SOI電晶體TR610和下排SOI電晶體TR626的共用閘極結構，通過使用源極/汲極接觸件640而電連接到SOI電晶體TR611和TR612的合併源極/汲極延伸部，並通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR627和TR628的合併源極/汲極延伸部。
M1金屬線634包括從上排SOI電晶體TR612和TR613的合併源極/汲極延伸部延伸到上排SOI電晶體TR615和下排SOI電晶體TR631的共用閘極結構的上部X方向延伸部分，跨下排SOI電晶體TR629的閘極結構延伸的下部X方向延伸部分，以及連接上部X方向延伸部分和下部X方向延伸部分的Y方向延伸部分。M1金屬線634還包括沿著上排SOI電晶體TR615和下排SOI電晶體TR631的共用閘極結構延伸的Y方向延伸部。M1金屬線634通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR612和TR613的合併源極/汲極延伸部，通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR628和TR629的合併源極/汲極延伸部，並且通過
使用閘極接觸件640而電連接到上排SOI電晶體TR615和下排SOI電晶體TR631的共用閘極結構。
M1金屬線635沿著Y方向從上排SOI電晶體TR613和TR614的合併源極/汲極延伸部延伸到下排SOI電晶體TR629和TR630的合併源極/汲極延伸部。M1金屬線635通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR613和TR614的合併源極/汲極延伸部，並且通過使用另一源極/汲極接觸件640而電連接到下排SOI電晶體TR629和TR630的合併源極/汲極延伸部。
M1金屬線636具有從上排SOI電晶體TR612和TR613的合併源極/汲極延伸部延伸到上排SOI電晶體TR615和下排SOI電晶體TR631的共用閘極結構的L形俯視圖輪廓。M1金屬線636通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR612和TR613的合併源極/汲極延伸部，並且通過使用閘極接觸件640而電連接到上排SOI電晶體TR615和下排SOI電晶體TR631的共用閘極結構。
M1金屬線637通過使用閘極接觸件640而電連接到上排SOI電晶體TR614和下排SOI電晶體TR630的共用閘極結構，通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR631的源極/汲極區域，通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR615的源極/汲極區域，並通過使用閘極接觸件640而電連接到
上排SOI電晶體TR616和下排SOI電晶體TR632的共用閘極結構。
M1金屬線638沿著Y方向從上排SOI電晶體TR616的源極/汲極區域延伸到下排SOI電晶體TR632的源極/汲極區域。M1金屬線638通過使用源極/汲極接觸件640而電連接到上排SOI電晶體TR616的源極/汲極區域，並且通過使用源極/汲極接觸件640而電連接到下排SOI電晶體TR632的源極/汲極區域。
圖7是示出根據本公開的一些實施例的形成SOI IC的方法700的流程圖。儘管方法700被圖示和/或描述為一系列動作或事件，但是將理解，該方法不限於所圖示的順序或動作。因此，在一些實施例中，可以以與所示出的順序不同的循序執行動作，和/或可以同時執行動作。此外，在一些實施例中，可以將所圖示的動作或事件細分為多個動作或事件，它們可以在分開的時間執行或與其他動作或子動作同時執行。在一些實施例中，可以省略一些示出的動作或事件，並且可以包括其他未示出的動作或事件。
在方法700的框701處，在SOI基板的半導體層中形成STI區域以限定具有延伸部(或凸部)的主動區域。圖1A、圖2A、圖3A、圖5和圖6示出了根據一些實施例的具有延伸部的示例主動區域的俯視圖。STI區域的形成包括例如圖案化半導體層以在半導體層中形成溝槽，以及在溝槽中形成電介質材料。
在方法700的框702處，在主動區域之上形成閘極結構。圖1A、圖2A、圖3A、圖5和圖6示出了根據一些實施例的示例閘極結構的俯視圖。可以使用例如以下工藝來形成閘極結構：依次沉積閘極介電層和閘極電極層，並且將閘極電極層和閘極介電層的堆疊圖案化為閘極結構。
在方法700的框703處，在主動區域中形成源極/汲極區域和體接觸區域。圖1A、圖2A、圖3A、圖5和圖6示出了根據一些實施例的示例源極/汲極區域和體接觸區域的俯視圖。可以通過以下工藝來形成源極/汲極區域和體接觸區域：使用例如離子注入工藝來將n型摻雜劑和/或p型摻雜劑摻雜到主動區域中，然後進行退火工藝以啟動所注入的n型摻雜劑和/或p型摻雜劑。
在方法700的框704處，在源極/汲極區域和體接觸區域之上形成第一ILD層(可互換地稱為ILD0層)。圖1B-1D、圖2B-2D和圖3B-3D示出了示例ILD0層的截面圖。可以使用例如適當的沉積技術(例如CVD)來形成ILD0層。
在方法700的框705處，形成穿過ILD0層到主動區域的源極/汲極接觸件、閘極接觸件和體接觸件。圖1A、圖2A、圖3A、圖5和圖6示出了根據一些實施例的示例源極/汲極接觸件、閘極接觸件和體接觸件的俯視圖。這些接觸件可以使用例如以下工藝來形成：圖案化ILD0層以形成延伸穿過ILD0層的接觸開口或孔，以及將一種或多
種金屬沉積到接觸開口中。
在方法700的框706處，在ILD0層之上形成第二ILD層(可互換地稱為ILD1層)。圖1B-1D、圖2B-2D和圖3B-3D示出了示例ILD1層的截面圖。可以使用例如適當的沉積技術(例如CVD)來形成ILD1層。
在方法700的框707處，形成M1金屬線在ILD1層中並與相應的接觸件交疊。圖1A、圖2A、圖3A、圖5和圖6示出了根據一些實施例的示例M1金屬線的俯視圖。這些M1金屬線可以使用例如以下工藝來形成：圖案化ILD1層以在ILD1層中形成溝槽，以及將一種或多種金屬沉積到溝槽中。
圖8是根據一些實施例的電子設計自動化(EDA)系統800的示意圖。根據一個或多個實施例的本文所述的生成設計佈局(例如SOI積體電路100、200、300、400、500和600的佈局)的方法可以例如使用根據一些實施例的EDA系統800來實現。在一些實施例中，EDA系統800是能夠執行APR操作的通用計算設備。EDA系統800包括硬體處理器802和非暫態電腦可讀存儲介質804。此外，電腦可讀存儲介質804被編碼(即存儲)有可執行指令集806、設計佈局807、設計規則檢查(DRC)平臺809、或用於執行該指令集的任何中間資料。每個設計佈局807包括集成晶片的圖形表示，例如GSII檔。每個DRC平臺809包括特定於為製造設計佈局807而選擇的半導體工藝的設計規則清單。由硬體處理器802執行指令806、
設計佈局807和DRC平臺809(至少部分地)表示EDA工具，它實現根據一個或多個實施例的本文所述方法(以下稱為所提到的工藝和/或方法)的一部分或全部。
處理器802通過匯流排808電耦合至電腦可讀存儲介質804。處理器802還通過匯流排808電耦合至I/O介面810。網路介面812還通過匯流排808電連接到處理器802。網路介面812連接到網路818，以便處理器802和電腦可讀存儲介質804能夠通過網路814連接到外部元件。處理器802被配置為執行編碼在電腦可讀存儲介質804中的指令806，以使EDA系統800可用於執行所提到的工藝和/或方法的一部分或全部。在一個或多個實施例中，處理器802是中央處理單元(CPU)、多處理器、分散式處理系統、專用積體電路(ASIC)、和/或合適的處理單元。
在一個或多個實施例中，電腦可讀存儲介質804是電、磁、光、電磁、紅外線、和/或半導體系統(或裝置或設備)。例如，電腦可讀存儲介質804包括半導體或固態記憶體、磁帶、可移動電腦磁片、隨機存取記憶體(RAM)、唯讀記憶體(ROM)、剛性磁片、和/或光碟。在使用光碟的一個或多個實施例中，電腦可讀存儲介質804包括光碟唯讀記憶體(CD-ROM)、讀/寫光碟(CD-R/W)、和/或數位視訊光碟(DVD)。
在一個或多個實施例中，電腦可讀存儲介質804存儲指令806、設計佈局807(例如先前所討論的SOI
積體電路100、200、300、400、500和600的佈局)和DRC平臺809，它們被配置為使EDA系統800(其中這種執行(至少部分地)代表EDA工具)可用於執行所提到的工藝和/或方法的一部分或全部。在一個或多個實施例中，存儲介質804還存儲有助於執行所提到的工藝和/或方法的一部分或全部的資訊。
EDA系統800包括I/O介面810。I/O介面810耦合到外部電路。在一個或多個實施例中，I/O介面810包括用於將資訊和命令傳送到處理器802的鍵盤、小鍵盤、滑鼠、軌跡球、觸控板、觸控式螢幕、和/或游標方向鍵。
EDA系統800還包括耦合到處理器802的網路介面812。網路介面812允許EDA系統800與網路814進行通信，一個或多個其他電腦系統連接到網路814。網路介面812包括：無線網路介面，例如，藍牙、WIFI、WIMAX、GPRS或WCDMA；或有線網路介面，例如，乙太網、USB或IEEE-1388。在一個或多個實施例中，在兩個或更多個EDA系統800中實現所提到的工藝和/或方法的一部分或全部。
EDA系統800被配置為通過I/O介面810接收資訊。通過I/O介面810接收的資訊包括指令、資料、設計規則、標準單元庫、和/或用於由處理器802處理的其他參數中的一個或多個。資訊經由匯流排808傳輸到處理器802。EDA系統800被配置為通過I/O介面810接收與使用者介面(UI)816相關的資訊。該資訊作為UI 816
存儲在電腦可讀介質804中。
在一些實施例中，使用諸如可從鏗騰電子科技有限公司(CADENCE DESIGN SYSTEMS，Inc.)獲得的VIRTUOSO®之類的工具、或另一合適的佈局生成工具來生成包括標準單元的佈局圖。
在一些實施例中，這些工藝被實現為存儲在非暫態電腦可讀記錄介質中的程式的功能。非暫態電腦可讀記錄介質的示例包括但不限於外部/可移動和/或內部/內置存儲裝置或記憶體單元，例如，光碟(例如DVD)、磁片(例如硬碟)、半導體記憶體(例如ROM、RAM)、存儲卡等中的一項或多項。
圖8中還示出了與EDA系統800相關聯的製造工具。例如，光罩室830通過例如網路814從EDA系統800接收設計佈局，並且光罩室830具有光罩製造工具832(例如光罩寫入器)，其用於基於從EDA系統800生成的設計佈局來製造一個或多個光罩(例如用於製造例如SOI積體電路100、200、300、400、500和/或600的光罩)。IC製造商(“Fab”)820可以通過例如網路814連接到掩膜室830和EDA系統800。製造商820包括IC製造工具822，其用於使用由光罩室830製造的光罩來製造IC晶片(例如SOI積體電路100、200、300、400、500和/或600)。作為示例而非限制，IC製造工具822包括用於製造IC晶片的一個或多個群集工具。該群集工具可以是多反應室型複合設備，其包括在其中心處
***有晶圓處理機器人的多面體傳輸室、定位在多面體傳輸室的每個壁面處的多個工藝室(例如CVD室、PVD室、蝕刻室、退火室等)；以及安裝在傳輸室的不同壁面上的負載鎖定室。
圖9是根據一些實施例的IC製造系統900以及與其相關聯的IC製造流程的框圖。在一些實施例中，基於設計佈局(例如SOI積體電路100、200、300、400、500或600的佈局)，使用製造系統900來製造下列項中的至少一項：一個或多個光罩、或半導體元件的一層中的至少一個元件。
在圖9中，IC製造系統900包括在與製造SOI IC 960有關的設計、開發、以及製造週期和/或服務中彼此交互的實體，例如，設計室920、光罩室930和製造商950。SOI製造系統900中的實體通過通信網路連接。在一些實施例中，通信網路是單個網路。在一些實施例中，通信網路是各種不同的網路，例如，內部網和互聯網。通信網路包括有線和/或無線通訊通道。每個實體與一個或多個其他實體進行交互，並向一個或多個其他實體提供服務和/或從其接收服務。在一些實施例中，設計室920、光罩室930和製造商950中的兩個或更多個由單個較大公司擁有。在一些實施例中，設計室920、光罩室930和製造商950中的兩個或更多個在公共設施中共存並使用公共資源。
設計室(或設計團隊)920生成設計佈局922(例如SOI IC 100、200、300、400、500和/或600的
佈局)。設計佈局922包括為SOI IC 960(例如SOI IC 100、200、300、400、500和/或600)設計的各種幾何圖案。幾何圖案對應於組成要製造的SOI IC 960的各種元件的金屬、氧化物、或半導體層的圖案。各個層進行組合以形成各種元件特徵。例如，設計佈局922的一部分包括各種電路特徵，例如將被形成在SOI晶圓上的具有延伸部(或凸部)、閘極結構、閘極接觸件、源極/汲極接觸件、體接觸件、和/或金屬線的主動區域。設計室920實施適當的設計過程以形成設計佈局922。設計過程包括邏輯設計、物理設計、或放置和佈線中的一個或多個。設計佈局922呈現在具有幾何圖案資訊和各種網路的網表的一個或多個資料檔案中。例如，設計佈局922可以以GDSII檔案格式或DFII檔案格式表達。
光罩室930包括資料準備932和光罩製造944。光罩室930使用設計佈局922(例如SOI IC 100、200、300、400、500或600的佈局)來製造一個或多個光罩945，其被用來根據設計佈局922來製造SOI IC 960的各個層。光罩室930執行光罩資料準備932，其中，設計佈局922被轉換成代表性資料檔案(“RDF”)。光罩資料準備932將RDF提供給光罩製造944。光罩製造944包括光罩寫入器。光罩寫入器將RDF轉換為基板上的圖像，例如，光罩(調製盤)945或半導體晶圓953。光罩資料準備932處理設計佈局922，以符合光罩寫入器的特定特性和/或製造商950的規則。在圖9中，光罩資料準備932
和光罩製造944被示為單獨的元件。在一些實施例中，光罩資料準備932和光罩製造944可以統稱為光罩資料準備。
在一些實施例中，光罩資料準備932包括光學接近校正(OPC)，其使用微影增強技術來補償圖像誤差，例如，可能由衍射、干涉、其他工藝影響等引起的圖像誤差。OPC調整設計佈局922。在一些實施例中，光罩資料準備932包括進一步的解析度增強技術(RET)，例如，離軸照明、子解析度輔助特徵、相移光罩、其他合適的技術等或其組合。在一些實施例中，還使用反微影技術(ILT)，其將OPC視為反成像問題。
在一些實施例中，光罩資料準備932包括光罩規則檢查器(MRC)，其利用一組光罩創建規則來檢查已經在OPC中進行過處理的設計佈局922，該組光罩創建規則合包含某些幾何和/或連線性限制以確保足夠的餘量，以解決半導體製造工藝中的可變性等。在一些實施例中，MRC修改設計佈局922以補償光罩製造944期間的限制，這可以撤銷由OPC執行的部分修改以滿足光罩創建規則。
在一些實施例中，光罩資料準備932包括微影工藝檢查(LPC)，其模擬將由製造商950實施以製造SOI IC 960的工藝。LPC基於設計佈局922來模擬該工藝以創建類比製造積體電路，例如，SOI IC 960。LPC類比中的工藝參數可以包括與IC製造週期的各個工藝相關聯的參數、與用於製造IC的工具相關聯的參數、和/或製造
工藝的其他方面。LPC考慮了各種因素，例如，航空圖像對比度、焦深(“DOF”)、光罩誤差增強因素(“MEEF”)、其他合適的因素等、或其組合。在一些實施例中，在通過LPC創建了類比製造元件之後，如果模擬元件在形狀上不夠接近以滿足設計規則，則重複OPC和/或MRC以進一步完善設計佈局922。
本領域普通技術人員將理解，為了清楚起見，光罩資料準備932的以上描述已被簡化。在一些實施例中，資料準備932包括諸如邏輯操作(LOP)之類的附加特徵，以根據製造規則來修改設計佈局922。此外，可以以各種不同的循序執行在資料準備932期間應用於設計佈局922的處理。
在光罩資料準備932之後並且在光罩製造944期間，基於設計佈局922來製造光罩945或一組光罩945。在一些實施例中，光罩製造944包括基於設計佈局922來執行一個或多個微影曝光。在一些實施例中，使用電子束(e-beam)或多個電子束的機制來基於設計佈局922在光罩945上形成圖案。可以以各種技術形成光罩945。在一些實施例中，光罩945是使用二進位技術形成的。在一些實施例中，光罩圖案包括不透明區域和透明區域。用於曝光已經塗覆在晶圓上的輻射敏感材料層(例如光致抗蝕劑)的輻射束(例如紫外線(UV)束)被不透明區域阻擋並且透射通過透明區域。在一個示例中，光罩945的二元光罩版本包括透明基板(例如熔融石英)以及塗覆在二元
光罩的不透明區域中的不透明材料(例如鉻)。在另一示例中，使用相移技術形成光罩945。在光罩945的相移光罩(PSM)版本中，在相移光罩上形成的圖案中的各個特徵被配置為具有適當的相差以增強解析度和成像品質。在各個示例中，相移光罩可以是衰減PSM或交替PSM。由光罩製造944生成的(一個或多個)光罩被用於各個工藝中。例如，這樣的(一個或多個)光罩被用於離子注入工藝以在半導體晶圓953中形成各種摻雜區域，被用於蝕刻工藝以在半導體晶圓953中形成各種蝕刻區域，和/或用於在其他合適的工藝。
製造商950包括晶圓製造952。製造商950是IC製造企業，其包括一個或多個用於製造各種不同IC產品的製造設施。在一些實施例中，製造商950是半導體鑄造廠。例如，可能存在用於多個IC產品的前端製造(前端(FEOL)製造)的製造設施，而第二製造設施可以提供用於互連和封裝IC產品的後端製造(BEOL製造)，並且第三製造設施可以為鑄造企業提供其他服務。
製造商950使用由光罩室930製造的(一個或多個)光罩945來製造SOI IC 960。因此，製造商950至少間接地使用設計佈局922來製造SOI IC 960。在一些實施例中，SOI晶圓953由製造商950使用(一個或多個)光罩945來製造以形成SOI IC 960。在一些實施例中，元件製造包括至少間接地基於設計佈局922來執行一個或多個微影曝光。
基於以上討論，可以看出本公開提供了優點。然而，應當理解，其他實施例可以提供附加的優點，並且在本文中不一定公開了所有優點，並且對於所有實施例都不需要特定的優點。優點之一是主動區域延伸部(或凸部)有助於減小本徵閘極到閘極距離，同時保持非本徵閘極到閘極距離足夠大以避免在SOI IC設計流程中違反DRC。另一個優點是可以提高SOI IC中的閘極密度，這是因為減少了本徵閘極到閘極距離。另一個優點是可以通過合併相鄰電晶體的源極/汲極延伸部來減少SOI IC中的信號延遲和功耗。另一個優點是可以通過使用主動區域延伸部合併相鄰電晶體的源極/汲極延伸部來節省M1金屬層的佈線資源。
在一些實施例中，一種IC結構包括第一電晶體、第二電晶體、隔離區域和第一閘極延伸部。第一電晶體包括沿第一方向延伸的第一閘極以及分別位於第一閘極的相對側的第一源極/汲極區域。第二電晶體包括沿第一方向延伸的第二閘極以及分別位於第二閘極的相對側的第二源極/汲極區域。隔離區域橫向位於第一電晶體和第二電晶體之間。第一個第一源極/汲極區域具有第一源極/汲極延伸部，該第一源極/汲極延伸部沿基本上垂直於第一方向並遠離第一閘極的第二方向從隔離區域的第一邊界突出，並且第一個第二源極/汲極區域具有第二源極/汲極延伸部，該第二源極/汲極延伸部沿基本上垂直於第一方向並遠離第二閘極的第三方向從隔離區域的第二邊界突出。第一閘極延
伸部沿第二方向從第一閘極延伸到與隔離區域交疊的位置。
在一些實施例中，一種IC結構包括基板、第一封閉隔離區域、第一閘極結構和第二閘極結構。基板包括底部半導體層、底部半導體層之上的絕緣體層、以及絕緣體層之上的頂部半導體層。從截面圖看，第一封閉隔離區域被形成在頂部半導體層中，並且從俯視圖看，第一封閉隔離區域被封閉在頂部半導體層的第一主動區域內。第一閘極結構位於第一封閉隔離區域的第一側，並與第一主動區域形成第一電晶體。第二閘極結構位於第一封閉隔離區域的與第一封閉隔離區域的第一側相對的第二側。第二閘極結構與第一主動區域形成第二電晶體，其中，第一電晶體的源極/汲極區域與第二電晶體的源極/汲極區域合併，並且從俯視圖看，第一電晶體和第二電晶體的合併的源極/汲極區域限定第一封閉隔離區域的下邊界。
在一些實施例中，一種方法包括：在基板中形成隔離區域以在基板中限定主動區域，其中，從俯視圖看，隔離區域具有圍繞主動區域的外部隔離區域以及至少部分地被主動區域圍繞的內部隔離區域，並且主動區域具有第一凸部和第二凸部，該第一凸部從內部隔離區域的第一側朝向內部隔離區域的與內部隔離區域的第一側相對的第二側突出，並且該第二凸部從內部隔離區域的第二側朝向內部隔離區域的第一側突出；在主動區域之上形成第一閘極結構，其中，從俯視圖看，第一閘極結構包括與內部隔離區
域的第一側基本上平行地延伸的第一部分以及延伸超過內部隔離區域的第一側的第二部分；以及對主動區域進行摻雜以分別在第一閘極結構的第一部分的相對側形成第一源極/汲極區域，其中，第一源極/汲極區域的一部分被形成在主動區域的第一凸部上。
以上概述了若干實施例的特徵，使得本領域技術人員可以更好地理解本公開的各方面。本領域技術人員應當理解，他們可以容易地使用本公開作為設計或修改其他工藝和結構以實現本文介紹的實施例的相同目的和/或實現本文介紹的實施例的相同優點的基礎。本領域技術人員還應該認識到，這樣的等同構造不脫離本公開的精神和範圍，並且他們可以在不脫離本公開的精神和範圍的情況下在本文中進行各種改變、替換和變更。
示例1. 一種積體電路IC結構，包括：第一電晶體，包括沿第一方向延伸的第一閘極以及分別位於所述第一閘極的相對側的第一源極/汲極區域；第二電晶體，包括沿所述第一方向延伸的第二閘極以及分別位於所述第二閘極的相對側的第二源極/汲極區域；隔離區域，橫向位於所述第一電晶體和所述第二電晶體之間，其中，第一個所述第一源極/汲極區域具有第一源極/汲極延伸部，該第一源極/汲極延伸部沿基本上垂直於所述第一方向並遠離所述第一閘極的第二方向從所述隔離區域的第一邊界突出，並且第一個所述第二源極/汲極區域具有第二源極/汲極延伸部，該第二源極/汲極延伸部沿基本上垂直於所述第一方向
並遠離所述第二閘極的第三方向從所述隔離區域的第二邊界突出；以及第一閘極延伸部，沿所述第二方向從所述第一閘極延伸到與所述隔離區域交疊的位置。
示例2. 根據示例1所述的IC結構，還包括：第二閘極延伸部，沿所述第三方向從所述第二閘極延伸到與所述隔離區域交疊的位置。
示例3. 根據示例2所述的IC結構，其中，所述第二閘極延伸部與所述第一閘極延伸部分開的距離大於將所述第一源極/汲極延伸部與所述第二源極/汲極延伸部分開的距離。
示例4. 根據示例1所述的IC結構，其中，所述第一閘極延伸部延伸超過所述隔離區域的第一邊界達第一非零距離，並且所述第一源極/汲極延伸部從所述隔離區域的第一邊界突出達第二非零距離，所述第二非零距離大於所述第一非零距離。
示例5. 根據示例1所述的IC結構，還包括：第二閘極延伸部，所述第二閘極延伸部從所述第二閘極延伸超過所述隔離區域的第二邊界達第一非零距離，並且所述第二源極/汲極延伸部從所述隔離區域的第二邊界突出達第二非零距離，所述第二非零距離大於所述第一非零距離。
示例6. 根據示例1所述的IC結構，其中，所述第一源極/汲極延伸部與所述第二源極/汲極延伸部合併。
示例7. 根據示例1所述的IC結構，其中，所述
第一電晶體還包括體接觸區域，所述體接觸區域具有與所述第一源極/汲極區域的導電類型相反的導電類型，並且所述體接觸區域通過所述第一閘極延伸部與第一個所述第一源極/汲極區域分開。
示例8. 根據示例7所述的IC結構，其中，所述第一閘極延伸部未將所述體接觸區域與第二個所述第一源極/汲極區域分開。
示例9. 根據示例1所述的IC結構，還包括：第二閘極延伸部，沿所述第三方向從所述第二閘極延伸，其中，所述第二電晶體還包括體接觸區域，該體接觸區域具有與所述第二源極/汲極區域的導電類型相反的導電類型，並且所述體接觸區域通過所述第二閘極延伸部與第一個所述第二源極/汲極區域分開。
示例10. 根據示例9所述的IC結構，其中，所述第二閘極延伸部未將所述體接觸區域與第二個所述第二源極/汲極區域分開。
示例11. 一種積體電路IC結構，包括：基板，包括底部半導體層、所述底部半導體層之上的絕緣體層、以及所述絕緣體層之上的頂部半導體層；第一封閉隔離區域，從截面圖看，所述第一封閉隔離區域被形成在所述頂部半導體層中，並且從俯視圖看，所述第一封閉隔離區域被封閉在所述頂部半導體層的第一主動區域內；第一閘極結構，位於所述第一封閉隔離區域的第一側，並與所述第一主動區域形成第一電晶體；以及第二閘極結構，位於所
述第一封閉隔離區域的與所述第一封閉隔離區域的所述第一側相對的第二側，所述第二閘極結構與所述第一主動區域形成第二電晶體，其中，所述第一電晶體的源極/汲極區域與所述第二電晶體的源極/汲極區域合併，並且從俯視圖看，所述第一電晶體和所述第二電晶體的合併的源極/汲極區域限定所述第一封閉隔離區域的下邊界。
示例12. 根據示例11所述的IC結構，其中，從所述俯視圖看，所述第一閘極結構具有第一部分和第二部分，所述第一部分沿著與所述第一封閉隔離區域的下邊界基本上垂直的第一方向延伸，並且所述第二部分沿著與所述第一封閉隔離區域的下邊界基本上平行的第二方向延伸。
示例13. 根據示例12所述的IC結構，其中，從所述俯視圖看，所述第一閘極結構的第二部分延伸超過所述第一封閉隔離區域的與所述第一封閉隔離區域的下邊界基本上垂直的邊界。
示例14. 根據示例12所述的IC結構，其中，從所述俯視圖看，所述第二閘極結構具有沿所述第一方向延伸的第一部分，以及沿所述第二方向朝向所述第一閘極結構的第二部分延伸的第二部分。
示例15. 根據示例14所述的IC結構，其中，從所述俯視圖看，所述第二閘極結構的第二部分延伸穿過所述第一封閉隔離區域的與所述第一封閉隔離區域的下邊界垂直的邊界。
示例16. 根據示例14所述的IC結構，其中，所述第一閘極結構的第二部分與所述第二閘極結構的第二部分分開。
示例17. 根據示例11所述的IC結構，還包括：第二封閉隔離區域封閉，從所述俯視圖看，所述第二封閉隔離區域被封閉在所述頂部半導體層的與所述第一主動區域分開的第二主動區域內；其中，所述第一閘極結構還與所述第二主動區域形成第三電晶體，所述第二閘極結構還與所述第二主動區域形成第四電晶體，所述第三電晶體的源極/汲極區域與所述第四電晶體的源極/汲極區域合併，並且從所述俯視圖看，所述第三電晶體和所述第四電晶體的合併的源極/汲極區域限定所述第二封閉隔離區域的上邊界。
示例18. 一種用於形成積體電路結構的方法，包括：在基板中形成隔離區域以在所述基板中限定主動區域，其中，從俯視圖看，所述隔離區域具有圍繞所述主動區域的外部隔離區域以及至少部分地被所述主動區域圍繞的內部隔離區域，並且所述主動區域具有第一凸部和第二凸部，所述第一凸部從所述內部隔離區域的第一側朝向所述內部隔離區域的與所述內部隔離區域的第一側相對的第二側突出，並且所述第二凸部從所述內部隔離區域的第二側朝向所述內部隔離區域的第一側突出；在所述主動區域之上形成第一閘極結構，其中，從所述俯視圖看，所述第一閘極結構包括與所述內部隔離區域的第一側基本上平行地延伸
的第一部分，以及延伸超過所述內部隔離區域的第一側的第二部分；以及對所述主動區域進行摻雜以分別在所述第一閘極結構的第一部分的相對側形成第一源極/汲極區域，其中，所述第一源極/汲極區域的一部分被形成在所述主動區域的第一凸部上。
示例19. 根據示例18所述的方法，還包括：在所述主動區域之上形成第二閘極結構，其中，從所述俯視圖看，所述第二閘極結構包括與所述內部隔離區域的第二側基本上平行地延伸的第一部分，以及延伸超過所述內部隔離區域的第二側的第二部分；以及對所述主動區域進行摻雜以分別在所述第二閘極結構的第一部分的相對側形成第二源極/汲極區域，其中，所述第二源極/汲極區域的一部分被形成在所述主動區域的第二凸部上。
示例20. 根據示例18所述的方法，其中，所述第一凸部與所述第二凸部合併。
100:半導體晶圓
112:主動區域
112a:主體部分
112b:延伸部
112c:延伸部
114:隔離區域
114a:第一STI部分
114b:第二STI部分
120:閘極結構
122:第一部分
124:第二部分
130:閘極結構
132:第一部分
134:第二部分
141:汲極接觸件
142:汲極接觸件
143:體接觸件
161:金屬線
162:金屬線
B101:體接觸區域
B102:體接觸區域
D101:汲極區域
D102:汲極區域
S101:源極區域
S102:源極區域
T101:本徵閘極到閘極距離
T102:非本徵閘極到閘極距離
T103:非零距離
T104:非零距離
T105:非零距離
T106:非零距離
W11:第一STI寬度
W12:第二STI寬度
TR101:SOI電晶體
TR102:SOI電晶體
Claims (10)
- 一種積體電路結構，包括：第一電晶體，包括沿第一方向延伸的第一閘極以及分別位於所述第一閘極的相對側的第一源極/汲極區域；第二電晶體，包括沿所述第一方向延伸的第二閘極以及分別位於所述第二閘極的相對側的第二源極/汲極區域；隔離區域，橫向位於所述第一電晶體和所述第二電晶體之間，其中，第一個所述第一源極/汲極區域具有第一源極/汲極延伸部，該第一源極/汲極延伸部沿基本上垂直於所述第一方向並遠離所述第一閘極的第二方向從所述隔離區域的第一邊界突出，並且第一個所述第二源極/汲極區域具有第二源極/汲極延伸部，該第二源極/汲極延伸部沿基本上垂直於所述第一方向並遠離所述第二閘極的第三方向從所述隔離區域的第二邊界突出；以及第一閘極延伸部，沿所述第二方向從所述第一閘極延伸到與所述隔離區域交疊的位置。
- 如請求項1所述之積體電路結構，更包括：第二閘極延伸部，沿所述第三方向從所述第二閘極延伸到與所述隔離區域交疊的位置。
- 如請求項2所述之積體電路結構，其中所 述第二閘極延伸部與所述第一閘極延伸部分開的距離大於將所述第一源極/汲極延伸部與所述第二源極/汲極延伸部分開的距離。
- 如請求項1所述之積體電路結構，其中，所述第一閘極延伸部延伸超過所述隔離區域的第一邊界達第一非零距離，並且所述第一源極/汲極延伸部從所述隔離區域的第一邊界突出達第二非零距離，所述第二非零距離大於所述第一非零距離。
- 如請求項1所述之積體電路結構，更包括：第二閘極延伸部，所述第二閘極延伸部從所述第二閘極延伸超過所述隔離區域的第二邊界達第一非零距離，並且所述第二源極/汲極延伸部從所述隔離區域的第二邊界突出達第二非零距離，所述第二非零距離大於所述第一非零距離。
- 如請求項1所述之積體電路結構，其中，所述第一源極/汲極延伸部與所述第二源極/汲極延伸部合併。
- 如請求項1所述之積體電路結構，其中，所述第一電晶體還包括體接觸區域，所述體接觸區域具有 與所述第一源極/汲極區域的導電類型相反的導電類型，並且所述體接觸區域通過所述第一閘極延伸部與第一個所述第一源極/汲極區域分開。
- 如請求項7所述之積體電路結構，其中，所述第一閘極延伸部未將所述體接觸區域與第二個所述第一源極/汲極區域分開。
- 一種積體電路結構，包括：基板，包括底部半導體層、所述底部半導體層之上的絕緣體層、以及所述絕緣體層之上的頂部半導體層；第一封閉隔離區域，從截面圖看，所述第一封閉隔離區域被形成在所述頂部半導體層中，並且從俯視圖看，所述第一封閉隔離區域被封閉在所述頂部半導體層的第一主動區域內；第一閘極結構，位於所述第一封閉隔離區域的第一側，並與所述第一主動區域形成第一電晶體；以及第二閘極結構，位於所述第一封閉隔離區域的與所述第一封閉隔離區域的所述第一側相對的第二側，所述第二閘極結構與所述第一主動區域形成第二電晶體，其中，所述第一電晶體的源極/汲極區域與所述第二電晶體的源極/汲極區域合併，並且從俯視圖看，所述第一電晶體和所述第二電晶體的合併的源極/汲極區域限定所述第一封閉隔離區域的下邊界。
- 一種用於形成積體電路結構的方法，包括：在基板中形成隔離區域以在所述基板中限定主動區域，其中，從俯視圖看，所述隔離區域具有圍繞所述主動區域的外部隔離區域以及至少部分地被所述主動區域圍繞的內部隔離區域，並且所述主動區域具有第一凸部和第二凸部，所述第一凸部從所述內部隔離區域的第一側朝向所述內部隔離區域的與所述內部隔離區域的第一側相對的第二側突出，並且所述第二凸部從所述內部隔離區域的第二側朝向所述內部隔離區域的第一側突出；在所述主動區域之上形成第一閘極結構，其中，從所述俯視圖看，所述第一閘極結構包括與所述內部隔離區域的第一側基本上平行地延伸的第一部分，以及延伸超過所述內部隔離區域的第一側的第二部分；以及對所述主動區域進行摻雜以分別在所述第一閘極結構的第一部分的相對側形成第一源極/汲極區域，其中，所述第一源極/汲極區域的一部分被形成在所述主動區域的第一凸部上。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202010898013.0A CN113809073B (zh) | 2020-08-31 | 2020-08-31 | 具有有源区域凹凸部的集成电路 |
| CN202010898013.0 | 2020-08-31 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TWI745241B true TWI745241B (zh) | 2021-11-01 |
| TW202211470A TW202211470A (zh) | 2022-03-16 |
Family
ID=78943465
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW110106154A TWI745241B (zh) | 2020-08-31 | 2021-02-22 | 積體電路結構及其形成方法 |
Country Status (3)
| Country | Link |
|---|---|
| US (3) | US11239255B1 (zh) |
| CN (1) | CN113809073B (zh) |
| TW (1) | TWI745241B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
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| TW202017176A (zh) * | 2018-10-30 | 2020-05-01 | 台灣積體電路製造股份有限公司 | 積體晶片及其形成方法 |
Family Cites Families (10)
| Publication number | Priority date | Publication date | Assignee | Title |
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| DE3686490T2 (de) * | 1985-01-22 | 1993-03-18 | Fairchild Semiconductor | Halbleiterstruktur. |
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-
2020
- 2020-08-31 CN CN202010898013.0A patent/CN113809073B/zh active Active
- 2020-10-15 US US17/071,845 patent/US11239255B1/en active Active
-
2021
- 2021-02-22 TW TW110106154A patent/TWI745241B/zh active
-
2022
- 2022-01-27 US US17/586,285 patent/US11769772B2/en active Active
-
2023
- 2023-07-31 US US18/362,868 patent/US20230387129A1/en active Pending
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| Publication number | Priority date | Publication date | Assignee | Title |
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| TW202017176A (zh) * | 2018-10-30 | 2020-05-01 | 台灣積體電路製造股份有限公司 | 積體晶片及其形成方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20220149077A1 (en) | 2022-05-12 |
| US20230387129A1 (en) | 2023-11-30 |
| US11239255B1 (en) | 2022-02-01 |
| CN113809073A (zh) | 2021-12-17 |
| CN113809073B (zh) | 2024-03-22 |
| TW202211470A (zh) | 2022-03-16 |
| US11769772B2 (en) | 2023-09-26 |
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