CN113764006A - 存储器装置和包括该存储器装置的存储器*** - Google Patents

存储器装置和包括该存储器装置的存储器*** Download PDF

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崔桢焕
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Abstract

提供了一种存储器装置和包括该存储器装置的存储器***。存储器装置可以包括数据总线反转(DBI)模式选择器，其被配置为根据多位数据从分别与多个DBI模式对应的多个多位DBI信号之中选择第一多位DBI信号；多模式DBI编码器，其被配置为通过根据第一多位DBI信号对多位数据进行DBI编码来生成经编码的多位数据；以及收发器，其被配置为通过数据通道发送与经编码的多位数据对应的数据符号，并且通过DBI通道发送与第一多位DBI信号对应的DBI符号。

Description

存储器装置和包括该存储器装置的存储器***
相关申请的交叉引用
于2020年6月2日在韩国知识产权局提交的标题为“存储器装置和包括该存储器装置的存储器***”的韩国专利申请No.10-2020-0066716以引用方式全部并入本文中。
技术领域
实施例涉及一种存储器装置，更具体地，涉及一种存储器装置和包括该存储器装置的存储器***。
背景技术
存储器***可以包括发送装置和接收装置，发送装置和接收装置可以通过多个数据通道发送和接收数据。为了减少用于发送和接收数据的功耗，可以使用诸如数据总线反转(DBI)的数据编码方法。详细地，发送装置可以通过使用DBI编码方法选择性地反转数据的至少一些位来生成发送数据，并且可以与发送数据一起发送指示数据的被反转的至少一些位的DBI信号，这可以有助于减少用于数据传输的整体功耗。
发明内容
实施例涉及一种存储器装置，包括：数据总线反转(DBI)模式选择器，其被配置为根据多位数据从分别与多个DBI模式对应的多个多位DBI信号之中选择第一多位DBI信号；多模式DBI编码器，其被配置为通过根据第一多位DBI信号对多位数据进行DBI编码来生成经编码的多位数据；以及收发器，其被配置为通过数据通道发送与经编码的多位数据对应的数据符号，并且通过DBI通道发送与第一多位DBI信号对应的DBI符号。
实施例还涉及一种存储器装置，包括：收发器，其被配置为分别通过数据通道和数据总线反转(DBI)通道接收数据符号和DBI符号，根据所接收到的数据符号生成经编码的多位数据，并且根据所接收到的DBI符号生成多位DBI信号；以及多模式DBI解码器，其被配置为通过根据多位DBI信号对经编码的多位数据进行DBI解码来生成多位数据。
实施例还涉及一种存储器***，包括：发送装置，其被配置为根据多位数据总线反转(DBI)信号对多个多位数据进行DBI编码，通过多个数据通道发送与多个经编码的多位数据对应的多个数据符号，并且通过DBI通道发送与多位DBI信号对应的DBI符号；以及接收装置，其被配置为通过多个数据通道接收多个数据符号，通过DBI通道接收DBI符号，并且通过根据多位DBI信号对与多个数据符号对应的多个经编码的多位数据进行DBI解码来生成多个多位数据。
实施例还涉及一种计算***，包括：处理器；以及存储器，其被配置为通过多个数据通道和至少一个数据总线反转(DBI)通道与处理器进行通信。可以分别通过多个数据通道发送和接收与多位数据对应的数据符号，可以通过至少一个DBI通道发送和接收与指示多个DBI模式之中的一个的多位DBI信号对应的DBI符号，并且可以根据多位DBI信号对多位数据进行DBI编码。
实施例还涉及一种存储器装置，包括：数据总线反转(DBI)模式选择器，其被配置为根据2位数据选择与四个DBI模式中的一个对应的2位DBI信号；DBI编码器，其被配置为通过根据所选择的2位DBI信号对2位数据进行DBI编码来生成经编码的2位数据；以及收发器，其被配置为通过数据通道发送与经编码的2位数据对应的数据符号，并且通过DBI通道发送与2位DBI信号对应的DBI符号。
实施例还涉及一种存储器***，包括：发送装置，其被配置为根据2位DBI信号对多个2位数据进行数据总线反转(DBI)编码，通过多个数据通道发送与多个经编码的2位数据对应的多个数据符号，并且通过DBI通道发送与2位DBI信号对应的DBI符号；以及接收装置，其被配置为通过多个数据通道接收多个数据符号，通过DBI通道接收DBI符号，并且通过根据2位DBI信号对与多个数据符号对应的多个经编码的2位数据进行DBI解码来生成2位数据。
附图说明
通过参照附图详细地描述示例实施例，特征对本领域普通技术人员而言将变得显而易见，在附图中：
图1是示出根据示例实施例的存储器***的框图；
图2是示出根据示例实施例的用于PAM-4方案中的各个数据符号的电压电平的示例的图；
图3示出了根据示例实施例的用于PAM-4方案中的数据符号的成本的示例；
图4是示出根据示例实施例的多个DBI模式的示例的表格；
图5是示出根据示例实施例的第一多模式DBI编码器的示例的电路图；
图6是示出图5中所示的第一多模式DBI编码器的操作的示例的表格；
图7A是示出根据对比示例的不应用DBI编码的PAM-4数据发送的示例的图，图7B是示出根据图7A的对比示例的发送成本的示例的表格；
图8A是示出根据示例实施例的应用2位DBI编码的PAM-4数据发送的示例的图，图8B是示出根据图8A的示例的发送成本的示例的图；
图9是示出根据示例实施例的DBI模式选择器的示例的框图；
图10是示出图9中所示的DBI模式选择器的操作的示例的表格；
图11是示出根据示例实施例的存储器***的框图；
图12是示出根据图11的示例实施例的多个DBI模式的示例的表格；
图13是示出根据示例实施例的根据第一通道分组方案的存储器***的框图；
图14是示出根据示例实施例的根据第二通道分组方案的存储器***的框图；
图15是示出根据示例实施例的存储器装置的框图；
图16是示出根据示例实施例的数据处理装置的框图；
图17是根据示例实施例的数据发送方法的流程图；
图18是根据示例实施例的数据接收方法的流程图；以及
图19是示出根据示例实施例的计算***的框图。
具体实施方式
图1是示出根据示例实施例的存储器***10的框图。
参照图1，存储器***10可以包括发送装置100和接收装置200。发送装置100可以包括多模式DBI编码器110、DBI模式选择器120、数据发送器130和DBI发送器140。接收装置200可以包括数据接收器210、DBI接收器220和多模式DBI解码器230。发送装置100和接收装置200可以通过多个数据通道DQ和至少一条DBI线或DBI通道DBI_L彼此通信。在示例实施例中，数据发送器130和数据接收器210可以是数据收发器，DBI发送器140和DBI接收器220可以是DBI收发器。
在示例实施例中，多模式DBI编码器110的数量和数据发送器130的数量可以与数据通道DQ的数量对应。例如，当数据通道DQ包括8个数据通道时，发送装置100可以包括8个多模式DBI编码器110和8个数据发送器130。在示例实施例中，DBI模式选择器120的数量和DBI发送器140的数量可以与DBI通道DBI_L的数量对应。例如，当至少一个DBI通道DBI_L包括一个DBI通道时，发送装置100可以包括一个DBI模式选择器120和一个DBI发送器140。
在示例实施例中，数据接收器210的数量和多模式DBI解码器230的数量可以与数据通道DQ的数量对应。例如，当数据通道DQ包括8个数据通道时，接收装置200可以包括8个数据接收器210和8个多模式DBI解码器230。在示例实施例中，DBI接收器220的数量可以与DBI通道DBI_L的数量对应。例如，当至少一个DBI通道DBI_L包括一个DBI通道时，接收装置200可以包括一个DBI接收器220。
在示例实施例中，发送装置100可以是数据处理装置，接收装置200可以是存储器装置。然而，在示例实施例中，发送装置100可以是存储器装置，接收装置200可以是数据处理装置。另外，在实施例中，发送装置100和接收装置200两者可以是存储器装置。在本说明书中，术语“存储器装置”可以包括包含多个存储器单元的任何装置。例如，存储器单元可以是动态随机存取存储器(DRAM)单元。
在示例实施例中，发送装置100和接收装置200可以根据脉冲幅度调制(PAM)方案发送和接收数据。在示例实施例中，发送装置100能够通过使用PAM方案从多位数据生成具有不同电压电平中的一个电压电平的符号来发送单个符号周期内的多位数据中包括的多个位，从而改善存储器***10的数据传输速度。例如，发送装置100和接收装置200可以根据PAM-4方案发送和接收数据。以下将参照图2和图3来描述根据PAM-4方法的发送和接收数据的方法。
多模式DBI编码器110可以接收多位数据。另外，多模式DBI编码器110可以从DBI模式选择器120接收多位DBI信号DBI_MD，并且根据所接收到的多位DBI信号DBI_MD对多位数据DATA进行编码，从而生成经编码的多位数据E_DATA。多位数据DATA可以是N位数据，其中，N可以是2或更大的整数。在示例实施例中，多位数据DATA可以是2位数据(“00”、“01”、“10”或“11”)。以下将参照图5至图7B描述多模式DBI编码器110的操作的详细描述。
DBI模式选择器120可以根据多位数据DATA从分别与多个DBI模式对应的多个多位DBI信号当中选择一个多位DBI信号DBI_MD。在示例实施例中，当多位数据DATA包括2位数据时，多位DBI信号DBI_MD可以是2位信号。在示例实施例中，当多位数据DATA包括3位数据时，多位DBI信号DBI_MD可以是3位信号。然而，多位数据DATA可以是3位数据，并且多位DBI信号DBI_MD可以是2位信号。以下将参照图4描述DBI模式选择器120的操作的详细描述。
数据发送器130可以根据经编码的多位数据E_DATA生成数据符号D_SB，并且通过数据通道DQ将所生成的数据符号D_SB发送至接收装置200。例如，数据发送器130可以通过使用PAM-4方案根据经编码的多位数据E_DATA生成具有第一电压电平至第四电压电平(例如，图2中的V0至V3)中的一个电压电平的数据符号D_SB。DBI发送器140可以根据多位DBI信号DBI_MD生成DBI符号DBI_SB，并且通过DBI通道DBI_L将所生成的DBI符号DBI_SB发送至接收装置200。例如，DBI发送器140可以通过使用PAM-4方案根据多位DBI信号DBI_MD生成具有第一电压电平至第四电压电平中的一个电压电平的DBI符号DBI_SB。
数据接收器210可以通过数据通道DQ从发送装置100接收数据符号D_SB，并且根据所接收到的数据符号D_SB生成经编码的多位数据E_DATA。例如，数据接收器210可以通过使用PAM-4方案根据具有第一电压电平至第四电压电平之中的一个电压电平的数据符号D_SB生成经编码的多位数据E_DATA。DBI接收器220可以通过DBI通道DBI_L从发送装置100接收DBI符号DBI_SB，并且根据所接收到的DBI符号DBI_SB生成多位DBI信号DBI_MD。例如，DBI接收器220可以通过使用PAM-4方案根据具有第一电压电平至第四电压电平之中的一个电压电平的DBI符号DBI_SB生成多位DBI信号DBI_MD。
图2是示出根据示例实施例的用于PAM-4方案中的各个数据符号的电压电平的示例的图。在图2中，水平轴表示时间，竖直轴表示电压。
一起参照图1和图2，多位数据DATA可以是2位数据，数据发送器130可以每符号周期发送2位数据。例如，可以在第一符号周期SP0中生成具有与数据“00”对应的第一电压电平V0的符号，可以在第二符号周期SP1中生成具有与数据“01”对应的第二电压电平V1的符号，可以在第三符号周期SP2中生成具有与数据“10”对应的第三电压电平V2的符号，并且可以在第四符号周期SP3中生成具有与数据“11”对应的第四电压电平V3的符号。在第一符号周期SP0至第四符号周期SP3中生成的符号可以根据数据而改变。
图3示出了根据示例实施例的用于PAM-4方案中的数据符号的成本的示例。
一起参照图1至图3，例如，在PAM-4方案中，2位数据“00”、“01”、“10”和“11”可以分别与符号0、1、2和3对应。图3示出了针对每个符号的发送驱动器TX的等效电路图和根据发送驱动器TX的等效电阻的DC消耗电流的示例。当发送每个符号时，可以根据发送驱动器TX的消耗电流(即，发送消耗电流)限定“发送成本”或“成本”。例如，发送驱动器TX可以被包括在数据发送器130中。
例如，当发送与数据“00”对应的符号0时，发送驱动器TX的DC消耗电流可以为0VDD。例如，当发送与数据“01”对应的符号1时，发送驱动器TX的DC消耗电流可以为5/18VDD。例如，当发送与数据“10”对应的符号2时，发送驱动器TX的DC消耗电流可以为8/18VDD。例如，当发送与数据“11”对应的符号3时，发送驱动器TX的DC消耗电流可以为9/18VDD。因此，与数据“00”、“01”、“10”和“11”对应的成本可以分别被限定为0、5、8和9。
在本示例实施例中，与不同数据对应的不同符号的成本彼此不同，具体地，符号0的成本最低并且符号3的成本最高。因此，为了减少整体发送成本，可期望减少所发送的符号之中的符号1、符号2和符号3的数量，并且增大符号0的数量。因此，可以根据与多个DBI模式中的每一个对应的多位DBI信号DBI_MD来对多位数据DATA执行DBI编码。
图4是示出根据示例实施例的多个DBI模式的示例的表格。
参照图4，DBI模式可以包括第一DBI模式MD0至第四DBI模式MD3，并且第一DBI模式MD0至第四DBI模式MD3可以分别与第一多位DBI信号至第四多位DBI信号DBI_MD[1:0]对应。第一多位DBI信号至第四多位DBI信号DBI_MD[1:0]可以各自为2位信号，并且第一多位DBI信号至第四多位DBI信号DBI_MD[1:0]可以分别与DBI符号DBI_SB 0、1、2和3对应。
例如，第一DBI模式MD0可以指示不反转多位数据的所有位的DBI编码方案，第一多位DBI信号DBI_MD<0>可以指示为“00”。例如，第二DBI模式MD1可以指示仅反转多位数据的最低有效位(LSB)的DBI编码方案，第二多位DBI信号DBI_MD<1>可以指示为“01”。例如，第三DBI模式MD2可以指示仅反转多位数据的最高有效位(MSB)的DBI编码方案，第三多位DBI信号DBI_MD<2>可以指示为“10”。例如，第四DBI模式MD3可以指示反转多位数据的所有位的DBI编码方案，第四多位DBI信号DBI_MD<3>可以指示为“11”。
图5是示出根据示例实施例的第一多模式DBI编码器110a的示例的电路图。图6是示出图5中所示的第一多模式DBI编码器110a的操作的示例的表格。
一起参照图4至图6，例如，第一多模式DBI编码器110a可以与图1的多模式DBI编码器110的示例对应。例如，第一多模式DBI编码器110a可以接收第一多位数据DATA0和多位DBI信号DBI_MD，并且通过根据所接收到的多位DBI信号DBI_MD对第一多位数据DATA0进行DBI编码来生成经编码的第一多位数据E_DATA0。如图4中所示，多位DBI信号DBI_MD可以是分别与第一DBI模式MD0至第四DBI模式MD3对应的第一多位DBI信号至第四多位DBI信号(即，00、01、10和11)之中的一个。
在示例实施例中，第一多模式DBI编码器110a可以包括第一异或门111和第二异或门112。第一异或门111可以对第一多位数据DATA0的LSB信号(即，DATA[0])和多位DBI信号DBI_MD的LSB信号(即，DBI_MD[0])执行异或操作，从而输出经编码的第一多位数据E_DATA0的LSB信号(即，E_DATA0[0])。第二异或门112可以对第一多位数据DATA0的MSB信号(即，DATA[1])和多位DBI信号DBI_MD的MSB信号(即，DBI_MD[1])执行异或操作，从而输出经编码的第一多位数据E_DATA0的MSB信号(即，E_DATA0[1])。
例如，当第一多位数据DATA0为00并且多位DBI信号DBI_MD为00时，第一异或门111和第二异或门112将各自输出0。例如，当第一多位数据DATA0为01并且多位DBI信号DBI_MD为01时，第一异或门111和第二异或门112可以各自输出0。例如，当第一多位数据DATA0为10并且多位DBI信号DBI_MD为10时，第一异或门111和第二异或门112可以各自输出0。例如，当第一多位数据DATA0为11并且多位DBI信号DBI_MD为11时，第一异或门111和第二异或门112可以各自输出0。
图7A是示出根据对比示例的不应用DBI编码的PAM-4数据发送的示例的图，图7B是示出根据图7A的对比示例的发送成本的示例的表格。
一起参照图3、图7A和图7B，第一发送驱动器TX0和第二发送驱动器TX1可以分别根据第一多位数据DATA0和第二多位数据DATA1输出第一数据符号D_SB0和第二数据符号D_SB1。当不应用DBI编码时，用于数据符号D_SB的总发送成本可以与用于第一数据符号D_SB0的发送成本和用于第二数据符号D_SB1的发送成本之和对应。
例如，当第一多位数据DATA0和第二多位数据DATA1两者为“00”时，用于第一数据符号D_SB0和第二数据符号D_SB1的发送成本为0。另外，当第一多位数据DATA0和第二多位数据DATA1两者为“01”时，用于第一数据符号D_SB0和第二数据符号D_SB1中的每一个的发送成本为5，因此，用于数据符号D_SB的总发送成本为10。另外，当第一多位数据DATA0和第二多位数据DATA1两者为“10”时，用于第一数据符号D_SB0和第二数据符号D_SB1中的每一个的发送成本为8，因此，用于数据符号D_SB的总发送成本为16。另外，当第一多位数据DATA0和第二多位数据DATA1两者为“11”时，用于第一数据符号D_SB0和第二数据符号D_SB1中的每一个的发送成本为9，因此，用于数据符号D_SB的总发送成本为18。
图8A是示出根据示例实施例的应用2位DBI编码的PAM-4数据发送的示例的图，图8B是示出根据图8A的示例的发送成本的示例的图。
一起参照图3、图8A和图8B，多位DBI信号DBI_MD可以为2位信号，多位DBI信号DBI_MD可以与第一DBI模式至第四DBI模式中的一个对应。第一多模式DBI编码器110a和第二多模式DBI编码器110b可以被包括在图1的多模式DBI编码器110中，DBI模式选择器120可以与图1的DBI模式选择器120对应。另外，第一数据发送器130a和第二数据发送器130b可以被包括在图1的数据发送器130中。
第一多模式DBI编码器110a可以通过根据多位DBI信号DBI_MD对第一多位数据DATA0进行DBI编码来生成经编码的第一多位数据E_DATA0。第二多模式DBI编码器110b可以通过根据多位DBI信号DBI_MD对第二多位数据DATA1进行DBI编码来生成经编码的第二多位数据E_DATA1。
第一数据发送器130a可以将与经编码的第一多位数据E_DATA0对应的第一数据符号D_SB0发送至第一数据通道(例如，图13中的DQ0)，第二数据发送器130b可以将与经编码的第二多位数据E_DATA1对应的第二数据符号D_SB1发送至第二数据通道(例如，图13中的DQ1)。DBI发送器140可以将与多位DBI信号DBI_MD对应的DBI符号DBI_SB发送至DBI通道(例如，图1中的DBI_L)。
在本示例实施例中，当通过应用2位DBI编码来发送数据时，可以通过第一数据通道和第二数据通道发送第一数据符号D_SB0和第二数据符号D_SB1，并且可以通过DBI通道同时发送DBI符号DBI_SB。因此，总发送成本可以与用于第一数据符号D_SB0的发送成本、用于第二数据符号D_SB1的发送成本和用于DBI符号DBI_SB的发送成本之和对应。
例如，当第一多位数据DATA0和第二多位数据DATA1两者为“00”时，可以选择第一DBI模式。因此，第一多模式DBI编码器110a和第二多模式DBI编码器110b可以在第一DBI模式下对第一多位数据DATA0和第二多位数据DATA1进行DBI编码，从而分别将经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1输出为“00”和“00”。第一数据发送器130a和第二数据发送器130b可以将分别与经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1对应的第一数据符号D_SB0和第二数据符号D_SB1输出为0。此时，用于数据符号D_SB 00的发送成本为0，用于DBI符号DBI_SB 0的发送成本为0，因此总发送成本为0。
例如，当第一多位数据DATA0和第二多位数据DATA1两者为“01”时，可以选择第二DBI模式。因此，第一多模式DBI编码器110a和第二多模式DBI编码器110b可以在第二DBI模式下对第一多位数据DATA0和第二多位数据DATA1进行DBI编码，从而分别将经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1输出为“00”和“00”。第一数据发送器130a和第二数据发送器130b可以将分别与经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1对应的第一数据符号D_SB0和第二数据符号D_SB1输出为0。此时，用于数据符号D_SB 00的发送成本为0，用于DBI符号DBI_SB 1的发送成本为5，因此总发送成本为5。如上所述，当第一多位数据DATA0和第二多位数据DATA1两者为“01”时，与如图7B中所示的不应用DBI编码的情况相比，总发送成本可以从10减少到5。
例如，当第一多位数据DATA0和第二多位数据DATA1两者为“10”时，可以选择第三DBI模式。因此，第一多模式DBI编码器110a和第二多模式DBI编码器110b可以在第三DBI模式下对第一多位数据DATA0和第二多位数据DATA1进行DBI编码，从而分别将经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1输出为“00”和“00”。第一数据发送器130a和第二数据发送器130b可以将分别与经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1对应的第一数据符号D_SB0和第二数据符号D_SB1输出为0。此时，用于数据符号D_SB 00的发送成本为0，并且用于DBI符号DBI_SB 2的发送成本为8，因此总发送成本为8。如上所述，当第一多位数据DATA0和第二多位数据DATA1两者为“10”时，与如图7B中所示的不应用DBI编码的情况相比，总发送成本可以从16减少至8。
例如，当第一多位数据DATA0和第二多位数据DATA1两者为“11”时，可以选择第四DBI模式。因此，第一多模式DBI编码器110a和第二多模式DBI编码器110b可以在第四DBI模式下对第一多位数据DATA0和第二多位数据DATA1进行DBI编码，从而分别将经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1输出为“00”和“00”。第一数据发送器130a和第二数据发送器130b可以将分别与经编码的第一多位数据E_DATA0和经编码的第二多位数据E_DATA1对应的第一数据符号D_SB0和第二数据符号D_SB1输出为0。此时，用于数据符号D_SB 00的发送成本为0，用于DBI符号DBI_SB 3的发送成本为9，因此，总发送成本为9。如上所述，当第一多位数据DATA0和第二多位数据DATA1两者为“11”时，与如图7B中所示的不应用DBI编码的情况相比，总发送成本可以从18减少至9。
根据示例实施例，由于通过使用多位DBI信号DBI_MD对第一多位数据DATA0和第二多位数据DATA1中的每一个执行DBI编码，因此，与不应用DBI编码的情况相比，可以显著减少总发送成本。同时，当通过使用1位DBI信号对第一多位数据DATA0和第二多位数据DATA1执行DBI编码时，将仅在第一多位数据DATA0和第二多位数据DATA1两者为“11”时减少总发送成本，并且当第一多位数据DATA0和第二多位数据DATA1两者为“01”或“10”时的发送成本将等于不应用DBI编码的情况的发送成本。然而，根据本示例实施例，通过使用2位DBI信号对第一多位数据DATA0和第二多位数据DATA1执行DBI编码，可以在整体上显著减少总发送成本。
图9是示出根据示例实施例的DBI模式选择器120的示例的框图。
参照图9，DBI模式选择器120可以包括数据符号计数器121和DBI模式映射器122。数据符号计数器121可以接收多个多位数据(例如，第一多位数据DATA0至第八多位数据DATA7)，对第一多位数据DATA0至第八多位数据DATA7中的多个数据图案中的每一个的数量进行计数，并且生成第一计数信号CNT0至第四计数信号CNT3。例如，数据图案可以包括“00”、“01”、“10”和“11”。
DBI模式映射器122可以基于第一计数信号CNT0至第四计数信号CNT3关于第一DBI模式DBI_MD0至第四DBI模式DBI_MD3中的每一个计算与用于数据符号的发送成本和用于DBI符号的发送成本对应的总发送成本。接着，DBI模式映射器122可以选择与用于第一DBI模式DBI_MD0的总发送成本至用于第四DBI模式DBI_MD3的总发送成本之中的最小发送成本对应的DBI模式，并且输出与所选择的DBI模式对应的多位DBI信号DBI_MD。
图10是示出图9中所示的DBI模式选择器120的操作的示例的表格。
在下文中，将一起参照图9和图10详细地描述DBI模式选择器120的操作。首先，将描述数据符号计数器121和DBI模式映射器122的用于第一情况‘情况0’的操作。
在第一情况‘情况0’中，第一多位数据DATA0至第八多位数据DATA7中的全部可以为“11”。此时，数据符号计数器121可以输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“00”的数量对应的0作为第一计数信号CNT0，输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“01”的数量对应的0作为第二计数信号CNT1，输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“10”的数量对应的0作为第三计数信号CNT2，并且输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“11”的数量对应的8作为第四计数信号CNT3。
在第一DBI模式DBI_MD0中，与第一多位DBI信号00对应的DBI符号DBI_SB的发送计数为0。当在第一DBI模式DBI_MD0中对数据图案“11”进行DBI编码时，生成数据图案“11”，用于与数据图案“11”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为72(＝9*8)。因此，用于第一DBI模式DBI_MD0的总发送成本为72(＝0+72)。
在第二DBI模式DBI_MD1中，与第二多位DBI信号01对应的DBI符号DBI_SB的发送计数为5。当在第二DBI模式DBI_MD1中对数据图案“11”进行DBI编码时，生成数据图案“10”，用于与数据图案“10”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为64(＝8*8)。因此，用于第二DBI模式DBI_MD1的总发送成本为69(＝5+64)。
在第三DBI模式DBI_MD2中，与第三多位DBI信号10对应的DBI符号DBI_SB的发送计数为8。当在第三DBI模式DBI_MD2中对数据图案“11”进行DBI编码时，生成数据图案“01”，用于与数据图案“01”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为40(＝5*8)。因此，用于第三DBI模式DBI_MD2的总发送成本为48(＝8+40)。
在第四DBI模式DBI_MD3中，与第四多位DBI信号11对应的DBI符号DBI_SB的发送计数为9。当在第四DBI模式DBI_MD3中对数据图案“11”进行DBI编码时，生成数据图案“00”，用于与数据图案“00”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为0(＝0*8)。因此，用于第四DBI模式DBI_MD3的总发送成本为9(＝9+0)。
如此，DBI模式映射器122可以将用于第一DBI模式DBI_MD0至第四DBI模式DBI_MD3的各自的总发送成本计算为72、69、48和9，并且选择与所计算的总发送成本之中的最小发送成本(即，9)对应的第四DBI模式DBI_MD3。此时，与第四DBI模式DBI_MD3对应的DBI符号DBI_SB为3。
接着，将描述数据符号计数器121和DBI模式映射器122的用于第二情况‘情况1’的操作。
在第二情况‘情况1’中，第一多位数据DATA0至第八多位数据DATA7中的全部可以为“10”。此时，数据符号计数器121可以输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“00”的数量对应的0作为第一计数信号CNT0，输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“01”的数量对应的0作为第二计数信号CNT1，输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“10”的数量对应的8作为第三计数信号CNT2，并且输出与第一多位数据DATA0至第八多位数据DATA7中的数据图案“11”的数量对应的0作为第四计数信号CNT3。
在第一DBI模式DBI_MD0中，与第一多位DBI信号00对应的DBI符号DBI_SB的发送计数为0。当在第一DBI模式DBI_MD0中对数据图案“10”进行DBI编码时，生成数据图案“10”，并且用于与数据图案“10”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为64(＝8*8)。因此，用于第一DBI模式DBI_MD0的总发送成本为64(＝0+64)。
在第二DBI模式DBI_MD1中，与第二多位DBI信号01对应的DBI符号DBI_SB的发送计数为5。当在第二DBI模式DBI_MD1中对数据图案“10”进行DBI编码时，生成数据图案“11”，并且用于与数据图案“11”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为72(＝9*8)。因此，用于第二DBI模式DBI_MD1的总发送成本为77(＝5+72)。
在第三DBI模式DBI_MD2中，与第三多位DBI信号10对应的DBI符号DBI_SB的发送计数为8。当在第三DBI模式DBI_MD2中对数据图案“10”进行DBI编码时，生成数据图案“00”，并且用于与数据图案“00”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为0(＝0*8)。因此，用于第三DBI模式DBI_MD2的总发送成本为8(＝8+0)。
在第四DBI模式DBI_MD3中，与第四多位DBI信号11对应的DBI符号DBI_SB的发送计数为9。当在第四DBI模式DBI_MD3中对数据图案“10”进行DBI编码时，生成数据图案“01”，并且用于与数据图案“01”对应的数据符号(例如，图13中的D_SB0至D_SB7)的发送成本为40(＝5*8)。因此，用于第四DBI模式DBI_MD3的总发送成本为49(＝9+40)。
如此，DBI模式映射器122可以将用于第一DBI模式DBI_MD0至第四DBI模式DBI_MD3的各自的总发送成本计算为64、77、8和49，并且选择与所计算的总发送成本中的最小发送成本(即，8)对应的第三DBI模式DBI_MD2。此时，与第三DBI模式DBI_MD2对应的DBI符号DBI_SB为2。
图11是示出根据示例实施例的存储器***10A的框图。
参照图11，存储器***10A可以包括发送装置100A和接收装置200A，发送装置100A和接收装置200A可以经由多个数据通道DQ和至少一个DBI线或DBI通道DBI_L彼此通信。存储器***10A与图1中所示的存储器***10的修改示例对应，并且上面参照图1至图10给出的描述也可以应用于本示例实施例。
发送装置100A可以包括多个多模式DBI编码器110A和DBI模式选择器120A。在一个实施例中，多位数据可以为3位数据DATA[2:0](“000”、“001”、“010”、“011”、“100”、“101”、“110”和“111”)，多位DBI信号DBI_MD[2:0]可以为3位信号。因此，发送装置100A还可以包括多个PAM-8数据发送器130A和PAM-8DBI发送器140A。
图12是示出根据图11的示例实施例的多个DBI模式的示例的表格。
一起参照图11和图12，DBI模式选择器120A可以根据3位数据DATA[2:0]来在分别与DBI模式对应的多个3位DBI信号之中选择一个3位DBI信号DBI_MD[2:0]。例如，DBI模式可以包括第一DBI模式MD0至第八DBI模式MD7。
例如，第一DBI模式MD0可以指示不反转3位数据DATA[2:0]的所有位的DBI编码方案，并且可以指示为“000”。
例如，第二DBI模式MD1可以指示仅反转3位数据DATA[2:0]的LSB的DBI编码方案，并且可以指示为“001”。例如，第三DBI模式MD2可以指示仅反转3位数据DATA[2:0]的中间有效位(CSB)的DBI编码方案，并且可以指示为“010”。例如，第四DBI模式MD3可以指示仅反转3位数据DATA[2:0]的CSB和LSB的DBI编码方案，并且可以指示为“011”。
例如，第五DBI模式MD4可以指示仅反转3位数据DATA[2:0]的MSB的DBI编码方案，并且可以指示为“100”。例如，第六DBI模式MD5可以指示仅反转3位数据DATA[2:0]的MSB和LSB的DBI编码方案，并且可以指示为“101”。例如，第七DBI模式MD6可以指示仅反转3位数据DATA[2:0]的MSB和CSB的DBI编码方案，并且可以指示为“110”。例如，第八DBI模式MD7可以指示反转3位数据DATA[2:0]的所有位的DBI编码方案，并且可以指示为“111”。
返回参照图11，多模式DBI编码器110A可以分别接收多3位数据DATA[2:0]。另外，多模式DBI编码器110A可以从DBI模式选择器120A接收3位DBI信号DBI_MD[2:0]，并且根据所接收到的多位DBI信号DBI_MD[2:0]，对3位数据DATA[2:0]进行DBI编码，从而生成多个经编码的3位数据E_DATA[2:0]。
PAM-8数据发送器130A可以通过使用PAM-8方案根据经编码的3位数据E_DATA[2:0]分别生成多个数据符号D_SB，并且通过数据通道DQ将所生成的数据符号D_SB发送至接收装置200A。在此情况下，数据符号D_SB中的每一个可以根据对应的经编码的3位数据E_DATA[2:0]具有第一电压电平至第八电压电平之中的一个。PAM-8DBI发送器140A可以通过使用PAM-8方案来根据3位DBI信号DBI_MD[2:0]生成具有第一电压电平至第八电压电平之中的一个的DBI符号DBI_SB，并且通过DBI通道DBI_L将所生成的DBI符号DBI_SB发送至接收装置200A。
接收装置200A可以包括多个PAM-8数据接收器210A、PAM-8DBI接收器220A和多个多模式DBI解码器230A。PAM-8数据接收器210A可以通过数据通道DQ从发送装置100A分别接收数据符号D_SB，并且分别通过使用PAM-8方案来根据数据符号D_SB生成多个经编码的3位数据E_DATA[2:0]。PAM-8DBI接收器220A可以通过DBI通道DBI_L从发送装置100A接收DBI符号DBI_SB，并且通过使用PAM-8方案来根据所接收到的DBI符号DBI_SB生成3位DBI信号DBI_MD[2:0]。
图13是示出根据示例实施例的根据第一通道分组方案的存储器***20的框图。
参照图13，存储器***20可以包括发送装置300和接收装置400。发送装置300可以包括多模式DBI编码器310。例如，多模式DBI编码器310可以包括图1的多模式DBI编码器110和数据发送器130。尽管未示出，但是发送装置300还可以包括与DBI通道DBI_L对应的一个DBI模式选择器。接收装置400可以包括多模式DBI解码器410。例如，多模式DBI解码器410可以包括图1的数据接收器210和多模式DBI解码器230。
根据第一通道分组方案，例如，一个DBI通道DBI_L可以分配给8个数据通道。例如，发送装置300和接收装置400可以通过八个数据通道DQ0至DQ7和一个DBI通道DBI_L彼此通信。多模式DBI编码器310可以根据第一多位数据DATA0至第八多位数据DATA7生成第一数据符号D_SB0至第八数据符号D_SB7，并且通过8个数据通道DQ0至DQ7将所生成的第一数据符号D_SB0至第八数据符号D_SB7发送至接收装置400。发送装置300可以生成与第一数据符号D_SB0至第八数据符号D_SB7对应的DBI符号DBI_SB，并且通过一个DBI通道DBI_L将所生成的DBI符号DBI_SB发送至接收装置400。
多模式DBI解码器410可以通过8个数据通道DQ0至DQ7从发送装置300接收第一数据符号D_SB0至第八数据符号D_SB7，并且通过一个DBI通道DBI_SB从发送装置300接收DBI符号DBI_SB。多模式DBI解码器410可以通过使用所接收到的DBI符号DBI_SB分别根据第一数据符号D_SB0至第八数据符号D_SB7生成第一多位数据DATA0至第八多位数据DATA7。
图14是示出根据示例实施例的根据第二通道分组方案的存储器***30的框图。
参照图14，存储器***30可以包括发送装置500和接收装置600。发送装置500可以包括多模式DBI编码器510和520。例如，多模式DBI编码器510和520中的每一个可以包括图1的多模式DBI编码器110和数据发送器130。尽管未示出，但是发送装置500还可以包括与第一DBI通道DBI0_L对应的第一DBI模式选择器和与第二DBI通道DBI1_L对应的第二DBI模式选择器。接收装置600可以包括多模式DBI解码器610和620。例如，多模式DBI解码器610和620中的每一个可以包括图1的数据接收器210和多模式DBI解码器230。
根据第二通道分组方案，例如，一个DBI通道DBI_L可以分配给4个数据通道。例如，发送装置500和接收装置600可以通过八个数据通道DQ0至DQ7以及两个DBI通道DBI0_L和DBI1_L彼此通信。多模式DBI编码器510可以根据第一多位数据DATA0至第四多位数据DATA3生成第一数据符号D_SB0至第四数据符号D_SB3，并且通过第一数据通道DQ0至第四数据通道DQ3将所生成的第一数据符号D_SB0至第四数据符号D_SB3发送至接收装置600。第一DBI模式选择器可以根据第一多位数据DATA0至第四多位数据DATA3生成第一多位DBI信号。发送装置500可以根据第一多位DBI信号生成第一DBI符号DBI0_SB，并且通过第一DBI通道DBI0_L将所生成的第一DBI符号DBI0_SB发送至接收装置600。
多模式DBI解码器610可以通过第一数据通道DQ0至第四数据通道DQ3从发送装置500接收第一数据符号D_SB0至第四数据符号D_SB3，并且通过第一DBI通道DBI0_L从发送装置500接收第一DBI符号DBI0_SB。多模式DBI解码器610可以通过使用所接收到的第一DBI符号DBI0_SB分别根据第一数据符号D_SB0至第四数据符号D_SB3生成第一多位数据DATA0至第四多位数据DATA3。
多模式DBI编码器520可以根据第五多位数据DATA4至第八多位数据DATA7生成第五数据符号D_SB4至第八数据符号D_SB7，并且通过第五数据通道DQ4至第八数据通道DQ7将所生成的第五数据符号D_SB4至第八数据符号D_SB7发送至接收装置600。第二DBI模式选择器可以根据第五多位数据DATA4至第八多位数据DATA7生成第二多位DBI信号。发送装置500可以根据第二多位DBI信号生成第二DBI符号DBI1_SB，并且通过第二DBI通道DBI1_L将所生成的第二DBI符号DBI1_SB发送至接收装置600。
多模式DBI解码器620可以通过第五数据通道DQ4至第八数据通道DQ7从发送装置500接收第五数据符号D_SB4至第八数据符号D_SB7，并且通过第二DBI通道DBI1_L从发送装置500接收第二DBI符号DBI1_SB。多模式DBI解码器610可以通过使用所接收到的第二DBI符号DBI1_SB分别根据第五数据符号D_SB4至第八数据符号D_SB7生成第五多位数据DATA4至第八多位数据DATA7。
图15是示出根据示例实施例的存储器装置700的框图。
参照图15，存储器装置700可以包括多模式DBI编码器710、DBI模式选择器720、收发器730、存储器单元阵列740和多模式DBI解码器750。存储器装置700可以对应于图1的发送装置100或接收装置200、图11的发送装置100A或接收装置200A、图13的发送装置300或接收装置400、或者图14的发送装置500或接收装置600，以上参照图1至图14给出的描述还可以应用到本示例实施例。
存储器单元阵列740可以包括多个存储器单元。在本说明书中，术语“存储器装置”可以包括包含多个存储器单元的任何装置。例如，存储器单元可以是动态随机存取存储器(DRAM)单元。例如，存储器装置可以包括DRAM，例如，双数据速率同步动态随机存取存储器(DDR SDRAM)、低功率双数据速率(LPDDR)SDRAM、图形双数据速率(GDDR)SDRAM、和Rambus动态随机存取存储器(RDRAM)。存储器装置还可以包括非易失性存储器，例如，闪存、磁性RAM(MRAM)、铁电RAM(FeRAM)、相变RAM(PRAM)和电阻式RAM(ReRAM)。
多模式DBI编码器710和DBI模式选择器720可以接收存储在存储器单元阵列740中的多位数据DATA。DBI模式选择器720可以根据多位数据DATA从分别与多个DBI模式对应的多个多位DBI信号中选择一个多位DBI信号DBI_MD，并且将所选择的多位DBI信号DBI_MD提供至多模式DBI编码器710。多模式DBI编码器710可以通过根据多位DBI信号DBI_MD对多位数据DATA进行DBI编码来生成经编码的多位数据E_DATA。例如，多模式DBI编码器710可以包括图1的多模式DBI编码器110，DBI模式选择器720可以包括图1的DBI模式选择器120。
收发器730可以通过使用PAM方案从经编码的多位数据E_DATA生成具有多个电压电平中的一个的数据符号D_SB，并且通过数据通道DQ发送所生成的数据符号D_SB。另外，收发器730可以通过使用PAM方案根据多位DBI信号DBI_MD生成具有电压电平中的一个的DBI符号DBI_SB，并且通过DBI通道DBI_L发送所生成的DBI符号DBI_SB。例如，收发器730可以包括图1的数据发送器130和DBI发送器140。
另外，收发器730可以通过数据通道DQ接收数据符号D_SB，并且根据所接收到的数据符号D_SB生成经编码的多位输入数据E_DATAi。另外，收发器730可以通过DBI通道DBI_L接收DBI符号DBI_SB，并且根据所接收到的DBI符号DBI_SB生成多位输入DBI信号DBI_MDi。例如，收发器730可以包括图1的数据接收器210和DBI接收器220。
多模式DBI解码器750可以通过根据多位输入DBI信号DBI_MDi在从多个DBI模式之中选择的DBI模式中对经编码的多位输入数据E_DATAi进行DBI解码来生成多位输入数据DATAi。所生成的多位输入数据DATAi可以存储在存储器单元阵列740中。例如，多模式DBI解码器750可以包括图1的多模式DBI解码器230。
图16是示出根据示例实施例的数据处理装置800的框图。
参照图16，数据处理装置800可以包括多模式DBI编码器810、DBI模式选择器820、收发器830、处理核心840和多模式DBI解码器850。数据处理装置800可以对应于图1的发送装置100或接收装置200、图11的发送装置100A或接收装置200A、图13的发送装置300或接收装置400、或者图14的发送装置500或接收装置600，并且以上参照图1至图14给出的描述还可以应用到本示例实施例。
处理核心840可以包括单核处理器或多核处理器。例如，处理核心840可以包括通用处理器、中央处理单元(CPU)、图形处理单元(GPU)、数字信号处理器(DSP)、微控制器(MCU)、微处理器、网络处理器、嵌入式处理器、现场可编程门阵列(FPGA)、专用指令集处理器(ASIP)、专用集成电路(ASIC)处理器等。例如，处理核心840可以被封装为公共处理器封装件、多核处理器封装件、片上***(SoC)封装件、封装内***(SiP)封装件、封装上***(SOP)封装件等。
多模式DBI编码器810和DBI模式选择器820可以通过内部数据总线电连接至处理核心840，并且可以在处理核心840的控制下接收多位数据DATA。例如，处理核心840可以将多位数据DATA从内部缓冲存储器传送至多模式DBI编码器810和DBI模式选择器820。DBI模式选择器820可以根据多位数据DATA从分别与多个DBI模式对应的多个多位DBI信号中选择一个多位DBI信号DBI_MD，并且将所选择的多位DBI信号DBI_MD提供至多模式DBI编码器810。多模式DBI编码器810可以通过根据多位DBI信号DBI_MD对多位数据DATA进行DBI编码来生成经编码的多位数据E_DATA。例如，多模式DBI编码器810可以包括图1的多模式DBI编码器110，DBI模式选择器820可以包括图1的DBI模式选择器120。
收发器830可以通过使用PAM方案根据经编码的多位数据E_DATA生成具有多个电压电平之中的一个的数据符号D_SB，并且通过数据通道DQ发送所生成的数据符号D_SB。另外，收发器830可以通过使用PAM方案根据多位DBI信号DBI_MD生成具有电压电平中的一个的DBI符号DBI_SB，并且通过DBI通道DBI_L发送所生成的DBI符号DBI_SB。例如，收发器830可以包括图1的数据发送器130和DBI发送器140。
另外，收发器830可以通过数据通道DQ接收数据符号D_SB，并且根据所接收到的数据符号D_SB生成经编码的多位输入数据E_DATAi。另外，收发器830可以通过DBI通道DBI_L接收DBI符号DBI_SB，并且根据所接收到的DBI符号DBI_SB生成多位输入DBI信号DBI_MDi。例如，收发器830可以包括图1的数据接收器210和DBI接收器220。
多模式DBI解码器850可以通过根据多位输入DBI信号DBI_MDi对经编码的多位输入数据E_DATAi进行DBI解码来生成多位输入数据DATAi。多模式DBI解码器850可以通过内部数据总线电连接至处理核心840。多模式DBI解码器850可以将多位输入数据DATAi发送至内部缓冲存储器，并且处理核心840可以通过访问内部缓冲存储器来读取多位输入数据DATAi。例如，多模式DBI解码器850可以包括图1的多模式DBI解码器230。
图17是根据示例实施例的数据发送方法的流程图。
参照图17，根据本示例实施例的数据发送方法是通过诸如数据通道的存储器接口发送数据的方法，并且例如可以在图1的发送装置100中执行该数据发送方法。还可以在例如图11的发送装置100A、图13的发送装置300、图14的发送装置500、图15的存储器装置700、或者图16的数据处理装置800中执行根据本示例实施例的数据发送方法。以上参照图1至图16给出的描述也可以应用到本示例实施例。
在操作S110中，发送装置100根据多位数据从分别与多个DBI模式对应的多个多位DBI信号中选择第一多位DBI信号。例如，多位数据可以是2位数据或3位数据，第一多位DBI信号可以是2位信号或3位信号。
在操作S120中，发送装置100通过根据第一多位DBI信号在从DBI模式中选择的DBI模式下对多位数据进行DBI编码来生成经编码的多位数据。例如，发送装置100可以通过根据第一多位DBI信号选择性地反转多位数据中包括的多个位来生成经编码的多位数据。
在操作S130中，发送装置100分别通过数据通道和DBI通道发送数据符号和DBI符号。例如，发送装置100可以通过使用PAM方案根据经编码的多位数据生成具有多个电压电平之中的一个的数据符号，并且通过数据通道发送所生成的数据符号。例如，发送装置100可以通过使用PAM方案根据多位DBI信号生成具有多个电压电平之中的一个的DBI符号，并且通过DBI通道发送所生成的DBI符号。
图18是根据示例实施例的数据接收方法的流程图。
参照图18，根据本示例实施例的数据接收方法是通过诸如数据通道的存储器接口接收数据的方法，并且例如可以在图1的接收装置200中执行该数据接收方法。还可以在例如图11的接收装置200A、图13的接收装置400、图14的接收装置600、图15的存储器装置700、或图16的数据处理装置800中执行根据本示例实施例的数据接收方法。以上参照图1至图16给出的描述也可以应用到本示例实施例。
在操作S210中，接收装置200分别通过数据通道和DBI通道接收数据符号和DBI符号。例如，接收装置200可以通过多个数据通道并行地接收多个数据符号，接收装置200可以通过至少一个DBI通道接收至少一个DBI符号。
在操作S220中，接收装置200分别根据数据符号和DBI符号生成经编码的多位数据和多位DBI信号。详细地，接收装置200可以通过使用PAM方案根据数据符号的电压电平来生成经编码的多位数据。另外，接收装置200可以通过使用PAM方案根据DBI符号的电压电平来生成多位DBI信号。
在操作S230中，接收装置200通过根据多位DBI信号在从多个DBI模式中选择的DBI模式下对经编码的多位数据进行DBI解码来生成多位数据。例如，接收装置200可以通过根据多位DBI信号选择性地反转经编码的多位数据中包括的多个位来生成多位数据。
图19是示出根据示例实施例的计算***1000的框图。
参照图19，计算***1000可以被实施为单个电子装置或者分布在两个或更多个电子装置上。例如，计算***1000可以被实施为各种电子装置(例如，台式计算机、膝上型计算机、平板计算机、智能电话、自动驾驶车辆、数码相机、可穿戴装置、医疗装置、服务器***、数据中心、无人机、手持游戏机、物联网(IoT)装置等)之中的至少一种。
计算***1000可以包括主机1100、加速器子***1200和互连件1300。主机1100可以控制加速器子***1200的整体操作，加速器子***1200可以在主机1100的控制下操作。主机1100和加速器子***1200可以通过互连件1300彼此连接。可以通过互连件1300在主机1100与加速器子***1200之间发送和接收各种信号和数据。
主机1100可以包括主机处理器1110、主机存储器控制器1120、主机存储器1130和接口1140。主机处理器1110可以控制计算***1000的整体操作。主机处理器1110可以通过主机存储器控制器1120控制主机存储器1130。例如，主机处理器1110可以从主机存储器1130读取数据，或者将数据写入主机存储器1130。主机处理器1110可以控制通过互连件1300连接的加速器子***1200。例如，主机处理器1110可以将命令发送至加速器子***1200，以将任务分配给加速器子***1200。
主机处理器1110可以是执行与计算***1000的各种操作有关的通用计算的通用处理器或主处理器。例如，主机处理器1110可以是中央处理单元(CPU)或应用处理器(AP)。
主机存储器1130可以是计算***1000的主存储器。主机存储器1130可以存储由主机处理器1110处理的数据，或者可以存储从加速器子***1200接收的数据。例如，主机存储器1130可以包括DRAM。在另一实施方式中，主机存储器1130可以包括易失性存储器(诸如，SRAM)和非易失性存储器(诸如，闪存、PRAM、RRAM和MRAM)中的至少一个。
在示例实施例中，主机处理器1110和主机存储器1130可以通过多个数据通道和至少一个DBI通道彼此通信。可以分别通过多个数据通道发送和接收与多位数据对应的数据符号。另外，通过DBI通道，可以发送和接收与指示多个DBI模式中的一个的多位DBI信号对应的DBI符号。在此情况下，可以根据多位DBI信号对多位数据进行DBI编码。可以参照图1至图18中所示的实施例来实施主机处理器1110和主机存储器1130。
接口1140可以被配置为使得主机1100通过接口1140与加速器子***1200进行通信。主机处理器1110可以将控制信号和数据发送至加速器子***1200，并且通过接口1140从加速器子***1200接收信号和数据。在示例实施例中，主机处理器1110、主机存储器控制器1120和接口1140可以被实施为单个芯片。
加速器子***1200可以在主机1100的控制下执行特定功能。例如，加速器子***1200可以在主机1100的控制下执行专用于特定应用的计算。可以以各种形式(例如，可以物理连接或电连接至主机1100或者经由有线或无线连接至主机1100的模块、卡、封装件、芯片或装置)中的一种来实施加速器子***1200。例如，加速器子***1200可以被实施为图形卡或加速器卡。例如，可以基于现场可编程门阵列(FPGA)或专用集成电路(ASIC)来实施加速器子***1200。
在示例实施例中，可以基于各种封装技术中的一种来实施加速器子***1200。例如，可以通过使用诸如球栅阵列(BGA)、多芯片封装(MCP)、封装上***(SOP)、封装内***(SIP)、封装上封装(POP)、芯片级封装(CSP)、晶圆级封装(WLP)、或面板级封装(PLP)的封装技术来实施加速器子***1200。作为示例，加速器子***1200的一些或所有部件可以通过铜到铜接合来连接。例如，加速器子***1200的一些或所有部件可以通过例如硅插件、有机插件、玻璃插件或有源插件的插件(interposer)来连接。例如，当堆叠加速器子***1200的一些或所有部件时，可以基于穿硅孔(TSV)来堆叠这些部件。例如，加速器子***1200的一些或所有部件可以通过高速连接通道(例如，硅桥)来连接。
加速器子***1200可以包括专用处理器1210、本地存储器控制器1220、本地存储器1230和主机接口1240。专用处理器1210可以在主机处理器1110的控制下操作。例如，专用处理器1210可以响应于主机处理器1110的命令通过本地存储器控制器1220从本地存储器1230读取数据。专用处理器1210可以基于所读取的数据通过执行计算来处理数据。专用处理器1210可以将所处理的数据发送至主机处理器1110，或者可以将所处理的数据写入本地存储器1230。
专用处理器1210可以基于存储在本地存储器1230中的值来执行专用于特定应用的计算。例如，专用处理器1210可以执行专用于例如人工智能、流分析、视频转码、数据索引、数据编码/解码、和数据加密的应用的计算。因此，专用处理器1210可以处理各种类型的数据，例如，图像数据、语音数据、运动数据、生物统计数据和键值。例如，专用处理器1210可以包括图形处理单元(GPU)、神经处理单元(NPU)、张量处理单元(TPU)、视觉处理单元(VPU)、图像信号处理器(ISP)和数字信号处理器(DSP)中的至少一个。
专用处理器1210可以包括一个处理器核心，或者可以包括多个处理器核心，例如双核、四核和六核。在示例实施例中，专用处理器1210可以包括比主机处理器1110更大数量的核心，以用于专用于并行性的计算。例如，专用处理器1210可以包括一千个或更多的核心。在此情况下，这些核心可以并行处理彼此之间很少或没有依赖性的数据。
在示例实施例中，专用处理器1210可以是专用于图像数据计算的处理器。在此情况下，专用处理器1210可以通过经由本地存储器控制器1220读取存储在本地存储器1230中的图像数据来执行计算。专用处理器1210可以将计算结果发送至主机处理器1110，或者可以将计算结果存储在本地存储器1230中。主机处理器1110可以将所发送的计算结果存储在主机存储器1130中或存储在分配给单独的存储器的帧缓冲器中。存储在帧缓冲器中的数据可以被发送至单独的显示装置。
在示例实施例中，专用处理器1210可以是专用于基于神经网络的训练计算和推理计算的处理器。专用处理器1210可以从本地存储器1230读取神经网络参数(例如，神经网络模型参数、权重、偏差等)，以执行训练计算或推理计算。神经网络参数可以是从主机处理器1110提供的值、由专用处理器1210处理的值、或先前存储的值。例如，主机处理器1110可以将用于推理计算的权重参数提供给专用处理器1210。在此情况下，权重参数可以是通过主机处理器1110的训练计算而更新的参数。专用处理器1210可以通过矩阵乘积计算和累积计算基于本地存储器1230的神经网络参数来执行训练或推理。专用处理器1210可以将计算结果发送至主机处理器1110，或者可以将计算结果存储在本地存储器1230中。
本地存储器控制器1220可以控制本地存储器1230的整体操作。在示例实施例中，本地存储器控制器1220可以处理要存储在本地存储器1230中的数据，并且将所处理的数据写入本地存储器1230。在另一实施方式中，本地存储器控制器1220可以处理从本地存储器1230读取的数据。例如，本地存储器控制器1220可以执行纠错码(ECC)编码和ECC解码，或者执行数据加密和数据解密。
本地存储器1230可以由专用处理器1210排他地使用。本地存储器1230可以包括例如DRAM。作为另一示例，本地存储器1230可以包括易失性存储器(诸如，SRAM)以及非易失性存储器(诸如，闪存、PRAM、RRAM和MRAM)中的至少一个。可以例如以各种形式(诸如，要安装在具有专用处理器1210的单个衬底上或要基于单独的连接件连接至专用处理器1210的裸片、芯片、封装件模块、卡和装置)形成本地存储器1230。
在示例实施例中，本地存储器1230可以具有包括32个或更多个数据引脚的结构。例如，本地存储器1230可以包括1024个或更多个数据引脚以提供宽带宽。在示例实施例中，本地存储器1230的每芯片的总线宽度可以大于主机存储器1130的每芯片的总线宽度。
在示例实施例中，本地存储器1230可以基于图形双数据速率(GDDR)存储器、高带宽存储器(HBM)、混合存储器立方体(HMC)或宽I/O接口来操作。然而，本地存储器1230可以基于各种标准接口来操作。
在示例实施例中，本地存储器1230可以包括能够执行计算的逻辑电路。逻辑电路可以对从本地存储器1230读取的数据或要写入本地存储器1230的数据执行线性计算、比较计算、压缩计算、数据转换计算、算术计算等。因此，可以减小由逻辑电路处理的数据的大小。当减小数据的大小时，可以改善本地存储器1230与本地存储器控制器1220之间的带宽的效率。
在示例实施例中，专用处理器1210和本地存储器1230可以通过多个数据通道和至少一个DBI通道彼此通信。可以分别通过多个数据通道发送和接收与多位数据对应的数据符号。另外，通过DBI通道，可以发送和接收与指示多个DBI模式之中的一个的多位DBI信号对应的DBI符号。在此情况下，可以根据多位DBI信号对多位数据进行DBI编码。可以参照图1至图18中所示的实施例来实施专用处理器1210和本地存储器1230。
主机接口1240可以被配置为使得加速器子***1200通过主机接口1240与主机1100进行通信。加速器子***1200可以将信号和数据发送至主机1100，并且通过主机接口1240从主机1100接收控制信号和数据。在示例实施例中，专用处理器1210、本地存储器控制器1220和主机接口1240可以被实施为单个芯片。
互连件1300可以提供主机1100与加速器子***1200之间的数据传输路径，并且用作数据总线或数据链路。数据传输路径可以经由有线或无线形成。接口1140和主机接口1240可以通过互连件1300基于预定协议而彼此进行通信。例如，接口1140和主机接口1240可以基于诸如以下的各种标准协议中的一种彼此进行通信：高级技术附件(ATA)、串行ATA(SATA)、外部SATA(e-SATA)、小型计算机小型接口(SCSI)、串行附接SCSI(SAS)、***部件互连(PCI)、PCI快速(PCIe)、NVM快速(NVMe)、高级可扩展接口(AXI)、ARM微控制器总线架构(AMBA)、IEEE 1394、通用串行总线(USB)或者用于安全数字(SD)卡、多媒体卡(MMC)、嵌入式多媒体卡(eMMC)、通用闪存(UFS)、紧凑型闪存(CF)和Gen-Z的协议。在示例实施例中，接口1140和主机接口1240可以基于装置间通信链路(诸如，一致性加速器处理器接口(openCAPI)、用于加速器的高速缓存一致性互连(CCIX)、计算快速链路(CXL)、和NVLINK)彼此进行通信。在示例实施例中，接口1140和主机接口1240可以基于无线通信技术(诸如，LTE、5G、LTE-M、NB-IoT、LPWAN、蓝牙、近场通信(NFC)、Zigbee、Z-Wave和WLAN)彼此进行通信。
在示例实施例中，加速器子***1200还可以包括能够检测图像数据、语音数据、运动数据、生物统计数据和周围环境信息的传感器。在示例实施例中，当传感器被包括在加速器子***1200中时，传感器可以基于上述封装技术连接至其它部件(例如，专用处理器1210和本地存储器1230)。加速器子***1200可以基于特定计算来处理通过传感器感测的数据。
尽管图19示出了专用处理器1210通过一个本地存储器控制器1220使用一个本地存储器1230，但是专用处理器1210可以通过该一个本地存储器控制器1220使用多个本地存储器。在另一示例实施例中，专用处理器1210可以使用分别与多个本地存储器控制器对应的本地存储器。
以上参照图1至图19描述的实施例可以应用到图形双数据速率类型六同步动态随机存取存储器(GDDR6)或图形双数据速率类型七同步动态随机存取存储器(GDDR7)。
本文已经公开了示例实施例，并且尽管采用了特定术语，但是仅以一般性和描述性的含义使用和解释它们，而不是出于限制的目的。在一些情况下，如自提交本申请时起对本领域普通技术人员而言将显而易见的，除非另外特别指出，否则结合特定实施例描述的特征、特性和/或元件可以单独使用，或者可以与结合其他实施例描述的特征、和/或元件组合使用。因此，本领域技术人员将理解，在不脱离如所附权利要求书中所阐述的本发明的精神和范围的情况下，可以在形式和细节上进行各种改变。

Claims (20)

1.一种存储器装置，包括：
数据总线反转模式选择器，其被配置为根据多位数据从分别与多个数据总线反转模式对应的多个多位数据总线反转信号之中选择第一多位数据总线反转信号；
多模式数据总线反转编码器，其被配置为通过根据所述第一多位数据总线反转信号对所述多位数据进行数据总线反转编码来生成经编码的多位数据；以及
收发器，其被配置为通过数据通道发送与所述经编码的多位数据对应的数据符号，并且通过数据总线反转通道发送与所述第一多位数据总线反转信号对应的数据总线反转符号。
2.根据权利要求1所述的存储器装置，其中：
所述多位数据包括2位数据，并且
所述多个多位数据总线反转信号中的每一个包括2位信号。
3.根据权利要求2所述的存储器装置，其中，所述多个数据总线反转模式包括：
第一数据总线反转模式，在所述第一数据总线反转模式中，所述2位数据的所有位不被反转；
第二数据总线反转模式，在所述第二数据总线反转模式中，仅所述2位数据的最低有效位被反转；
第三数据总线反转模式，在所述第三数据总线反转模式中，仅所述2位数据的最高有效位被反转；以及
第四数据总线反转模式，在所述第四数据总线反转模式中，所述2位数据的所有位被反转。
4.根据权利要求2所述的存储器装置，其中，所述收发器包括：
数据收发器，其被配置为通过使用脉冲幅度调制-4方案根据所述2位数据生成具有第一电压电平至第四电压电平之中的一个电压电平的所述数据符号；以及
数据总线反转收发器，其被配置为通过使用所述脉冲幅度调制-4方案根据所述第一多位数据总线反转信号生成具有所述第一电压电平至所述第四电压电平之中的一个电压电平的所述数据总线反转符号。
5.根据权利要求1所述的存储器装置，其中：
所述多位数据包括3位数据，
所述多个多位数据总线反转信号中的每一个包括3位信号，并且
所述收发器包括：
数据收发器，其被配置为通过使用脉冲幅度调制-8方案根据所述3位数据生成具有第一电压电平至第八电压电平之中的一个电压电平的所述数据符号；以及
数据总线反转收发器，其被配置为通过使用所述脉冲幅度调制-8方案根据所述第一多位数据总线反转信号生成具有所述第一电压电平至所述第八电压电平之中的一个电压电平的所述数据总线反转符号。
6.根据权利要求1所述的存储器装置，其中，所述数据总线反转模式选择器还被配置为选择所述第一多位数据总线反转信号，使得用于所述数据符号的发送消耗电流最小化。
7.根据权利要求1所述的存储器装置，其中：
所述数据通道包括多个数据通道，
所述多模式数据总线反转编码器包括多个多模式数据总线反转编码器，其被配置为通过根据所述第一多位数据总线反转信号分别对多个多位数据进行数据总线反转编码来生成多个经编码的多位数据，并且
所述收发器包括多个数据收发器，其被配置为分别通过所述多个数据通道发送与所述经编码的多位数据对应的多个数据符号。
8.根据权利要求7所述的存储器装置，其中，所述数据总线反转模式选择器还被配置为对所述多位数据中的多个数据图案中的每一个的数量进行计数，并且基于所计数的数量，选择所述第一多位数据总线反转信号，使得用于所述多个数据符号的发送消耗电流最小化。
9.根据权利要求7所述的存储器装置，其中：
所述数据总线反转模式选择器包括：
第一数据总线反转模式选择器，其被配置为根据所述多位数据之中的第一多位数据的数据图案来从所述多个多位数据总线反转信号之中选择所述第一多位数据总线反转信号；以及
第二数据总线反转模式选择器，其被配置为根据所述多位数据之中的第二多位数据的数据图案来从所述多个多位数据总线反转信号之中选择第二多位数据总线反转信号，并且
所述多个多模式数据总线反转编码器包括：
第一多模式数据总线反转编码器，其被配置为通过根据所述第一多位数据总线反转信号对所述第一多位数据进行数据总线反转编码来生成第一经编码的多位数据；以及
第二多模式数据总线反转编码器，其被配置为通过根据所述第一多位数据总线反转信号对所述第二多位数据进行数据总线反转编码来生成第二经编码的多位数据。
10.根据权利要求9所述的存储器装置，其中，所述收发器还包括：
第一数据总线反转收发器，其被配置为通过第一数据总线反转通道发送与所述第一多位数据总线反转信号对应的第一数据总线反转符号；以及
第二数据总线反转收发器，其被配置为通过第二数据总线反转通道发送与所述第二多位数据总线反转信号对应的第二数据总线反转符号。
11.根据权利要求1所述的存储器装置，还包括多模式数据总线反转解码器，其中：
所述收发器还被配置为通过所述数据通道接收输入数据符号，并且通过所述数据总线反转通道接收输入数据总线反转符号，并且
所述多模式数据总线反转解码器被配置为通过根据与所述输入数据总线反转符号对应的多位输入数据总线反转信号对与所述输入数据符号对应的经编码的多位输入数据进行数据总线反转解码来生成多位输入数据。
12.根据权利要求1所述的存储器装置，还包括存储器单元阵列，所述存储器单元阵列被配置为存储所述多位数据，所述存储器单元阵列包括多个DRAM单元。
13.一种存储器装置，包括：
收发器，其被配置为分别通过数据通道和数据总线反转通道接收数据符号和数据总线反转符号，根据所接收到的数据符号生成经编码的多位数据，并且根据所接收到的数据总线反转符号生成多位数据总线反转信号；以及
多模式数据总线反转解码器，其被配置为通过根据所述多位数据总线反转信号对所述经编码的多位数据进行数据总线反转解码来生成多位数据。
14.根据权利要求13所述的存储器装置，其中：
所述多位数据包括2位数据，并且
所述多位数据总线反转信号包括2位信号。
15.根据权利要求14所述的存储器装置，其中，所述多位数据总线反转信号表示多个数据总线反转模式中的一个，所述多个数据总线反转模式包括：
第一数据总线反转模式，在所述第一数据总线反转模式中，所述2位数据的所有位不被反转；
第二数据总线反转模式，在所述第二数据总线反转模式中，仅所述2位数据的最低有效位被反转；
第三数据总线反转模式，在所述第三数据总线反转模式中，仅所述2位数据的最高有效位被反转；以及
第四数据总线反转模式，在所述第四数据总线反转模式中，所述2位数据的所有位被反转。
16.根据权利要求13所述的存储器装置，其中，所述收发器包括：
数据收发器，其被配置为通过使用脉冲幅度调制-4方案根据具有第一电压电平至第四电压电平之中的一个电压电平的所述数据符号生成所述经编码的多位数据；以及
数据总线反转收发器，其被配置为通过使用所述脉冲幅度调制-4方案根据具有所述第一电压电平至所述第四电压电平之中的一个电压电平的所述数据总线反转符号生成所述多位数据总线反转信号。
17.根据权利要求13所述的存储器装置，其中：
所述数据通道包括多个数据通道，
所述收发器包括多个数据收发器，其被配置为通过所述多个数据通道接收多个数据符号，并且根据所接收到的数据符号生成多个经编码的多位数据，并且
所述多模式数据总线反转解码器包括多个多模式数据总线反转解码器，其被配置为通过根据所述多位数据总线反转信号分别对所述经编码的多位数据进行数据总线反转解码来生成多个多位数据。
18.根据权利要求13所述的存储器装置，其中：
所述数据通道包括多个数据通道，
所述数据总线反转通道包括第一数据总线反转通道和第二数据总线反转通道，
所述收发器包括：
多个数据收发器，其被配置为通过所述多个数据通道接收包括第一数据符号和第二数据符号的多个数据符号，并且分别根据所接收到的第一数据符号和第二数据符号生成经编码的第一多位数据和经编码的第二多位数据；
第一数据总线反转收发器，其被配置为通过所述第一数据总线反转通道接收第一数据总线反转符号，并且根据所接收到的第一数据总线反转符号生成第一多位数据总线反转信号；以及
第二数据总线反转收发器，其被配置为通过所述第二数据总线反转通道接收第二数据总线反转符号，并且根据所接收到的第二数据总线反转符号生成第二多位数据总线反转信号，并且所述多模式数据总线反转解码器包括：
第一多模式数据总线反转解码器，其被配置为通过根据所述第一多位数据总线反转信号对所述经编码的第一多位数据进行数据总线反转解码来生成第一多位数据；以及
第二多模式数据总线反转解码器，其被配置为通对根据所述第二多位数据总线反转信号对所述经编码的第二多位数据进行数据总线反转解码来生成第二多位数据。
19.根据权利要求13所述的存储器装置，还包括存储器单元阵列，所述存储器单元阵列被配置为存储所述多位数据，所述存储器单元阵列包括多个DRAM单元。
20.一种存储器***，包括：
发送装置，其被配置为根据多位数据总线反转信号对多个多位数据进行数据总线反转编码，通过多个数据通道发送与多个经编码的多位数据对应的多个数据符号，并且通过数据总线反转通道发送与所述多位数据总线反转信号对应的数据总线反转符号；以及
接收装置，其被配置为通过所述多个数据通道接收所述多个数据符号，通过所述数据总线反转通道接收所述数据总线反转符号，并且通过根据所述多位数据总线反转信号对与所述多个数据符号对应的所述多个经编码的多位数据进行数据总线反转解码来生成所述多个多位数据。
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220140234A (ko) * 2021-04-09 2022-10-18 삼성전자주식회사 멀티 레벨 신호 시스템에서 최적 전이 코드를 생성하기 위한 신호 처리 방법 및 반도체 장치
US11656958B2 (en) * 2021-04-29 2023-05-23 Mellanox Technologies, Ltd. Redundancy data bus inversion sharing
US11494126B1 (en) * 2021-05-07 2022-11-08 Western Digital Technologies, Inc. Toggle mode (TM) coding with circuit bounded array memory
US11394589B1 (en) 2021-05-17 2022-07-19 Micron Technology, Inc. Techniques for communicating multi-level signals
KR102582152B1 (ko) * 2022-11-14 2023-09-22 한양대학교 산학협력단 Pam 3 신호를이용한 데이터 반전 회로

Family Cites Families (55)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100423898B1 (ko) * 2001-06-16 2004-03-22 삼성전자주식회사 크로스오버 성능이 개선된 유니버셜 시리얼 버스 저속트랜시버
KR100643498B1 (ko) * 2005-11-21 2006-11-10 삼성전자주식회사 반도체 메모리에서의 데이터 버스 반전 회로 및 데이터버스 반전 방법
US7936289B2 (en) * 2006-04-04 2011-05-03 Samsung Electronics Co., Ltd. Method, device, and system for data communication with preamble for reduced switching noise
KR100877680B1 (ko) * 2006-04-04 2009-01-09 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
US8552891B2 (en) * 2006-05-27 2013-10-08 Samsung Electronics Co., Ltd. Method and apparatus for parallel data interfacing using combined coding and recording medium therefor
KR100782327B1 (ko) * 2006-05-27 2007-12-06 삼성전자주식회사 반도체 장치 사이의 단일형 병렬데이터 인터페이스 방법,기록매체 및 반도체 장치
KR100799684B1 (ko) * 2006-09-14 2008-02-01 삼성전자주식회사 통신 시스템 및 통신 시스템 제어방법
WO2009134568A2 (en) * 2008-04-02 2009-11-05 Rambus Inc. Encoding data with minimum hamming weight variation
KR101688050B1 (ko) * 2009-12-22 2016-12-21 삼성전자 주식회사 반도체 장치 및 반도체 장치의 리드 또는 라이트 동작 수행 방법
US8581755B2 (en) * 2010-01-20 2013-11-12 Rambus Inc. Multiple word data bus inversion
US8879654B2 (en) * 2010-03-10 2014-11-04 Micron Technology, Inc. Communication interface with configurable encoding based on channel termination
US8495437B2 (en) * 2011-09-06 2013-07-23 Samsung Electronics Co., Ltd. Semiconductor memory device
US8942309B1 (en) * 2012-05-04 2015-01-27 Rambus Inc. Signal output improvement using data inversion and/or swapping
KR101964261B1 (ko) * 2012-05-17 2019-04-01 삼성전자주식회사 자기 메모리 장치
US8854236B2 (en) * 2012-05-18 2014-10-07 Micron Technology, Inc. Methods and apparatuses for low-power multi-level encoded signals
KR20140032787A (ko) * 2012-09-07 2014-03-17 삼성전자주식회사 불휘발성 메모리 장치를 포함하는 메모리 시스템 및 그것의 제어 방법
US9529749B2 (en) * 2013-03-15 2016-12-27 Qualcomm Incorporated Data bus inversion (DBI) encoding based on the speed of operation
US10001948B2 (en) * 2013-05-13 2018-06-19 Rambus Inc. Buffer circuit with data bit inversion
KR102123524B1 (ko) * 2013-09-09 2020-06-16 에스케이하이닉스 주식회사 반도체 장치
US9172567B2 (en) * 2013-11-25 2015-10-27 Qualcomm Incorporated Methods and apparatus to reduce signaling power
US9621303B2 (en) * 2014-01-29 2017-04-11 Marvell Israel (M.I.S.L) Ltd. Method and apparatus for valid encoding
US9252802B2 (en) * 2014-02-07 2016-02-02 Qualcomm Incorporated Encoding for partitioned data bus
TWI748266B (zh) * 2014-05-23 2021-12-01 南韓商三星電子股份有限公司 搜索方法、電子裝置及非暫時性電腦可讀記錄媒體
US9252997B1 (en) * 2014-07-10 2016-02-02 Qualcomm Incorporated Data link power reduction technique using bipolar pulse amplitude modulation
KR101785066B1 (ko) * 2014-07-31 2017-10-12 삼성전자주식회사 플렉서블 디바이스의 인터페이싱 방법 및 플렉서블 디바이스
US9614698B2 (en) * 2014-08-27 2017-04-04 Samsung Display Co., Ltd. Transmitter switching equalization for high speed links
KR102358548B1 (ko) * 2014-10-15 2022-02-04 삼성전자주식회사 디바이스를 이용한 화면 처리 방법 및 장치
KR20160076889A (ko) * 2014-12-23 2016-07-01 에스케이하이닉스 주식회사 반도체장치 및 반도체시스템
US10365833B2 (en) * 2016-01-22 2019-07-30 Micron Technology, Inc. Apparatuses and methods for encoding and decoding of signal lines for multi-level communication architectures
US9959935B2 (en) * 2016-04-12 2018-05-01 Samsung Electronics Co., Ltd. Input-output circuit for supporting multiple-input shift register (MISR) function and memory device including the same
US9922686B2 (en) * 2016-05-19 2018-03-20 Micron Technology, Inc. Apparatuses and methods for performing intra-module databus inversion operations
US10692555B2 (en) * 2016-06-29 2020-06-23 Samsung Electronics Co., Ltd. Semiconductor memory devices enabling read strobe mode and related methods of operating semiconductor memory devices
KR102479212B1 (ko) * 2016-08-17 2022-12-20 삼성전자주식회사 반도체 메모리 장치, 이를 포함하는 메모리 시스템 및 이의 동작 방법
US10846258B2 (en) * 2016-09-30 2020-11-24 Intel Corporation Voltage modulated control lane
KR20180057028A (ko) * 2016-11-21 2018-05-30 에스케이하이닉스 주식회사 데이터 반전 회로
KR20180063475A (ko) * 2016-12-02 2018-06-12 삼성전자주식회사 반도체 장치의 오류 검출 코드 생성 회로, 이를 포함하는 메모리 컨트롤러 및 반도체 메모리 장치
KR102441578B1 (ko) * 2017-10-27 2022-09-07 삼성전자주식회사 다중 데이터 버스 반전 동작을 수행하는 방법 및 메모리 장치
US10491238B2 (en) * 2018-01-24 2019-11-26 Nvidia Corp. Maximum transition avoidance (MTA) encoding
US10832632B2 (en) * 2018-03-14 2020-11-10 Samsung Display Co., Ltd. Low power architecture for mobile displays
US10491435B2 (en) * 2018-03-29 2019-11-26 Nvidia Corp. Unrelaxed 433 encoding to reduce coupling and power noise on PAM-4 data buses
US10657094B2 (en) * 2018-03-29 2020-05-19 Nvidia Corp. Relaxed 433 encoding to reduce coupling and power noise on PAM-4 data buses
US11159153B2 (en) * 2018-03-29 2021-10-26 Nvidia Corp. Data bus inversion (DBI) on pulse amplitude modulation (PAM) and reducing coupling and power noise on PAM-4 I/O
US11036578B2 (en) * 2018-04-12 2021-06-15 Samsung Electronics Co., Ltd. Semiconductor memory devices and memory systems including the same
KR20190124914A (ko) * 2018-04-27 2019-11-06 삼성전자주식회사 다이나믹 랜덤 억세스 메모리 장치 및 이 장치를 구비하는 메모리 시스템
US10664432B2 (en) * 2018-05-23 2020-05-26 Micron Technology, Inc. Semiconductor layered device with data bus inversion
US10623200B2 (en) * 2018-07-20 2020-04-14 Nvidia Corp. Bus-invert coding with restricted hamming distance for multi-byte interfaces
KR102629405B1 (ko) * 2018-11-09 2024-01-25 삼성전자주식회사 반도체 메모리 장치, 메모리 시스템 및 반도체 메모리 장치의 동작 방법
KR20210076606A (ko) * 2019-12-16 2021-06-24 삼성전자주식회사 SoC, 메모리 장치, 전자 장치 및 전자 장치의 데이터 저장 방법
KR20210081534A (ko) * 2019-12-24 2021-07-02 삼성전자주식회사 반도체 메모리 장치 및 메모리 시스템
KR20210149543A (ko) * 2020-06-02 2021-12-09 삼성전자주식회사 메모리 장치 및 이를 포함하는 메모리 시스템
KR20220031791A (ko) * 2020-09-03 2022-03-14 삼성전자주식회사 메모리 장치와 그 동작 방법, 및 메모리 시스템
KR20220034561A (ko) * 2020-09-11 2022-03-18 삼성전자주식회사 멀티 레벨 신호 생성을 위한 송신기 및 이를 포함하는 메모리 시스템
US11652567B2 (en) * 2020-12-01 2023-05-16 Micron Technology, Inc. Replacement scheme for a pulse amplitude modulated bus
US11824563B2 (en) * 2021-03-10 2023-11-21 Samsung Electronics Co., Ltd. Encoding and decoding apparatuses and methods for implementing multi-mode coding
US11757567B2 (en) * 2021-03-10 2023-09-12 Samsung Electronics Co., Ltd. Devices and methods for encoding and decoding to implement a maximum transition avoidance coding with minimum overhead

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