TWI759938B - 高速且低功率傳輸及接收資料之記憶體裝置 - Google Patents

Abstract

一種記憶體裝置包括控制邏輯電路、寫入資料選通訊號分頻器、資料收發器及記憶體胞元陣列。控制邏輯電路在自記憶體控制器提供的寫入資料選通訊號開始雙態切換之前產生重設訊號。寫入資料選通訊號分頻器產生依據寫入資料選通訊號的雙態切換而進行雙態切換的內部寫入資料選通訊號，內部寫入資料選通訊號分別以不同相位進行雙態切換。控制邏輯電路因應於重設訊號而將內部寫入資料選通訊號初始化為給定值。資料收發器基於內部寫入資料選通訊號而接收自記憶體控制器提供的寫入資料。記憶體胞元陣列儲存所接收的寫入資料。

Description

高速且低功率傳輸及接收資料之記憶體裝置 [相關申請案的交叉參考]

本申請案主張於2020年1月21日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0008110號及於2020年5月22日在韓國智慧財產局提出申請的韓國專利申請案第10-2020-0061441號的優先權，該些韓國專利申請案中的每一者的揭露內容的全部併入本案供參考。

實施例是有關於一種半導體裝置，且更具體而言，是有關於一種高速且低功率傳輸及接收資料的記憶體裝置。

例如智慧型電話、圖形加速器及人工智慧(artificial intelligence，AI)加速器等電子裝置藉由使用例如動態隨機存取記憶體(dynamic random access memory，DRAM)等記憶體裝置來處理資料。隨著欲由電子裝置處理的資料量的增加，需要高容量且高頻寬的記憶體裝置。具體而言，正愈來愈多地使用以多通道介面方式提供寬輸入/輸出的記憶體裝置，例如用於高速處理資料的高頻寬記憶體。

當記憶體裝置支援高頻寬時，可在記憶體控制器與記憶體裝置之間高速傳輸資料。為了在高速傳輸資料時確保資料的完整性，可在記憶體控制器與記憶體裝置之間交換資料選通訊號(data strobe signal)。當在記憶體控制器與記憶體裝置之間傳輸資料訊號時，資料選通訊號可週期性地在高位準與低位準之間進行雙態切換(toggle)。如此，資料選通訊號可為鎖存資料訊號的位準提供時序資訊。亦即，在其中高速傳輸資料的情形中，可需要具有高頻率的資料選通訊號。然而，基於具有高頻率的資料選通訊號進行的資料交換可能導致記憶體裝置的功率消耗增加。

一個態樣是提供一種高速且低功率傳輸及接收資料的記憶體裝置。

根據示例性實施例的態樣，提供一種記憶體裝置，包括：緩衝晶粒，被配置成藉由多個通道與主機裝置通訊，所述多個通道中的每一者構成獨立的介面；以及多個核心晶粒，藉由穿矽電極(silicon through electrode)堆疊於所述緩衝晶粒上，所述多個核心晶粒中的每一者包括與所述多個通道中的至少一者對應的記憶體胞元陣列。所述緩衝晶粒包括：命令/位址接收器，被配置成基於自所述主機裝置提供至所述多個通道中的第一通道的時脈訊號而接收自所述主機裝置提供至所述第一通道的命令；控制邏輯電路，被配置成依據自所述命令/位址接收器接收的所述命令而產生內部命令，且在自所述主機裝置提供至所述第一通道的寫 入資料選通訊號開始雙態切換之前產生重設訊號；寫入資料選通訊號分頻器，被配置成：產生依據所述寫入資料選通訊號的雙態切換而進行雙態切換的多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號分別以不同相位進行雙態切換；且因應於所述重設訊號而將所述多個內部寫入資料選通訊號初始化為給定值；以及資料收發器，被配置成基於所述多個內部寫入資料選通訊號而接收自所述主機裝置提供至所述第一通道的寫入資料，其中所述多個核心晶粒中支援所述第一通道的核心晶粒被配置成因應於自所述緩衝晶粒傳輸的所述內部命令而儲存自所述緩衝晶粒傳輸的所述寫入資料。

根據示例性實施例的另一態樣，提供一種記憶體裝置，包括：緩衝晶粒，被配置成藉由多個通道與主機裝置通訊，所述多個通道中的每一者構成獨立的介面；以及第一核心晶粒，藉由穿矽電極堆疊於所述緩衝晶粒上，且包括與所述多個通道中的第一通道應對的第一記憶體胞元陣列；以及第二核心晶粒，藉由所述穿矽電極堆疊於所述第一核心晶粒上，且包括與所述第一通道對應的第二記憶體胞元陣列。所述緩衝晶粒包括：命令/位址接收器，被配置成基於自所述主機裝置提供至所述第一通道的時脈訊號而接收自所述主機裝置提供至所述第一通道的命令及堆疊識別符；控制邏輯電路，被配置成依據自所述命令/位址接收器接收的所述命令而產生內部命令，且在自所述主機裝置提供至所述第一通道的寫入資料選通訊號開始雙態切換之前產生重設訊號；寫入 資料選通訊號分頻器，被配置成：產生依據所述寫入資料選通訊號的雙態切換而進行雙態切換的多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號分別以不同相位進行雙態切換；且因應於所述重設訊號而將所述多個內部寫入資料選通訊號初始化為給定值；以及資料收發器，被配置成基於所述多個內部寫入資料選通訊號而接收自所述主機裝置提供至所述第一通道的寫入資料，其中所述第一核心晶粒及所述第二核心晶粒中與所述堆疊識別符對應的核心晶粒被配置成因應於自所述緩衝晶粒傳輸的所述內部命令而儲存自所述緩衝晶粒傳輸的所述寫入資料。

根據示例性實施例的又一態樣，提供一種記憶體裝置，包括：緩衝晶粒，被配置成藉由多個通道與主機裝置通訊，所述多個通道中的每一者構成獨立的介面；以及多個核心晶粒，藉由穿矽電極堆疊於所述緩衝晶粒上，其中所述多個核心晶粒中的每一者包括與所述多個通道中的至少一者對應的記憶體胞元陣列，其中所述緩衝晶粒被配置成：基於自所述主機裝置提供至第一通道的時脈訊號而接收自所述主機裝置提供至所述第一通道的命令；在自所述主機裝置提供至所述第一通道的寫入資料選通訊號開始雙態切換之前，將多個內部寫入資料選通訊號初始化為給定值；產生依據所述寫入資料選通訊號的雙態切換而進行雙態切換的所述多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號分別以不同相位進行雙態切換；且基於所述多個內部寫入資料選通訊號而接收自所述主機裝置提供至所述第一通道的寫入資 料，其中所述多個核心晶粒中支援所述第一通道的核心晶粒被配置成儲存所接收的所述寫入資料。

根據示例性實施例的又一態樣，提供一種半導體封裝件，包括：封裝基底；中介層基底，堆疊於所述封裝基底上；系統晶片，堆疊於所述中介層基底上並包括至少一個處理器及記憶體控制器；以及記憶體裝置，包括堆疊於所述中介層基底上並藉由所述中介層基底與所述系統晶片通訊的緩衝晶粒以及藉由穿矽電極堆疊於所述緩衝晶粒上的多個核心晶粒。所述緩衝晶粒被配置成：基於自所述記憶體控制器提供的時脈訊號而接收自所述記憶體控制器提供的寫入命令；在自所述記憶體控制器提供的寫入資料選通訊號進行雙態切換之前，將多個內部寫入資料選通訊號初始化為給定值；產生依據所述寫入資料選通訊號的雙態切換而進行雙態切換的所述多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號以不同相位進行雙態切換；且基於所述多個內部寫入資料選通訊號而接收自所述記憶體控制器提供的寫入資料。所述多個核心晶粒之一儲存所接收的所述寫入資料。所述寫入資料選通訊號的前同步碼循環(pre-amble cycle)的數目與所述寫入資料選通訊號的後同步碼循環(post-amble cycle)的數目之和是偶數。

10:記憶體系統

100、1220、3220:記憶體控制器

110:記憶體介面(I/F)

111:鎖相迴路

112:相位控制器

113:第一傳輸器

114:第二傳輸器

115:內部時脈分頻器

116:第三傳輸器

117:第四傳輸器

200:記憶體裝置

210:主機介面(I/F)

211、411:命令/位址(CA)接收器

212、412:控制邏輯電路

213、230、240、413:寫入資料選通訊號(WDQS)分頻器

214、414:讀取資料選通訊號(RDQS)傳輸器

215、415:資料收發器

220、423、433:記憶體胞元陣列

231、241:第一鎖存器

232、242:第二鎖存器

301:記憶組

302、401:TSV區域

310、410、1110、3110:緩衝晶粒

311、1111、1210、3111、3210:實體層(PHY)

320、420:核心晶粒/第一核心晶粒

330、340、350、1120、1130、1140、1150、3120、3130、3140、3150:核心晶粒

400、1100、2100、3100:堆疊式記憶體裝置

402、403、1101、3001:TSV

416:時脈樹

421、431:命令解碼器

422、432:資料輸入/輸出(I/O)電路

430:核心晶粒/第二核心晶粒

1000、2000、3000:半導體封裝件

1102、1103、3002、3003:凸塊

1104、2001、3004:焊球

1112:直接存取區域(DAB)

1200、2200:系統晶片

1300、2300:中介層

1400、2400、3300:封裝基底

3200:主機晶粒

4000:計算系統

4100:主機

4110:主機處理器

4120:主機記憶體控制器

4130:主機記憶體

4140:介面

4200:加速器子系統

4210:專用處理器

4220:本端記憶體控制器

4230:本端記憶體

4240:主機介面/介面

4300:互連件

ACT:現用命令

ADD:位址

AWORD:命令位址輸入/輸出區塊

C:時脈端子

C/A:命令/位址訊號

CH0:通道/第一通道

CH1、CH2、CH3、CH4、CH5、CH6、CH7、CHa:通道

CK:時脈訊號

CMD:命令

D:第一輸入端子

D’:第二輸入端子

D0、D1、D2、D3、D4、D5、D6、D7、DATA:資料

Da0、Da1、Da2、Da3、Da4、Da5、Da6、Da7:第一資料

Db0、Db1、Db2、Db3、Db4、Db5、Db6、Db7:第二資料

dICS1:第一經分頻內部時脈訊號/經分頻內部時脈訊號

dICS2:第二經分頻內部時脈訊號/經分頻內部時脈訊號

DQ:資料訊號

DR:分頻器重設命令

DRCT:分頻器重設條件表

dWDQS:內部寫入資料選通訊號

dWDQS[0]:內部寫入資料選通訊號/第一內部寫入資料選通訊號

dWDQS[1]:內部寫入資料選通訊號/第二內部寫入資料選通訊號

dWDQS[2]:內部寫入資料選通訊號/第三內部寫入資料選通訊號

dWDQS[3]:內部寫入資料選通訊號/第四內部寫入資料選通訊號

DWORD0、DWORD1、DWORD2、DWORD3:資料輸入/輸出區塊

iCMD:內部命令

ICS1:第一內部時脈訊號

ICS2:第二內部時脈訊號

iCTRL:控制訊號

P1:第一接墊

P2:第二接墊

P3:第三接墊

P4:第四接墊

P5:第五接墊

PWS:電源狀態資訊

Q:第一輸出端子

Q’:第二輸出端子

RD:讀取命令

RDQS:讀取資料選通訊號

RESET:重設訊號

RL:讀取潛時

RST:重設端子

S201、S202、S203、S204、S211、S212、S213、S214、S221、 S222、S223:操作

SID:堆疊識別符

SID0:第一堆疊識別符

SID1:第二堆疊識別符

t1:第一時間

t2:第二時間

t3:第三時間

t4:第四時間

t5:第五時間

t6:第六時間

t7:第七時間

t8:第八時間

t9:第九時間

t10:第十時間

t11:第十一時間

WDQS:寫入資料選通訊號

WDQSB:互補寫入資料選通訊號

WL:寫入潛時

WR:寫入命令

WRa:第一寫入命令

WRb:第二寫入命令

藉由參照附圖詳細闡述示例性實施例，上述及其他態樣將變得顯而易見，附圖中： 圖1是示出根據實施例的記憶體系統的方塊圖。

圖2是示出圖1所示記憶體系統的記憶體裝置的示例性方塊圖。

圖3是指示用於由圖2所示記憶體裝置的控制邏輯電路產生重設訊號的示例性條件的表格。

圖4是示出根據實施例的記憶體裝置的示例性寫入操作的流程圖。

圖5A及圖5B是示出圖4所示寫入操作的實例的時序圖。

圖6是示出根據實施例的記憶體裝置的示例性寫入操作的流程圖。

圖7A及圖7B是示出圖6所示寫入操作的實例的時序圖。

圖8是示出根據實施例的記憶體裝置的示例性讀取操作的流程圖。

圖9是示出圖8所示讀取操作的實例的時序圖。

圖10A及圖10B是示出根據各種實施例的寫入資料選通訊號(WDQS)分頻器的方塊圖。

圖11是示出根據實施例的圖1所示記憶體系統的記憶體介面的示例性方塊圖。

圖12是示出根據各種實施例的堆疊式記憶體裝置的方塊圖。

圖13是示出根據實施例的圖12所示堆疊式記憶體裝置的更詳細示例性方塊圖。

圖14是示出根據實施例的圖12所示堆疊式記憶體裝置的更 詳細示例性方塊圖。

圖15是示出圖13所示堆疊式記憶體裝置的緩衝晶粒的實施例的方塊圖。

圖16是示出根據實施例的半導體封裝件的圖。

圖17是示出根據實施例的半導體封裝件的實施實例的圖。

圖18是示出根據另一實施例的半導體封裝件的圖。

圖19是示出根據實施例的計算系統的方塊圖。

以下，將在使此項技術中具有通常知識者可輕易地實施本發明實施例的程度上詳細且清楚地闡述實施例。

圖1是示出根據實施例的記憶體系統的方塊圖。參照圖1，記憶體系統10可包括記憶體控制器100及記憶體裝置200。記憶體控制器100可控制記憶體裝置200的整體操作。例如，記憶體控制器100可控制記憶體裝置200，使得資料自記憶體裝置200輸出或者資料儲存於記憶體裝置200中。例如，記憶體控制器100可被實施為但不限於系統晶片(system on chip，SoC)的一部分。

記憶體控制器100可包括記憶體介面(interface，I/F)110。藉由記憶體介面110，記憶體控制器100可向記憶體裝置200傳輸各種訊號，且可自記憶體裝置200接收各種訊號。例如，如圖1所示，藉由記憶體介面110，記憶體控制器100可向記憶體裝置200傳輸時脈訊號CK、命令/位址訊號C/A、寫入資料選通訊號WDQS及資料訊號DQ，且可自記憶體裝置200接收讀取資料選通 訊號RDQS及資料訊號DQ。

記憶體裝置200可在記憶體控制器100的控制下操作。例如，在記憶體控制器100的控制下，記憶體裝置200可輸出所儲存的資料，或者可儲存自記憶體控制器100提供的資料。

記憶體裝置200可包括主機介面(I/F)210及記憶體胞元陣列220。藉由主機介面210，記憶體裝置200可向記憶體控制器100傳輸各種訊號，且可自記憶體控制器100接收各種訊號。例如，藉由主機介面210，記憶體裝置200可將讀取資料選通訊號RDQS及資料訊號DQ傳輸至記憶體控制器100，且可自記憶體控制器100接收時脈訊號CK、命令/位址訊號C/A、寫入資料選通訊號WDQS及資料訊號DQ。主機介面210可基於自記憶體控制器100提供的訊號而產生控制訊號iCTRL。因應於控制訊號iCTRL，記憶體胞元陣列220可儲存資料「DATA」，或者可輸出所儲存的資料「DATA」。

記憶體胞元陣列220可包括多個記憶體胞元。例如，記憶體胞元可為動態隨機存取記憶體(DRAM)胞元。在此種情形中，記憶體介面110及主機介面210可基於例如雙倍資料速率(double data rate，DDR)、低功率雙倍資料速率(low power double data rate，LPDDR)、圖形雙倍資料速率(graphics double data rate，GDDR)、寬輸入/輸出(input/output，I/O)、高頻寬記憶體(high bandwidth memory，HBM)及/或混合記憶體立方體(hybrid memory cube，HMC)等標準之一來彼此通訊。

記憶體介面110可產生時脈訊號CK，且可將時脈訊號CK傳輸至記憶體裝置200。在一些實施例中，時脈訊號CK可為差動訊號。時脈訊號CK可為週期性地在高位準與低位準之間雙態切換的訊號。記憶體介面110可基於時脈訊號CK的雙態切換時序(toggle timing)而向記憶體裝置200傳輸命令/位址訊號C/A。

記憶體介面110可產生寫入資料選通訊號WDQS，且可將寫入資料選通訊號WDQS傳輸至記憶體裝置200。在一些實施例中，寫入資料選通訊號WDQS可為差動訊號。對於記憶體裝置200的寫入操作及讀取操作，記憶體介面110可產生週期性地在高位準與低位準之間雙態切換的寫入資料選通訊號WDQS。記憶體介面110可基於寫入資料選通訊號WDQS的雙態切換時序而將資料訊號DQ傳輸至記憶體裝置200。

記憶體介面110可自記憶體裝置200接收讀取資料選通訊號RDQS。在一些實施例中，讀取資料選通訊號RDQS可為差動訊號。記憶體介面110可自記憶體裝置200接收資料訊號DQ，且可基於讀取資料選通訊號RDQS的雙態切換時序而鎖存所接收的資料訊號DQ。如此，記憶體介面110可接收資料訊號DQ中所包含的資料「DATA」。

主機介面210可自記憶體控制器100接收時脈訊號CK。主機介面210可自記憶體控制器100接收命令/位址訊號C/A，且可基於時脈訊號CK的雙態切換時序(例如，上升邊緣及/或下降邊緣)而鎖存命令/位址訊號C/A。如此，主機介面210可 接收命令/位址訊號C/A中所包含的命令或位址。

圖1中示出其中藉由使用相同的輸入/輸出通道將命令及位址自記憶體控制器100傳輸至記憶體裝置200的實例，但實施例並非僅限於此。例如，在一些實施例中，可藉由使用不同的輸入/輸出通道將命令及位址自記憶體控制器100傳輸至記憶體裝置200。

主機介面210可自記憶體控制器100接收寫入資料選通訊號WDQS。主機介面210可接收資料訊號DQ，且可基於寫入資料選通訊號WDQS的雙態切換時序(例如，上升邊緣及/或下降邊緣)而鎖存資料訊號DQ。如此，主機介面210可接收資料訊號DQ中所包含的資料「DATA」。

主機介面210可產生讀取資料選通訊號RDQS，且可將讀取資料選通訊號RDQS傳輸至記憶體控制器100。主機介面210可在記憶體裝置200的讀取操作中產生週期性地在高位準與低位準之間雙態切換的讀取資料選通訊號RDQS。在示例性實施例中，主機介面210可基於自記憶體控制器100接收的寫入資料選通訊號WDQS而產生讀取資料選通訊號RDQS。主機介面210可基於讀取資料選通訊號RDQS的雙態切換時序而將資料訊號DQ傳輸至記憶體控制器100。

在示例性實施例中，寫入資料選通訊號WDQS及讀取資料選通訊號RDQS中的每一者的頻率可為時脈訊號CK的頻率的二倍。當基於資料選通訊號WDQS及RDQS傳輸資料訊號DQ時， 記憶體控制器100及記憶體裝置200可高速傳輸及接收資料。

圖2是示出圖1所示記憶體系統的記憶體裝置的示例性方塊圖。參照圖2，記憶體裝置200可包括命令/位址(CA)接收器211、控制邏輯電路212、寫入資料選通訊號(WDQS)分頻器213、讀取資料選通訊號(RDQS)傳輸器214、資料收發器215及記憶體胞元陣列220。在一些實施例中，C/A接收器211、控制邏輯電路212、WDQS分頻器213、RDQS傳輸器214及資料收發器215可包含於圖1所示主機介面210中。

C/A接收器211可藉由基於時脈訊號CK而鎖存命令/位址訊號C/A來接收命令CMD。所接收的命令CMD可被提供至控制邏輯電路212。儘管在圖2中未示出，但C/A接收器211可藉由基於時脈訊號CK而鎖存命令/位址訊號C/A來接收位址。所接收的位址可被提供至置於控制邏輯電路212之內或之外的位址暫存器，以便被解碼。

控制邏輯電路212可解碼所接收的命令CMD，且可依據命令CMD的解碼結果而產生用於控制記憶體裝置200的任何其他組件的控制訊號。例如，控制邏輯電路212可基於命令CMD的解碼結果而產生用於將資料「DATA」儲存於記憶體胞元陣列220中或者自記憶體胞元陣列220輸出資料「DATA」的控制訊號iCTRL。例如，控制邏輯電路212可基於命令CMD的解碼結果而產生用於重設WDQS分頻器213的重設訊號RESET。

控制邏輯電路212可接收記憶體裝置200的電源狀態資 訊PWS。例如，在一些實施例中，控制邏輯電路212可自記憶體裝置200之外或自記憶體系統10之外(例如，自主機裝置)接收電源狀態資訊PWS。在其他實施例中，電源狀態資訊PWS可由記憶體裝置200產生。例如，電源狀態資訊PWS可包括提供至記憶體裝置200或者由記憶體裝置200產生的電壓資訊。控制邏輯電路212可基於電源狀態資訊PWS而確定記憶體裝置200的電源狀態。例如，基於電源狀態資訊PWS，控制邏輯電路212可判斷記憶體裝置200是否處於電源開啟狀態(power-up state)或者記憶體裝置200是否處於電源切斷退出狀態(power down exit state)。

控制邏輯電路212可產生用於重設WDQS分頻器213的重設訊號RESET。控制邏輯電路212可在自記憶體控制器100提供的寫入資料選通訊號WDQS進行雙態切換之前產生重設訊號RESET。在一些示例性實施例中，控制邏輯電路212可基於命令CMD或電源狀態資訊PWS而產生重設訊號RESET。將參照圖3更全面地闡述用於由控制邏輯電路212產生重設訊號RESET的條件。

WDQS分頻器213可基於寫入資料選通訊號WDQS而產生多個內部寫入資料選通訊號dWDQS。詳細而言，WDQS分頻器213可產生依據寫入資料選通訊號WDQS的雙態切換而進行雙態切換的內部寫入資料選通訊號dWDQS。WDQS分頻器213可對寫入資料選通訊號WDQS的頻率進行分頻，以產生具有不同相位的內部寫入資料選通訊號dWDQS。例如，WDQS分頻器213可將 寫入資料選通訊號WDQS的頻率減半，以產生具有不同相位的四個內部寫入資料選通訊號dWDQS。在此種情形中，內部寫入資料選通訊號dWDQS的相位可為0度、90度、180度及270度。

在寫入資料選通訊號WDQS進行雙態切換之前，WDQS分頻器213可因應於重設訊號RESET而將內部寫入資料選通訊號dWDQS初始化為給定值。內部寫入資料選通訊號dWDQS中的每一者可被初始化為高位準或低位準的給定值(下文中稱為「重設值」)。在示例性實施例中，WDQS分頻器213可將內部寫入資料選通訊號dWDQS的一半初始化為低位準，且可將另一半初始化為高位準。內部寫入資料選通訊號dWDQS可維持重設值，直至寫入資料選通訊號WDQS進行雙態切換為止。

在其中內部寫入資料選通訊號dWDQS依據重設操作維持於重設值的情形中，WDQS分頻器213可產生具有所期望相位的內部寫入資料選通訊號dWDQS。如此，記憶體裝置200可不單獨執行用於使內部寫入資料選通訊號dWDQS的相位與時脈訊號CK同步的自動同步。

RDQS傳輸器214可基於內部寫入資料選通訊號dWDQS而產生讀取資料選通訊號RDQS，且可將讀取資料選通訊號RDQS傳輸至記憶體控制器100。例如，RDQS傳輸器214可基於內部寫入資料選通訊號dWDQS的上升邊緣及/或下降邊緣而傳輸讀取資料選通訊號RDQS。傳輸至記憶體控制器100的讀取資料選通訊號RDQS的頻率可等於寫入資料選通訊號WDQS的頻率。

資料收發器215可基於內部寫入資料選通訊號dWDQS而傳輸及接收包含資料「DATA」的資料訊號DQ。在寫入操作中，資料收發器215可藉由基於內部寫入資料選通訊號dWDQS而鎖存資料訊號DQ來接收資料「DATA」。例如，資料收發器215可基於內部寫入資料選通訊號dWDQS的上升邊緣及/或下降邊緣而鎖存自記憶體控制器100接收的資料訊號DQ。所接收的資料「DATA」可被提供至記憶體胞元陣列220並儲存於其中。在示例性實施例中，當將資料「DATA」傳送至記憶體胞元陣列220時，可基於時脈訊號CK的雙態切換時序而傳送資料「DATA」。亦即，在其中資料「DATA」被傳送至記憶體胞元陣列220的情形中，域可自寫入資料選通訊號WDQS的域改變至時脈訊號CK的域。

在讀取操作中，資料收發器215可基於內部寫入資料選通訊號dWDQS而將包含資料「DATA」的資料訊號DQ傳輸至記憶體控制器100。可自記憶體胞元陣列220讀取資料「DATA」。例如，資料收發器215可基於內部寫入資料選通訊號dWDQS的上升邊緣及/或下降邊緣而傳輸資料「DATA」。如此，資料「DATA」可與讀取資料選通訊號RDQS的雙態切換時序對齊，且可被傳輸至記憶體控制器100。在示例性實施例中，當自記憶體胞元陣列220讀取資料「DATA」時，可基於時脈訊號CK的雙態切換時序而讀取資料「DATA」。資料收發器215可將所讀取的資料「DATA」與讀取資料選通訊號RDQS的雙態切換時序對齊，以便傳輸至記憶體控制器100。亦即，在其中資料「DATA」被傳輸至記憶體控制 器100的情形中，域可自時脈訊號CK的域改變至讀取資料選通訊號RDQS的域(即，寫入資料選通訊號WDQS的域)。

如上所述，在寫入資料選通訊號WDQS進行雙態切換之前，記憶體裝置200可將內部寫入資料選通訊號dWDQS初始化為給定值。在此種情形中，在寫入資料選通訊號WDQS進行雙態切換時所產生的內部寫入資料選通訊號dWDQS可具有所期望相位。在其中內部寫入資料選通訊號dWDQS具有所期望相位的情形中，記憶體裝置200可基於內部寫入資料選通訊號dWDQS而傳輸及接收資料「DATA」。如此，記憶體裝置200可不單獨執行用於對內部寫入資料選通訊號dWDQS的相位進行調整的自動同步。在其中不單獨執行自動同步的情形中，記憶體裝置200可不接收用於自動同步的單獨命令，且可不包括用於自動同步的單獨電路。換言之，可省略用於自動同步的單獨命令，且可省略用於自動同步的單獨電路。如此，記憶體裝置200的功率消耗可降低。

如上所述，記憶體裝置200可基於內部寫入資料選通訊號dWDQS而產生讀取資料選通訊號RDQS及資料訊號DQ。由於內部寫入資料選通訊號dWDQS是基於寫入資料選通訊號WDQS而產生的，因此讀取資料選通訊號RDQS及資料訊號DQ可基於寫入資料選通訊號WDQS而產生。在此種情形中，與基於時脈訊號CK而產生讀取資料選通訊號RDQS及資料訊號DQ的情形相較，記憶體裝置200的功率消耗可降低。

圖3是指示用於由圖2所示記憶體裝置的控制邏輯電路 產生重設訊號的示例性條件的表格。參照圖2及圖3，控制邏輯電路212可依據分頻器重設條件表DRCT的至少一個條件來產生重設訊號RESET。在其中命令CMD與分頻器重設條件匹配或者其中依據電源狀態資訊PWS確定的記憶體裝置200的電源狀態與分頻器重設條件匹配的情形中，控制邏輯電路212可產生重設訊號RESET。在此種情形中，控制邏輯電路212可在寫入資料選通訊號WDQS進行雙態切換之前產生重設訊號RESET。

在示例性實施例中，在其中記憶體裝置200處於電源開啟狀態的情形中(即，在記憶體裝置200的電源開啟序列之後)，控制邏輯電路212可產生重設訊號RESET。例如，控制邏輯電路212可基於依據電源狀態資訊PWS確定的記憶體裝置200的電源狀態而判斷記憶體裝置200是否處於電源開啟狀態。

在示例性實施例中，在其中記憶體裝置200處於電源切斷退出狀態的情形中(即，在記憶體裝置200的電源切斷退出序列之後)，控制邏輯電路212可產生重設訊號RESET。例如，控制邏輯電路212可基於依據電源狀態資訊PWS確定的記憶體裝置200的電源狀態而判斷記憶體裝置200是否處於電源切斷退出狀態。此外，控制邏輯電路212可因應於命令CMD指示電源切斷退出而產生重設訊號RESET。

在示例性實施例中，在其中記憶體裝置200處於自再新退出狀態(self refresh exit state)的情形中(即，在記憶體裝置200的自再新退出序列之後)，控制邏輯電路212可產生重設訊號 RESET。例如，控制邏輯電路212可因應於命令CMD指示自再新退出而產生重設訊號RESET。

在示例性實施例中，控制邏輯電路212可因應於現用命令(active command)ACT而產生重設訊號RESET。例如，現用命令ACT可為用於對記憶體胞元陣列220的所選擇字元線進行賦能的命令。作為另一選擇，控制邏輯電路212可因應於寫入命令WR及/或讀取命令RD而產生重設訊號RESET。

在示例性實施例中，控制邏輯電路212可因應於分頻器重設命令DR而產生重設訊號RESET。此處，分頻器重設命令DR可為自記憶體控制器100傳輸且指示對WDQS分頻器213的重設的命令CMD。

圖4是示出根據實施例的記憶體裝置的示例性寫入操作的流程圖。參照圖2及圖4，在操作S201中，在寫入資料選通訊號WDQS進行雙態切換之前，記憶體裝置200可將內部寫入資料選通訊號dWDQS初始化為給定值。例如，記憶體裝置200可依據圖3所示重設條件來執行重設操作。如此，內部寫入資料選通訊號dWDQS可維持於重設值，然後開始雙態切換。

在操作S202中，記憶體裝置200可依據寫入資料選通訊號WDQS的雙態切換而產生以不同相位進行雙態切換的內部寫入資料選通訊號dWDQS。在內部寫入資料選通訊號dWDQS維持於重設值，然後開始雙態切換時，記憶體裝置200可產生具有所期望相位的內部寫入資料選通訊號dWDQS。

在示例性實施例中，在寫入資料選通訊號WDQS進行雙態切換時，寫入資料選通訊號WDQS的前同步碼循環的數目與寫入資料選通訊號WDQS的後同步碼循環的數目之和可為偶數。在此種情形中，即使由於寫入資料選通訊號WDQS的雙態切換被停止而使內部寫入資料選通訊號dWDQS的雙態切換停止，內部寫入資料選通訊號dWDQS亦可在不進行附加重設操作的情況下維持重設值。如此，在其中寫入資料選通訊號WDQS再次進行雙態切換的情形中，亦可在不進行附加重設操作的情況下產生具有所期望相位的內部寫入資料選通訊號dWDQS。

在操作S203中，記憶體裝置200可藉由基於內部寫入資料選通訊號dWDQS而鎖存資料訊號DQ來接收資料「DATA」。在操作S204中，記憶體裝置200可將所接收的資料「DATA」儲存於記憶體胞元陣列220中。

圖5A及圖5B是示出圖4所示寫入操作的實例的時序圖。參照圖5A及圖5B，記憶體裝置200可接收時脈訊號CK、包含寫入命令WR的命令/位址訊號C/A、寫入資料選通訊號WDQS及包含資料D0至D7的資料訊號DQ。以下，如圖5A及圖5B所示，將闡述其中記憶體裝置200在寫入資料選通訊號WDQS進行雙態切換時產生以不同相位進行雙態切換的四個內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的實例，但可以各種方式確定記憶體裝置200所產生的內部寫入資料選通訊號dWDQS的數目。

參照圖2及圖5A，在第一時間t1，記憶體裝置200可 將內部寫入資料選通訊號dWDQS[0]至dWDQS[3]初始化為重設值。例如，記憶體裝置200可將第一內部寫入資料選通訊號dWDQS[0]及第二內部寫入資料選通訊號dWDQS[1]初始化為低位準，且可將第三內部寫入資料選通訊號dWDQS[2]及第四內部寫入資料選通訊號dWDQS[3]初始化為高位準。

例如，如參照圖3所述，記憶體裝置200可基於命令CMD或記憶體裝置200的電源狀態而重設內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。亦即，在寫入資料選通訊號WDQS開始雙態切換之前，記憶體裝置200可基於各種重設條件而重設內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。

記憶體裝置200可在第二時間t2接收包含寫入命令WR的命令/位址訊號C/A。記憶體裝置200可藉由基於時脈訊號CK的上升邊緣及下降邊緣而鎖存命令/位址訊號C/A來接收命令CMD。圖5A中示出其中在命令/位址訊號C/A的二個循環期間接收寫入命令WR的實例，但實施例並非僅限於此。

記憶體裝置200可接收自第三時間t3至第六時間t6進行雙態切換的寫入資料選通訊號WDQS。在寫入資料選通訊號WDQS進行雙態切換之前(即，在第三時間t3之前)，寫入資料選通訊號WDQS可維持靜態。例如，寫入資料選通訊號WDQS可維持低位準，如圖5A所示。寫入資料選通訊號WDQS的頻率可為時脈訊號CK的頻率的二倍。在寫入資料選通訊號WDQS進行雙態切換時，寫入資料選通訊號WDQS可包括一個前同步碼循環 及一個後同步碼循環。亦即，寫入資料選通訊號WDQS的前同步碼循環的數目與寫入資料選通訊號WDQS的後同步碼循環的數目之和可為偶數。圖5A中示出其中寫入資料選通訊號WDQS的後同步碼對應於自第五時間t5至第六時間t6的雙態切換週期的實例，但實施例並非僅限於此。

在其中寫入資料選通訊號WDQS自第三時間t3開始雙態切換的情形中，記憶體裝置200可基於內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的重設值而產生具有所期望相位的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。例如，在第三時間t3，記憶體裝置200可產生邊緣時序與寫入資料選通訊號WDQS的邊緣時序相同的第一內部寫入資料選通訊號dWDQS[0]。記憶體裝置200可產生相對於第一內部寫入資料選通訊號dWDQS[0]延遲90度相位差的第二內部寫入資料選通訊號dWDQS[1]、相對於第一內部寫入資料選通訊號dWDQS[0]延遲180度相位差的第三內部寫入資料選通訊號dWDQS[2]以及相對於第一內部寫入資料選通訊號dWDQS[0]延遲270度相位差的第四內部寫入資料選通訊號dWDQS[3]。在此種情形中，內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者的頻率可為寫入資料選通訊號WDQS的頻率的一半。

在自接收到寫入命令WR的第二時間t2起經過寫入潛時WL的第四時間t4，記憶體裝置200可開始接收包含資料D0至D7的資料訊號DQ。記憶體裝置200可藉由基於內部寫入資料選 通訊號dWDQS[0]至dWDQS[3]而鎖存資料訊號DQ來接收資料D0至D7。例如，記憶體裝置200可在內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者的下降邊緣處鎖存資料訊號DQ。在此種情形中，可基於第一內部寫入資料選通訊號dWDQS[0]而接收資料D0及D4，可基於第二內部寫入資料選通訊號dWDQS[1]而接收資料D1及D5，可基於第三內部寫入資料選通訊號dWDQS[2]而接收資料D2及D6，且可基於第四內部寫入資料選通訊號dWDQS[3]而接收資料D3及D7。如此，自第四時間t4至第五時間t5，可自資料訊號DQ接收資料D0至D7。

由於寫入資料選通訊號WDQS的雙態切換在第六時間t6停止，因此內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的雙態切換可停止。即使內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的雙態切換停止，內部寫入資料選通訊號dWDQS[0]至dWDQS[3]亦可具有與在第一時間t1相同的值。如此，在第六時間t6之後，內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者可維持重設值。

參照圖2及圖5B，在一些實施例中，寫入資料選通訊號WDQS可包括二個前同步碼循環及二個後同步碼循環。在此種情形中，為了依據寫入資料選通訊號WDQS的雙態切換來產生具有所期望相位(即，與圖5A所示內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的相位相同的相位)的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]，記憶體裝置200可將內部寫入資料選通 訊號dWDQS[0]至dWDQS[3]初始化為與圖5A所示重設值不同的值。亦即，可依據寫入資料選通訊號WDQS的前同步碼循環的數目來定義內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的重設值(即，WDQS分頻器213的重設值)。圖5B中示出其中寫入資料選通訊號WDQS的後同步碼對應於自第五時間t5至第六時間t6的雙態切換週期的實例，但實施例並非僅限於此。

在第一時間t1，記憶體裝置200可將第一內部寫入資料選通訊號dWDQS[0]及第二內部寫入資料選通訊號dWDQS[1]初始化為高位準，且可將第三內部寫入資料選通訊號dWDQS[2]及第四內部寫入資料選通訊號dWDQS[3]初始化為低位準。在此種情形中，在寫入資料選通訊號WDQS自第三時間t3開始雙態切換時產生的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]可具有所期望相位。如此，如參照圖5A所述，記憶體裝置200可藉由基於內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的下降邊緣而鎖存資料訊號DQ來接收資料D0至D7。

如上所述，在寫入資料選通訊號WDQS進行雙態切換之前，記憶體裝置200可將內部寫入資料選通訊號dWDQS初始化為重設值，且可產生具有所期望相位的內部寫入資料選通訊號dWDQS。如此，記憶體裝置200可不單獨執行用於對內部寫入資料選通訊號dWDQS的相位進行調整的自動同步。亦即，可省略自動同步。在其中不執行自動同步的情形中，可不需要為進行自動同步而使寫入資料選通訊號WDQS進行附加的雙態切換。亦即， 由於其中寫入資料選通訊號WDQS維持於靜態的週期在資料D0至D7被傳輸之前增加，因此雙態切換週期可縮短。

圖6是示出根據實施例的記憶體裝置的示例性寫入操作的流程圖。參照圖2及圖6，在操作S211中，在寫入資料選通訊號WDQS進行雙態切換之前，記憶體裝置200可將內部寫入資料選通訊號dWDQS初始化為給定值。

在操作S212中，記憶體裝置200可依據與第一寫入命令及第二寫入命令對應的寫入資料選通訊號WDQS的雙態切換來產生內部寫入資料選通訊號dWDQS。在示例性實施例中，在不進行附加重設操作的情況下，記憶體裝置200可產生與第一寫入命令及第二寫入命令對應的寫入資料選通訊號WDQS。例如，即使寫入資料選通訊號WDQS的雙態切換在根據第一寫入命令而定的寫入資料選通訊號WDQS的第一雙態切換週期與根據第二寫入命令而定的寫入資料選通訊號WDQS的第二雙態切換週期之間停止，記憶體裝置200亦可在不進行附加重設操作的情況下產生內部寫入資料選通訊號dWDQS。

在操作S213中，記憶體裝置200可基於如此產生的內部寫入資料選通訊號dWDQS而接收第一資料及第二資料。此處，第一資料可對應於第一寫入命令，且第二資料可對應於第二寫入命令。在操作S214中，記憶體裝置200可將第一資料及第二資料儲存於記憶體胞元陣列220中。

圖7A及圖7B是示出圖6所示寫入操作的實例的時序 圖。參照圖7A及圖7B，記憶體裝置200可接收時脈訊號CK、包含第一寫入命令WRa及第二寫入命令WRb的命令/位址訊號C/A、寫入資料選通訊號WDQS以及包含第一資料Da0至Da7及第二資料Db0至Db7的資料訊號DQ。詳細而言，圖7A是示出當第一寫入命令WRa與第二寫入命令WRb之間的間隔等於或小於參考時間時(即，當第一資料Da0至Da7及第二資料Db0至Db7是無縫的時)的寫入操作的時序圖。圖7B是示出當第一寫入命令WRa與第二寫入命令WRb之間的間隔超過參考時間時(即，當第一資料Da0至Da7及第二資料Db0至Db7不是無縫的時)的寫入操作的時序圖。此處，參考時間可為與一個寫入命令對應的資料傳輸時間。例如，如圖7A及圖7B所示，當與一個寫入命令對應的資料傳輸時間對應於時脈訊號CK的二個循環時，參考時間可對應於時脈訊號CK的二個循環。

參照圖2及圖7A，在寫入資料選通訊號WDQS進行雙態切換之前，亦即，在第一時間t1，記憶體裝置200可將第一內部寫入資料選通訊號dWDQS[0]及第二內部寫入資料選通訊號dWDQS[1]初始化為低位準，且可將第三內部寫入資料選通訊號dWDQS[2]及第四內部寫入資料選通訊號dWDQS[3]初始化為高位準。

基於時脈訊號CK，記憶體裝置200可在第二時間t2接收第一寫入命令WRa，且可在第三時間t3接收第二寫入命令WRb。例如，在一些實施例中，第一寫入命令WRa與第二寫入命 令WRb之間的間隔可等於或小於時脈訊號CK的二個循環。

記憶體裝置200可接收自第四時間t4至第八時間t8進行雙態切換的寫入資料選通訊號WDQS。在此種情形中，寫入資料選通訊號WDQS可具有與第一寫入命令WRa及第二寫入命令WRb對應的一個雙態切換週期(即，自第四時間t4至第八時間t8)。如此，關於第一寫入命令WRa及第二寫入命令WRb，寫入資料選通訊號WDQS可具有一個前同步碼及一個後同步碼，如圖7A所示。

記憶體裝置200可基於內部寫入資料選通訊號dWDQS[1]至dWDQS[3]的重設值而在第四時間t4產生邊緣時序與寫入資料選通訊號WDQS的邊緣時序相同的第一內部寫入資料選通訊號dWDQS[0]，且可產生相對於第一內部寫入資料選通訊號dWDQS[0]分別延遲90度、180度及270度的相位差的第二內部寫入資料選通訊號dWDQS[1]至第四內部寫入資料選通訊號dWDQS[3]。於在第一時間t1執行重設操作之後，記憶體裝置200可在不進行附加重設操作的情況下產生內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。

在自接收到第一寫入命令WRa的第二時間t2起經過寫入潛時WL的第五時間t5，記憶體裝置200可開始接收包含第一資料Da0至Da7的資料訊號DQ。在自接收到第二寫入命令WRb的第三時間t3起經過寫入潛時WL的第六時間t6，記憶體裝置200可開始接收包含第二資料Db0至Db7的資料訊號DQ。

記憶體裝置200可藉由基於內部寫入資料選通訊號dWDQS[0]至dWDQS[3]而鎖存資料訊號DQ來接收第一資料Da0至Da7及第二資料Db0至Db7。例如，記憶體裝置200可在內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者的下降邊緣處鎖存資料訊號DQ。如此，自第五時間t5至第七時間t7，可自資料訊號DQ接收第一資料Da0至Da7及第二資料Db0至Db7。

參照圖2及圖7B，在寫入資料選通訊號WDQS進行雙態切換之前，亦即，在第一時間t1，記憶體裝置200可將第一內部寫入資料選通訊號dWDQS[0]及第二內部寫入資料選通訊號dWDQS[1]初始化為低位準，且可將第三內部寫入資料選通訊號dWDQS[2]及第四內部寫入資料選通訊號dWDQS[3]初始化為高位準。

基於時脈訊號CK，記憶體裝置200可在第二時間t2接收第一寫入命令WRa，且可在第三時間t3接收第二寫入命令WRb。例如，第一寫入命令WRa與第二寫入命令WRb之間的間隔可超過時脈訊號CK的二個循環。

記憶體裝置200可接收包括分別與第一寫入命令WRa及第二寫入命令WRb對應的雙態切換週期的寫入資料選通訊號WDQS。寫入資料選通訊號WDQS可具有與第一寫入命令WRa對應的第一(1^st)雙態切換週期(即，自第四時間t4至第七時間t7)及與第二寫入命令WRb對應的第二(2^nd)雙態切換週期(即，自第八時間t8至第十一時間t11)。亦即，寫入資料選通訊號WDQS 的雙態切換可在第一雙態切換週期與第二雙態切換週期之間(即，自第七時間t7至第八時間t8)停止。如此，對於第一雙態切換及第二雙態切換中的每一者，寫入資料選通訊號WDQS可具有一個前同步碼及一個後同步碼，如圖7B所示。

記憶體裝置200可產生關於第一雙態切換自第四時間t4至第七時間t7進行雙態切換的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]，且可產生關於第二雙態切換自第八時間t8至第十一時間t11進行雙態切換的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。於在第一時間t1執行重設操作之後，記憶體裝置200可在不進行附加重設操作的情況下產生內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。

內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的雙態切換可自第七時間t7至第八時間t8停止。在雙態切換停止時，內部寫入資料選通訊號dWDQS[1]至dWDQS[3]可維持與在第一時間t1相同的值。如此，關於第二雙態切換進行雙態切換的內部寫入資料選通訊號dWDQS[1]至dWDQS[3]可具有所期望相位(即，關於第一雙態切換進行雙態切換的內部寫入資料選通訊號dWDQS[1]至dWDQS[3]的相位)。

在自接收到第一寫入命令WRa的第二時間t2起經過寫入潛時WL的第五時間t5，記憶體裝置200可開始接收包含第一資料Da0至Da7的資料訊號DQ。在自接收到第二寫入命令WRb的第三時間t3起經過寫入潛時WL的第九時間t9，記憶體裝置200 可開始接收包含第二資料Db0至Db7的資料訊號DQ。

記憶體裝置200可藉由基於內部寫入資料選通訊號dWDQS[0]至dWDQS[3]而鎖存資料訊號DQ來接收第一資料Da0至Da7及第二資料Db0至Db7。例如，記憶體裝置200可在內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者的下降邊緣處鎖存資料訊號DQ。如此，自第五時間t5至第十一時間t11，可自資料訊號DQ接收第一資料Da0至Da7及第二資料Db0至Db7。

如參照圖7A及圖7B所述，在其中於寫入資料選通訊號WDQS開始雙態切換之前將內部寫入資料選通訊號dWDQS初始化為重設值的情形中，記憶體裝置200可在不進行附加重設操作的情況下產生具有所期望相位的內部寫入資料選通訊號dWDQS，且可接收與多個寫入命令對應的寫入資料。如此，記憶體裝置200的功率消耗可降低。

參照圖6、圖7A及圖7B闡述了根據多個寫入命令進行的寫入操作，但實施例並非僅限於此。例如，在根據多個讀取命令進行的讀取操作中，記憶體裝置200可在不執行附加重設操作的情況下產生內部寫入資料選通訊號dWDQS。作為另一選擇，在根據寫入命令進行的寫入操作及根據讀取命令進行的讀取操作中，記憶體裝置200可在不執行附加重設操作的情況下產生內部寫入資料選通訊號dWDQS。

圖8是示出根據實施例的記憶體裝置的示例性讀取操作的流程圖。參照圖2及圖8，在操作S221中，在寫入資料選通訊 號WDQS進行雙態切換之前，記憶體裝置200可將內部寫入資料選通訊號dWDQS初始化為給定值。如此，內部寫入資料選通訊號dWDQS可在雙態切換之前維持於重設值。

在操作S222中，記憶體裝置200可依據寫入資料選通訊號WDQS的雙態切換而產生以不同相位進行雙態切換的內部寫入資料選通訊號dWDQS。由於內部寫入資料選通訊號dWDQS在雙態切換之前維持於重設值，因此記憶體裝置200可產生具有所期望相位的內部寫入資料選通訊號dWDQS。

在操作S223中，記憶體裝置200可基於內部寫入資料選通訊號dWDQS將讀取資料選通訊號RDQS及自記憶體胞元陣列220讀取的資料「DATA」傳輸至記憶體控制器100。

圖9是示出圖8所示讀取操作的實例的時序圖。參照圖2及圖9，記憶體裝置200可接收時脈訊號CK、包含讀取命令RD的命令/位址訊號C/A及寫入資料選通訊號WDQS。記憶體裝置200可因應於記憶體控制器100而向記憶體控制器100傳輸讀取資料選通訊號RDQS及包含資料D0至D7的資料訊號DQ(參照圖1)。

在第一時間t1，記憶體裝置200可將內部寫入資料選通訊號dWDQS[0]至dWDQS[3]初始化為重設值。記憶體裝置200可將第一內部寫入資料選通訊號dWDQS[0]及第二內部寫入資料選通訊號dWDQS[1]初始化為低位準，且可將第三內部寫入資料選通訊號dWDQS[2]及第四內部寫入資料選通訊號dWDQS[3]初始化為高位準。

記憶體裝置200可在第二時間t2接收包含讀取命令RD的命令/位址訊號C/A。記憶體裝置200可藉由基於時脈訊號CK的上升邊緣及下降邊緣而鎖存命令/位址訊號C/A來接收讀取命令RD。圖9中示出其中在命令/位址訊號C/A的二個循環期間接收讀取命令RD的實例，但實施例並非僅限於此。

記憶體裝置200可接收自第三時間t3至第六時間t6進行雙態切換的寫入資料選通訊號WDQS。在寫入資料選通訊號WDQS進行雙態切換時，寫入資料選通訊號WDQS可包括一個前同步碼循環及一個後同步碼循環。

在第三時間t3，記憶體裝置200可產生邊緣時序與寫入資料選通訊號WDQS的邊緣時序相同的第一內部寫入資料選通訊號dWDQS[0]。記憶體裝置200可產生相對於第一內部寫入資料選通訊號dWDQS[0]分別延遲90度、180度及270度的相位差的第二內部寫入資料選通訊號dWDQS[1]至第四內部寫入資料選通訊號dWDQS[3]。

記憶體裝置200可基於內部寫入資料選通訊號dWDQS[0]至dWDQS[3]而產生自第三時間t3至第六時間t6進行雙態切換的讀取資料選通訊號RDQS。在讀取資料選通訊號RDQS進行雙態切換時，讀取資料選通訊號RDQS可包括一個前同步碼循環及一個後同步碼循環。圖9中示出其中開始接收雙態切換的寫入資料選通訊號WDQS的時間與開始傳輸雙態切換的讀取資料選通訊號RDQS的時間相同(亦即，二者均對應於第三時間t3) 的實例，但在開始接收雙態切換的寫入資料選通訊號WDQS的時間與開始傳輸雙態切換的讀取資料選通訊號RDQS的時間之間可存在延遲。以下，為了闡述方便，假設開始接收雙態切換的寫入資料選通訊號WDQS的時間與開始傳輸雙態切換的讀取資料選通訊號RDQS的時間是相同的。

記憶體裝置200可基於內部寫入資料選通訊號dWDQS[0]至dWDQS[3]而自第四時間t4至第五時間t5產生包含資料D0至D7的資料訊號DQ。在自接收到讀取命令RD的第二時間t2起經過讀取潛時RL的第四時間t4，記憶體裝置200可開始傳輸包含資料D0至D7的資料訊號DQ。如此，資料D0至D7可與讀取資料選通訊號RDQS的雙態切換時序對齊，且可被傳輸至記憶體控制器100。

由於寫入資料選通訊號WDQS的雙態切換在第六時間t6停止，因此內部寫入資料選通訊號dWDQS[0]至dWDQS[3]的雙態切換可停止。在此種情形中，內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者可具有與在第一時間t1相同的值。亦即，在第六時間t6之後，內部寫入資料選通訊號dWDQS[0]至dWDQS[3]中的每一者可維持重設值。如此，如參照圖7A及圖7B所述，記憶體裝置200可在不進行附加重設操作的情況下產生具有所期望相位的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]，且可執行以下寫入操作及讀取操作。已參照圖8及圖9闡述了讀取操作的實例。然而，此項技術中具有通常知識者將理解，以上 參照圖5B、圖7A及圖7B所示時序圖闡述的寫入操作的技術概念亦可應用於讀取操作。因此，為了簡明起見，不再對此予以贅述。

圖10A及圖10B是示出根據各種實施例的WDQS分頻器的方塊圖。例如，可利用圖10A所示的WDQS分頻器230或圖10B所示的WDQS分頻器240來實施圖2所示記憶體裝置200的WDQS分頻器213。WDQS分頻器230及240中的每一者可基於寫入資料選通訊號WDQS而產生四個內部寫入資料選通訊號dWDQS[0]至dWDQS[3]，如參照圖5A所述。

參照圖10A，WDQS分頻器230可包括第一鎖存器231及第二鎖存器232。第一鎖存器231及第二鎖存器232中的每一者可包括第一輸入端子「D」、第二輸入端子D’、第一輸出端子「Q」、第二輸出端子Q’、重設端子RST及時脈端子「C」。第一鎖存器231及第二鎖存器232中的每一者可藉由第一輸入端子「D」及第二輸入端子D’接收互補的輸入，且可藉由第一輸出端子「Q」及第二輸出端子Q’輸出互補的值。

第一鎖存器231的第一輸入端子「D」可與第二鎖存器232的第二輸出端子Q’連接，且第一鎖存器231的第二輸入端子D’可與第二鎖存器232的第一輸出端子「Q」連接。第一鎖存器231的第一輸出端子「Q」可與第二鎖存器232的第一輸入端子「D」連接，且第一鎖存器231的第二輸出端子Q’可與第二鎖存器232的第二輸入端子D’連接。

重設訊號RESET可被輸入至第一鎖存器231及第二鎖 存器232中的每一者的重設端子RST。第一鎖存器231及第二鎖存器232可由重設訊號RESET重設。例如，如參照圖5A及圖5B所述，第一鎖存器231及第二鎖存器232中的每一者可依據寫入資料選通訊號WDQS的前同步碼循環的數目被初始化為低位準或高位準。當第一鎖存器231及第二鎖存器232中的每一者被重設時，第一鎖存器231及第二鎖存器232中的每一者可藉由第一輸出端子「Q」輸出重設值，且可藉由第二輸出端子Q’輸出互補值。

寫入資料選通訊號WDQS可輸入至第一鎖存器231的時脈端子「C」，且互補寫入資料選通訊號WDQSB可輸入至第二鎖存器232的時脈端子「C」。寫入資料選通訊號WDQS及互補寫入資料選通訊號WDQSB可分別輸入至第一鎖存器231及第二鎖存器232的時脈端子「C」。在此種情形中，可自記憶體控制器100作為差動訊號來提供寫入資料選通訊號WDQS及互補寫入資料選通訊號WDQSB。第一鎖存器231可基於寫入資料選通訊號WDQS的上升邊緣而將輸入至輸入端子「D」及D’的值輸出至輸出端子「Q」及Q’。第二鎖存器232可基於互補寫入資料選通訊號WDQSB的上升邊緣而將輸入至輸入端子「D」及D’的值輸出至輸出端子「Q」及Q’。

可自第一鎖存器231的第一輸出端子「Q」輸出第一內部寫入資料選通訊號dWDQS[0]，且可自第一鎖存器231的第二輸出端子Q’輸出第三內部寫入資料選通訊號dWDQS[2]。可自第二鎖存器232的第一輸出端子「Q」輸出第二內部寫入資料選通訊號 dWDQS[1]，且可自第二鎖存器232的第二輸出端子Q’輸出第四內部寫入資料選通訊號dWDQS[3]。

參照圖5A及圖10A，當在寫入資料選通訊號WDQS進行雙態切換之前輸入重設訊號RESET時，依據重設訊號RESET，WDQS分頻器230可藉由第一輸出端子「Q」輸出具有低位準的第一內部寫入資料選通訊號dWDQS[0]及第二內部寫入資料選通訊號dWDQS[1]，且可藉由第二輸出端子Q’輸出具有高位準的第三內部寫入資料選通訊號dWDQS[2]及第四內部寫入資料選通訊號dWDQS[3]。在寫入資料選通訊號WDQS進行雙態切換時，WDQS分頻器230可基於寫入資料選通訊號WDQS的上升邊緣及互補寫入資料選通訊號WDQSB的上升邊緣而輸出雙態切換的內部寫入資料選通訊號dWDQS[0]至dWDQS[3]。

參照圖10B，WDQS分頻器240可包括第一鎖存器241及第二鎖存器242。第一鎖存器241及第二鎖存器242中的每一者可包括輸入端子「D」、第一輸出端子「Q」、第二輸出端子Q’、重設端子RST及時脈端子「C」。第一鎖存器241及第二鎖存器242中的每一者可藉由第一輸出端子「Q」及第二輸出端子Q’輸出互補的值。第一鎖存器241的輸入端子「D」可與第二鎖存器242的第二輸出端子Q’連接。第一鎖存器241的第一輸出端子「Q」可與第二鎖存器242的輸入端子「D」連接。

可自第一鎖存器241的第一輸出端子「Q」輸出第一內部寫入資料選通訊號dWDQS[0]，且可自第一鎖存器241的第二輸 出端子Q’輸出第三內部寫入資料選通訊號dWDQS[2]。可自第二鎖存器242的第一輸出端子「Q」輸出第二內部寫入資料選通訊號dWDQS[1]，且可自第二鎖存器242的第二輸出端子Q’輸出第四內部寫入資料選通訊號dWDQS[3]。如此，WDQS分頻器240的操作可與圖10A所示WDQS分頻器230的操作實質上相同，且因此，將省略附加的說明以避免冗餘。

圖11是示出圖1所示記憶體系統10的記憶體介面的示例性方塊圖。參照圖11，記憶體介面(I/F)110可包括鎖相迴路111、相位控制器112、第一傳輸器113、第二傳輸器114、內部時脈分頻器115、第三傳輸器116及第四傳輸器117。鎖相迴路111可產生第一內部時脈訊號ICS1。基於第一內部時脈訊號ICS1，相位控制器112可產生相位與第一內部時脈訊號ICS1的相位不同的第二內部時脈訊號ICS2。例如，第一內部時脈訊號ICS1及第二內部時脈訊號ICS2可異相90度。

第一傳輸器113可基於第二內部時脈訊號ICS2而傳輸資料「DATA」。如此，第一傳輸器113可向記憶體裝置200傳輸包含資料「DATA」的資料訊號DQ。第二傳輸器114可將第一內部時脈訊號ICS1作為寫入資料選通訊號WDQS傳輸至記憶體裝置200。

內部時脈分頻器115可對第一內部時脈訊號ICS1進行分頻，以產生具有不同相位的第一經分頻內部時脈訊號dICS1及第二經分頻內部時脈訊號dICS2。第一經分頻內部時脈訊號dICS1 的邊緣時序可與第一內部時脈訊號ICS1的邊緣時序相同，且第一經分頻內部時脈訊號dICS1與第二經分頻內部時脈訊號dICS2可異相270度。例如，經分頻內部時脈訊號dICS1及dICS2的頻率可為第二內部時脈訊號ICS2的頻率的一半。

第三傳輸器116可將第一經分頻內部時脈訊號dICS1作為時脈訊號CK傳輸至記憶體裝置200。由於第一經分頻內部時脈訊號dICS1的邊緣時序與第二內部時脈訊號ICS2的邊緣時序相同，因此可以相同的邊緣時序輸出時脈訊號CK及寫入資料選通訊號WDQS。第四傳輸器117可基於第二經分頻內部時脈訊號dICS2而傳輸命令CMD及/或位址ADD。如此，第四傳輸器117可將包含命令CMD及/或位址ADD的命令/位址訊號C/A傳輸至記憶體裝置200。

如上所述，可藉由一個鎖相迴路111產生時脈訊號CK及寫入資料選通訊號WDQS。如此，記憶體控制器100的操作電流可降低。

圖12是示出根據各種實施例的堆疊式記憶體裝置的方塊圖。參照圖12，堆疊式記憶體裝置300可包括緩衝晶粒310及多個核心晶粒320至350。例如，緩衝晶粒310亦可被稱為「介面晶粒」、「基礎晶粒」、「邏輯晶粒」或「主晶粒」，且核心晶粒320至350中的每一者亦可被稱為「記憶體晶粒」或「從晶粒」。圖12中示出其中堆疊式記憶體裝置300包括四個核心晶粒320至350的一個實例，但可以各種方式改變核心晶粒的數目。例如，堆疊 式記憶體裝置300可包括8、12或16個核心晶粒。

緩衝晶粒310及核心晶粒320至350可被堆疊，且可藉由使用矽穿孔(through silicon vias，TSV)進行電性連接。如此，堆疊式記憶體裝置300可具有其中堆疊有多個晶粒310至350的三維記憶體結構。例如，可遵照HBM或HMC標準來實施堆疊式記憶體裝置300。

堆疊式記憶體裝置300可支援功能上彼此獨立的多個通道(或記憶庫(vault))。例如，如圖12所示，堆疊式記憶體裝置300可支援8個通道CH0至CH7。在其中通道CH0至CH7中的每一者支援128個DQ I/O的情形中，堆疊式記憶體裝置300可支援1204個DQ I/O。然而，實施例並非僅限於此。例如，堆疊式記憶體裝置300可支援1024或更多個DQ I/O，且可支援8或更多個通道(例如，16個通道)。在其中堆疊式記憶體裝置300支援16個通道的情形中，通道中的每一者可支援64個DQ I/O。

核心晶粒320至350中的每一者可支援至少一個通道。例如，如圖12所示，核心晶粒320至350可分別支援通道對CH0及CH2、CH1及CH3、CH4及CH6以及CH5及CH7。在此種情形中，核心晶粒320至350可支援不同的通道。然而，實施例並非僅限於此。例如，核心晶粒320至350中的至少二者可支援相同的通道。例如，核心晶粒320至350中的每一者可支援第一通道CH0。

通道中的每一者可形成獨立的命令及資料介面。例如， 通道可基於獨立的時序要求而被獨立地時控，且亦可不同步。例如，基於獨立的命令，每一通道可改變電源狀態或者可執行再新操作。

通道中的每一者可包括多個記憶組(memory bank)301。記憶組301中的每一者可包括與字元線及位元線連接的記憶體胞元、列解碼器、行解碼器、感測放大器等。例如，如圖12所示，通道CH0至CH7中的每一者可支援8個記憶組301。然而，實施例並非僅限於此。例如，通道CH0至CH7中的每一者可支援8或更多個記憶組301。圖12中示出其中屬於一個通道的記憶組被包含於一個核心晶粒中的實例，但屬於一個通道的記憶組可被分佈至多個核心晶粒中。例如，在其中核心晶粒320至350中的每一者支援第一通道CH0的情形中，第一通道CH0中所包括的記憶組可被分佈至核心晶粒320至350中。

在示例性實施例中，一個通道可被劃分成彼此獨立操作的二個偽通道(pseudo channel)。例如，偽通道可共享對應通道的命令及時脈輸入(例如，時脈訊號CK及時脈賦能訊號CKE)，但可獨立地解碼及執行命令。例如，在其中一個通道支援128個DQ I/O的情形中，偽通道中的每一者可支援64個DQ I/O。例如，在其中一個通道支援64個DQ I/O的情形中，偽通道中的每一者可支援32個DQ I/O。

緩衝晶粒310及核心晶粒320至350各自可包括TSV區域302。TSV區域302中可設置有被配置成穿透晶粒310至350 的TSV。緩衝晶粒310可藉由TSV與核心晶粒320至350交換訊號及/或資料。核心晶粒320至350中的每一者可藉由TSV與緩衝晶粒310交換訊號及/或資料，且核心晶粒320至350可藉由TSV彼此交換訊號及/或資料。在此種情形中，可藉由每一通道的對應TSV獨立地交換訊號及/或資料。例如，在其中外部主機裝置為了存取第一核心晶粒320的記憶體胞元而向第一通道CH0傳輸命令及位址的情形中，緩衝晶粒310可藉由與第一通道CH0對應的TSV向第一核心晶粒320傳輸控制訊號，且可存取第一通道CH0的記憶體胞元。

緩衝晶粒310可包括實體層(physical layer，PHY)311。實體層311可包括用於與外部主機裝置通訊的介面電路。例如，實體層311可包括與參照圖1至圖11闡述的主機介面210對應的介面電路。藉由實體層311接收的訊號及/或資料可藉由TSV被傳輸至核心晶粒320至350。

在示例性實施例中，緩衝晶粒310可包括分別與通道對應的通道控制器。通道控制器可管理對應通道的記憶體參考操作，且可確定對應通道的時序要求。

在示例性實施例中，緩衝晶粒310可包括用於自外部主機裝置接收訊號的多個接腳。藉由所述多個接腳，緩衝晶粒310可接收時脈訊號CK、命令/位址訊號C/A、寫入資料選通訊號WDQS及資料訊號DQ，且可傳輸讀取資料選通訊號RDQS及資料訊號DQ。例如，對於每一通道，緩衝晶粒310可包括用於接收時 脈訊號CK的2個接腳、用於接收命令/位址訊號C/A的14個接腳、用於接收寫入資料選通訊號WDQS的8個接腳、用於傳輸讀取資料選通訊號RDQS的8個接腳以及用於傳輸及接收資料訊號DQ的128個接腳。

圖13是示出根據實施例的圖12所示堆疊式記憶體裝置的更詳細示例性方塊圖。參照圖13，堆疊式記憶體裝置400可包括緩衝晶粒410及核心晶粒420。核心晶粒420可支援多個通道中的通道CHa。緩衝晶粒410及核心晶粒420可藉由置於TSV區域401中的TSV 402及403彼此通訊。TSV區域401可對應於通道CHa。例如，緩衝晶粒410可藉由TSV 402向核心晶粒420傳輸內部命令iCMD，且可藉由TSV 403與核心晶粒420交換資料「DATA」。

緩衝晶粒410可包括C/A接收器411、控制邏輯電路412、WDQS分頻器413、RDQS傳輸器414及資料收發器415。C/A接收器411、控制邏輯電路412、WDQS分頻器413、RDQS傳輸器414及資料收發器415可被包含於圖12所示堆疊式記憶體裝置300的實體層311中，作為通道CHa的介面電路。亦即，對於每一通道，圖12所示實體層311可包括圖13所示的介面電路。C/A接收器411、控制邏輯電路412、WDQS分頻器413、RDQS傳輸器414及資料收發器415可分別對應於圖2所示C/A接收器211、控制邏輯電路212、WDQS分頻器213、RDQS傳輸器214及資料收發器215，且因此，將省略附加的說明以避免冗餘。

緩衝晶粒410可接收藉由通道CHa提供的時脈訊號CK、命令/位址訊號C/A、寫入資料選通訊號WDQS及資料訊號DQ。緩衝晶粒410可將在通道CHa處產生的讀取資料選通訊號RDQS及資料訊號DQ傳輸至外部主機裝置。

C/A接收器411可藉由基於時脈訊號CK而鎖存命令/位址訊號C/A來接收命令CMD。所接收的命令CMD可被提供至控制邏輯電路412。

依據命令CMD或電源狀態資訊PWS，控制邏輯電路412可在寫入資料選通訊號WDQS開始雙態切換之前產生重設訊號RESET。控制邏輯電路412可解碼命令CMD，且可依據命令CMD產生內部命令iCMD。例如，內部命令iCMD可遵照緩衝晶粒410與核心晶粒420之間的內部通訊協定以不同於命令CMD的格式產生，或者可以與命令CMD相同的格式產生。內部命令iCMD可藉由TSV 402被傳輸至支援通道CHa的核心晶粒420。

WDQS分頻器413可因應於重設訊號RESET而被重設。如此，WDQS分頻器413可將內部寫入資料選通訊號dWDQS初始化為重設值。WDQS分頻器413可依據寫入資料選通訊號WDQS的雙態切換而產生以不同相位進行雙態切換的內部寫入資料選通訊號dWDQS。

在示例性實施例中，堆疊式記憶體裝置400可在沒有單獨的終端電阻器(termination resistor)的情況下傳輸或接收寫入資料選通訊號WDQS。換言之，可省略單獨的終端電阻器。在此 種情形中，寫入資料選通訊號WDQS可處於靜態低狀態或靜態高狀態，而不是高阻抗狀態High-Z。如此，可輕易地執行WDQS分頻器413的重設操作。

RDQS傳輸器414可基於內部寫入資料選通訊號dWDQS而產生讀取資料選通訊號RDQS，且可將讀取資料選通訊號RDQS傳輸至外部主機裝置。讀取資料選通訊號RDQS可被產生為具有與寫入資料選通訊號WDQS的頻率相同的頻率。

資料收發器415可基於內部寫入資料選通訊號dWDQS而傳輸及接收包含資料「DATA」的資料訊號DQ。在寫入操作中，資料收發器415可藉由基於內部寫入資料選通訊號dWDQS而鎖存資料訊號DQ來接收資料「DATA」。所接收的資料「DATA」可藉由TSV 403被傳輸至支援通道CHa的核心晶粒420。在讀取操作中，資料收發器415可接收藉由TSV 403自核心晶粒420傳輸的資料「DATA」。資料收發器415可基於內部寫入資料選通訊號dWDQS而向外部主機裝置傳輸包含資料「DATA」的資料訊號DQ。資料「DATA」可與讀取資料選通訊號RDQS的雙態切換時序對齊，且可被傳輸。

核心晶粒420可包括命令解碼器421、資料輸入/輸出(I/O)電路422及記憶體胞元陣列423。命令解碼器421、資料輸入/輸出電路422及記憶體胞元陣列423可為支援通道CHa的電路。

命令解碼器421可解碼藉由TSV 402自緩衝晶粒410傳 輸的內部命令iCMD。例如，內部命令iCMD可包括與記憶體胞元陣列220相關聯的現用命令、寫入命令、讀取命令、再新命令等。在寫入操作中，命令解碼器421可接收包括寫入命令的內部命令iCMD。在讀取操作中，命令解碼器421可接收包括讀取命令的內部命令iCMD。命令解碼器421可依據內部命令iCMD來控制資料輸入/輸出電路422及記憶體胞元陣列423。

資料輸入/輸出電路422可藉由TSV 403與緩衝晶粒410交換資料。在寫入操作中，資料輸入/輸出電路422可接收藉由TSV 403自緩衝晶粒410傳輸的資料「DATA」，且可將資料「DATA」傳輸至記憶體胞元陣列423。記憶體胞元陣列423可儲存資料「DATA」。在讀取操作中，資料輸入/輸出電路422可自記憶體胞元陣列423讀取資料「DATA」，且可藉由TSV 403將所接收的資料「DATA」傳輸至緩衝晶粒410。

在示例性實施例中，緩衝晶粒410可更包括用於偵測及校正資料「DATA」的錯誤的錯誤校正碼(error correction code，ECC)電路(圖中未示出)。例如，在寫入操作中，ECC電路可為藉由資料收發器415接收的資料「DATA」產生錯誤偵測位元(例如，同位位元)。在讀取操作中，ECC電路可藉由使用錯誤偵測位元來偵測及校正自核心晶粒420傳送的資料「DATA」的錯誤，且可將經錯誤校正的資料「DATA」傳送至資料收發器415。

如上所述，在寫入資料選通訊號WDQS開始雙態切換之前，堆疊式記憶體裝置400可將內部寫入資料選通訊號dWDQS 初始化為重設值。在此種情形中，在寫入資料選通訊號WDQS進行雙態切換時產生的內部寫入資料選通訊號dWDQS可具有所期望相位。如此，堆疊式記憶體裝置400可在不執行單獨的自動同步的情況下調整內部寫入資料選通訊號dWDQS的相位。堆疊式記憶體裝置400可基於具有所期望相位的內部寫入資料選通訊號dWDQS來傳輸及接收資料「DATA」。

圖14是示出根據實施例的圖12所示堆疊式記憶體裝置的更詳細示例性方塊圖。參照圖14，堆疊式記憶體裝置400可包括緩衝晶粒410、核心晶粒420(關於圖14所示實施例，下文中稱為「第一核心晶粒420」)及第二核心晶粒430。第一核心晶粒420及第二核心晶粒430可支援多個通道中的同一通道CHa。在此種情形中，可藉由使用堆疊識別符SID來區分第一核心晶粒420及第二核心晶粒430。例如，第一核心晶粒420可對應於第一堆疊識別符SID0，且第二核心晶粒430可對應於第二堆疊識別符SID1。圖14中示出其中在第一核心晶粒420與第二核心晶粒430之間不存在任何其他核心晶粒的實例，但在第一核心晶粒420與第二核心晶粒430之間可夾置有任何其他核心晶粒。

緩衝晶粒410以及第一核心晶粒420及第二核心晶粒430可藉由置於TSV區域401中的TSV 402及403彼此通訊。例如，緩衝晶粒410可藉由TSV 402將內部命令iCMD傳輸至第一核心晶粒420及/或第二核心晶粒430，且可藉由TSV 403與第一核心晶粒420及/或第二核心晶粒430交換資料「DATA」。圖14 中示出其中緩衝晶粒410藉由使用相同的TSV 402及403與第一核心晶粒420及第二核心晶粒430通訊的實例，但緩衝晶粒410可藉由使用分別與第一核心晶粒420及第二核心晶粒430對應的單獨的TSV進行通訊。

第二核心晶粒430可包括命令解碼器431、資料輸入/輸出(I/O)電路432及記憶體胞元陣列433。命令解碼器431、資料輸入/輸出電路432及記憶體胞元陣列433的操作可與核心晶粒420的命令解碼器421、資料輸入/輸出電路422及記憶體胞元陣列423的操作實質上相同，如參照圖13所述，且因此為了簡明起見，不再對此予以贅述。

C/A接收器411可藉由基於時脈訊號CK而鎖存命令/位址訊號C/A來接收命令CMD及堆疊識別符SID。堆疊識別符SID可為指示至少一個核心晶粒的位址，用於區分支援同一通道的核心晶粒。所接收的命令CMD及堆疊識別符SID可被提供至控制邏輯電路412。

控制邏輯電路412可基於堆疊識別符SID而將內部命令iCMD傳輸至第一核心晶粒420及第二核心晶粒430中的至少一者。例如，在其中堆疊識別符SID指示第一堆疊識別符SID0的情形中，控制邏輯電路412可將內部命令iCMD傳輸至第一核心晶粒420。

在示例性實施例中，如圖14所示，在其中內部命令iCMD及資料「DATA」是藉由公共的TSV 402及403被傳送至第 一核心晶粒420及第二核心晶粒430的情形中，緩衝晶粒410可將堆疊識別符SID傳送至第一核心晶粒420及第二核心晶粒430。第一核心晶粒420及第二核心晶粒430可解碼所傳送的堆疊識別符SID，以選擇性地接收內部命令iCMD及資料「DATA」。例如，在其中堆疊識別符SID指示第一堆疊識別符SID0的情形中，第一核心晶粒420可接收藉由TSV 420及430傳送的內部命令iCMD及資料「DATA」。在此種情形中，第二核心晶粒430可不接收藉由TSV 420及430傳送的內部命令iCMD及資料「DATA」。

在另一實施例中，在其中內部命令iCMD及資料「DATA」是藉由單獨的TSV被傳送至第一核心晶粒420及第二核心晶粒430的情形中，緩衝晶粒410可藉由單獨的TSV將內部命令iCMD及資料「DATA」傳送至與堆疊識別符SID對應的核心晶粒。

如上所述，在其中第一核心晶粒420及第二核心晶粒430支援同一通道CHa的情形中，堆疊式記憶體裝置400可依據堆疊識別符SID對第一核心晶粒420及第二核心晶粒430中的至少一者執行寫入操作及讀取操作。

圖15是示出根據實施例的圖13所示堆疊式記憶體裝置的緩衝晶粒的實施例的方塊圖。參照圖15，緩衝晶粒410可包括命令位址輸入/輸出區塊AWORD及資料輸入/輸出區塊DWORD0至DWORD3。圖15中示出其中緩衝晶粒410包括四個資料輸入/輸出區塊DWORD0至DWORD3的實例，但可以各種方式改變緩衝晶粒410所包括的資料輸入/輸出區塊的數目。例如，緩衝晶粒 410可包括二個資料輸入/輸出區塊。

命令位址輸入/輸出區塊AWORD可包括C/A接收器411、控制邏輯電路412及時脈樹416。C/A接收器411可藉由基於自第二接墊P2接收的時脈訊號CK而鎖存自第一接墊P1接收的命令/位址訊號C/A來接收命令CMD。控制邏輯電路412可基於命令CMD或電源狀態資訊PWS而產生重設訊號RESET，且可將重設訊號RESET傳輸至相應的資料輸入/輸出區塊DWORD0至DWORD3。控制邏輯電路412可依據命令CMD產生內部命令iCMD，且可將內部命令iCMD傳輸至核心晶粒420。可利用包括多個反相器的反相器鏈來實施時脈樹416。時脈樹416基於時脈訊號CK而產生的內部時脈訊號iCK可被傳輸至相應的資料輸入/輸出區塊DWORD0至DWORD3。

資料輸入/輸出區塊DWORD0至DWORD3中的每一者可自命令位址輸入/輸出區塊AWORD接收內部時脈訊號iCK及重設訊號RESET。資料輸入/輸出區塊DWORD0至DWORD3中的每一者可包括WDQS分頻器413、RDQS傳輸器414及資料收發器415。WDQS分頻器413可基於自第三接墊P3接收的寫入資料選通訊號WDQS而產生內部寫入資料選通訊號dWDQS。WDQS分頻器413可因應於重設訊號RESET而將內部寫入資料選通訊號dWDQS初始化為重設值。RDQS傳輸器414可基於內部寫入資料選通訊號dWDQS而產生讀取資料選通訊號RDQS。讀取資料選通訊號RDQS可藉由第四接墊P4被傳輸至外部主機裝置。資料收發 器415可基於內部寫入資料選通訊號dWDQS而產生包含自核心晶粒420傳輸的資料「DATA」的資料訊號DQ。資料訊號DQ可藉由第五接墊P5被傳輸至外部主機裝置。

如上所述，藉以接收時脈訊號CK的第二接墊P2可被置於命令位址輸入/輸出區塊AWORD處，且藉以分別接收寫入資料選通訊號WDQS及讀取資料選通訊號RDQS的第三接墊P3及第四接墊P4可被置於資料輸入/輸出區塊DWORD處。由命令位址輸入/輸出區塊AWORD接收的時脈訊號CK可藉由時脈樹416被傳送至資料輸入/輸出區塊DWORD。如此，在其中基於時脈訊號CK而產生讀取資料選通訊號RDQS的情形中，由於在藉以傳送時脈訊號CK的路徑上置有反相器鏈，電源雜訊及製程-電壓-溫度(process-voltage-temperature，PVT)變化的影響可增加。在其中基於由資料輸入/輸出區塊DWORD接收的寫入資料選通訊號WDQS而產生讀取資料選通訊號RDQS的情形中，由於在藉以傳送寫入資料選通訊號WDQS的路徑上未置有反相器鏈，因此功率雜訊及PVT變化的影響可降低。如此，讀取資料選通訊號RDQS的可靠性可得以改良。

圖16是示出根據實施例的半導體封裝件的圖。參照圖16，半導體封裝件1000可包括堆疊式記憶體裝置1100、系統晶片1200、中介層1300及封裝基底1400。堆疊式記憶體裝置1100可包括緩衝晶粒1110及核心晶粒1120至1150。緩衝晶粒1110可對應於圖12所示緩衝晶粒310，且核心晶粒1120至1150可分別對 應於圖12所示核心晶粒320至350。

核心晶粒1120至1150中的每一者可包括記憶體胞元陣列。緩衝晶粒1110可包括實體層1111及直接存取區域(direct access area，DAB)1112。實體層1111可與系統晶片1200的實體層1210電連接。藉由實體層1111，堆疊式記憶體裝置1100可自系統晶片1200接收訊號，或者可向系統晶片1200傳輸訊號。實體層1111可包括參照圖13闡述的緩衝晶粒410的介面電路。

直接存取區域1112可提供能夠在不穿過系統晶片1200的情況下測試堆疊式記憶體裝置1100的存取路徑。直接存取區域1112可包括能夠與外部測試裝置直接通訊的傳導構件(例如，埠或接腳)。藉由直接存取區域1112接收的測試訊號及資料可藉由TSV被傳輸至核心晶粒1120至1150。為了測試核心晶粒1120至1150，自核心晶粒1120至1150讀取的資料可藉由TSV及直接存取區域1112被傳輸至測試裝置。如此，可對核心晶粒1120至1150執行直接存取測試。

緩衝晶粒1110及核心晶粒1120至1150可藉由TSV 1101及凸塊1102進行電性連接。緩衝晶粒1110可自系統晶片1200接收藉由為每一通道分配的凸塊1102被提供至每一通道的訊號。例如，凸塊1102可為微凸塊。

系統晶片1200可藉由使用堆疊式記憶體裝置1100來執行半導體封裝件1000支援的應用。例如，系統晶片1200可包括中央處理單元(central processing unit，CPU)、應用處理器 (application processor，AP)、圖形處理單元(graphic processing unit，GPU)、神經處理單元(neural processing unit，NPU)、張量處理單元(tensor processing unit，TPU)、視覺處理單元(vision processing unit，VPU)、影像訊號處理器(image signal processor，ISP)或數位訊號處理器(digital signal processor，DSP)中的至少一者，且可執行專門的計算。

系統晶片1200可包括實體層1210及記憶體控制器1220。實體層1210可包括用於與堆疊式記憶體裝置1100的實體層1111交換訊號的輸入/輸出電路。系統晶片1200可藉由實體層1210向實體層1111提供各種訊號。提供至實體層1111的訊號可藉由實體層1111的介面電路及TSV 1101被傳送至核心晶粒1120至1150。

記憶體控制器1220可控制堆疊式記憶體裝置1100的整體操作。記憶體控制器1220可藉由實體層1210向堆疊式記憶體裝置1100提供用於控制堆疊式記憶體裝置1100的訊號。記憶體控制器1220可對應於圖1所示記憶體控制器100。

中介層1300可連接堆疊式記憶體裝置1100與系統晶片1200。中介層1300可連接堆疊式記憶體裝置1100的實體層1111與系統晶片1200的實體層1210，且可提供藉由使用導電材料形成的實體路徑。如此，堆疊式記憶體裝置1100及系統晶片1200可堆疊於中介層1300上，且可彼此交換訊號。

凸塊1103可附著於封裝基底1400的上表面上，且焊球 1104可附著於封裝基底1400的下表面上。例如，凸塊1103可為覆晶(flip-chip)凸塊。中介層1300可藉由凸塊1103堆疊於封裝基底1400上。半導體封裝件1000可藉由焊球1104與任何其他外部封裝件或半導體裝置交換訊號。例如，封裝基底1400可為印刷電路板(printed circuit board，PCB)。

圖17是示出根據實施例的半導體封裝件的實施實例的圖。參照圖17，半導體封裝件2000可包括多個堆疊式記憶體裝置2100及系統晶片2200。堆疊式記憶體裝置2100及系統晶片2200可堆疊於中介層2300上，且中介層2300可堆疊於封裝基底2400上。半導體封裝件2000可藉由附著於封裝基底2400的下表面上的焊球2001與任何其他外部封裝件或半導體裝置交換訊號。

可遵照HBM標準來實施堆疊式記憶體裝置2100中的每一者。然而，實施例並非僅限於此。例如，可基於GDDR、HMC或寬I/O標準來實施堆疊式記憶體裝置2100中的每一者。堆疊式記憶體裝置2100中的每一者可對應於圖12至圖16所示的堆疊式記憶體裝置300、400或1100。

系統晶片2200可包括至少一個處理器(例如CPU、AP、GPU或NPU)以及用於控制所述多個堆疊式記憶體裝置2100的多個記憶體控制器。系統晶片2200可藉由記憶體控制器與對應的堆疊式記憶體裝置交換訊號。系統晶片2200可對應於圖16所示系統晶片1200。

圖18是示出根據另一實施例的半導體封裝件的圖。參 照圖18，半導體封裝件3000可包括堆疊式記憶體裝置3100、主機晶粒3200及封裝基底3300。堆疊式記憶體裝置3100可包括緩衝晶粒3110及核心晶粒3120至3150。緩衝晶粒3110可包括用於與主機晶粒3200通訊的實體層3111，且核心晶粒3120至3150中的每一者可包括記憶體胞元陣列。堆疊式記憶體裝置3100可對應於圖12至圖13所示堆疊式記憶體裝置300及400。

主機晶粒3200可包括用於與堆疊式記憶體裝置3100通訊的實體層3210及用於控制堆疊式記憶體裝置3100的整體操作的記憶體控制器3220。此外，主機晶粒3200可包括控制半導體封裝件3000的整體操作並執行半導體封裝件3000支援的應用的處理器。例如，主機晶粒3200可包括例如CPU、AP、GPU或NPU等的至少一個處理器。

堆疊式記憶體裝置3100可基於TSV 3001設置於主機晶粒3200上，以便垂直堆疊於主機晶粒3200上。如此，緩衝晶粒3110、核心晶粒3120至3150及主機晶粒3200可在沒有中介層的情況下藉由TSV 3001及凸塊3002進行電性連接。例如，凸塊3002可為微凸塊。

凸塊3003可附著於封裝基底3300的上表面上，且焊球3004可附著於封裝基底1400的下表面上。例如，凸塊3003可為覆晶凸塊。主機晶粒3200可藉由凸塊3003堆疊於封裝基底3300上。半導體封裝件3000可藉由焊球3004與任何其他外部封裝件或半導體裝置交換訊號。

在另一實施例中，可在沒有緩衝晶粒3110的情況下僅利用核心晶粒3120至3150來實施堆疊式記憶體裝置3100。在此種情形中，核心晶粒3120至3150中的每一者可包括用於與主機晶粒3200通訊的介面電路，如參照圖1至圖15所述。核心晶粒3120至3150中的每一者可藉由TSV 3001與主機晶粒3200交換訊號。

圖19是示出根據實施例的計算系統的方塊圖。計算系統4000可利用一個電子裝置來實施，或者可分佈至二或更多個電子裝置中並利用所述二或更多個電子裝置來實施。例如，計算系統4000可利用例如以下等各種電子裝置中的至少一種來實施：桌上型電腦、膝上型電腦、平板電腦、智慧型電話、自主駕駛車輛、數位照相機、可穿戴裝置、醫療保健裝置、伺服器系統、資料中心、無人機、手持式遊戲機、物聯網(Internet of Things，IoT)裝置、圖形加速器、AI加速器。

參照圖19，計算系統4000可包括主機4100、加速器子系統4200及互連件4300。主機4100可控制加速器子系統4200的整體操作，且加速器子系統4200可在主機4100的控制下操作。主機4100及加速器子系統4200可藉由互連件4300進行連接。可藉由互連件4300在主機4100與加速器子系統4200之間交換各種訊號及資料。

主機4100可包括主機處理器4110、主機記憶體控制器4120、主機記憶體4130及介面4140。主機處理器4110可控制計 算系統4000的整體操作。主機處理器4110可藉由主機記憶體控制器4120控制主機記憶體4130。例如，主機處理器4110可自主機記憶體4130讀取資料，或者可將資料儲存於主機記憶體4130中。主機處理器4110可控制藉由互連件4300連接的加速器子系統4200。例如，主機處理器4110可向加速器子系統4200傳輸命令，且可給加速器子系統4200指派任務。

主機處理器4110可為執行與計算系統4000的各種操作相關聯的一般計算的通用處理器或主要處理器。例如，主機處理器4110可為CPU或AP。

主機記憶體4130可為計算系統4000的主要記憶體。主機記憶體4130可儲存由主機處理器4110處理的資料，或者可儲存自加速器子系統4200接收的資料。例如，主機記憶體4130可利用DRAM來實施。

介面4140可被配置成允許主機4100與加速器子系統4200通訊。藉由介面4140，主機處理器4110可向加速器子系統4200傳輸控制訊號及資料，且可自加速器子系統4200接收訊號及資料。在示例性實施例中，主機處理器4110、主機記憶體控制器4120及介面4140可利用一個晶片來實施。

加速器子系統4200可在主機4100的控制下執行特定功能。例如，加速器子系統4200可在主機4100的控制下執行專門用於特定應用的計算。加速器子系統4200可以例如模組類型、卡類型、封裝類型、晶片類型及裝置類型等各種類型來實施，以便 與主機4100實體連接或電性連接，或者以便與主機4100以有線或無線方式連接。例如，加速器子系統4200可利用參照圖16至圖18闡述的半導體封裝件之一來實施。例如，加速器子系統4200可以圖形卡或加速器卡的形式實施。例如，加速器子系統4200可以現場可程式化閘陣列(field programmable gate array，FPGA)、特殊應用積體電路(application specific integrated circuit，ASIC)等的形式實施。

在示例性實施例中，加速器子系統4200可藉由各種封裝技術之一來實施。例如，加速器子系統4200可藉由例如以下等封裝技術來實施：球柵陣列(ball grid array，BGA)技術、多晶片封裝(multi-chip package，MCP)技術、系統整合封裝(system on package，SOP)技術、系統級封裝(system in package，SIP)技術、疊層封裝(package on package，POP)技術、晶片級封裝(chip scale package，CSP)技術、晶圓級封裝(wafer level package，WLP)技術或面板級封裝(panel level package，PLP)技術。例如，可藉由銅間接合(copper-to-copper bonding)來連接加速器子系統4200的所有或部分組件。例如，可藉由中介層(例如矽中介層、有機中介層、玻璃中介層或主動中介層)來連接加速器子系統4200的所有或部分組件。例如，可基於TSV而堆疊加速器子系統4200的所有或部分組件。例如，可藉由高速連接路徑(例如，矽橋)來連接加速器子系統4200的所有或部分組件。

加速器子系統4200可包括專用處理器4210、本端記憶 體控制器4220、本端記憶體4230及主機介面4240。專用處理器4210可在主機處理器4110的控制下操作。例如，專用處理器4210可因應於主機處理器4110的命令而藉由本端記憶體控制器4220自本端記憶體4230讀取資料。專用處理器4210可藉由對所讀取的資料執行計算來處理所讀取的資料。專用處理器4210可將經處理的資料傳送至主機處理器4110，或者可將經處理的資料儲存於本端記憶體4230中。

專用處理器4210可基於本端記憶體4230中所儲存的值來執行專門用於特定應用的計算。例如，專用處理器4210可執行專門用於例如人工智慧、串流分析、視訊轉碼、資料索引、資料編碼/解碼及資料加密等應用的計算。如此，專用處理器4210可處理例如影像資料、語音資料、運動資料、生物資料及鍵值等各種類型的資料。例如，專用處理器4210可包括GPU、NPU、TPU、VPU、ISP及DSP中的至少一者。

專用處理器4210可包括一個處理器核心，或者可包括多個處理器核心，例如雙核心、四核心或六核心。在示例性實施例中，專用處理器4210可包括數目較主機處理器4110的核心的數目多的核心，用於執行專門用於平行性的計算。例如，專用處理器4210可包括1000或更多個核心。

在示例性實施例中，專用處理器4210可為專門用於影像資料計算的處理器。在此種情形中，專用處理器4210可藉由本端記憶體控制器4220讀取本端記憶體4230中所儲存的影像資 料，且可對所讀取的資料執行計算。專用處理器4210可將計算結果傳送至主機處理器4110，或者可將計算結果儲存於本端記憶體4230中。主機處理器4110可將所傳送的計算結果儲存於主機記憶體4130中或者儲存於分配給單獨記憶體的訊框緩衝器中。訊框緩衝器中所儲存的資料可被傳送至單獨的顯示裝置。

在示例性實施例中，專用處理器4210可為專門用於基於神經網路的訓練及推理的處理器。專用處理器4210可自本端記憶體4230讀取神經網路參數(例如，神經網路模型參數、權重及偏差)，且可對所讀取的神經網路參數執行訓練或推理。神經網路參數可由主機處理器4110提供，可為藉由專用處理器4210的處理獲得的值，或者可為預先儲存的值。例如，主機處理器4110可向專用處理器4210提供用於推理的權重參數。在此種情形中，權重參數可為藉由主機處理器4110的訓練而更新的參數。專用處理器4210可基於本端記憶體4230的神經網路參數，藉由矩陣乘法及累加來執行訓練或推理。專用處理器4210可將計算結果傳送至主機處理器4110，或者可將計算結果儲存於本端記憶體4230中。

本端記憶體控制器4220可控制本端記憶體4230的整體操作。在示例性實施例中，本端記憶體控制器4220可處理欲寫入本端記憶體4230中的資料，且可將經處理的資料寫入本端記憶體4230中。作為另一選擇，本端記憶體控制器4220可處理自本端記憶體4230讀取的資料。例如，本端記憶體控制器4220可執行錯誤校正碼(ECC)編碼及ECC解碼，可以循環冗餘檢查(cyclic redundancy check，CRC)方式驗證資料，或者可執行資料加密或資料解密。本端記憶體控制器4220可對應於參照圖1至圖18闡述的記憶體控制器。例如，對於本端記憶體4230的寫入操作及讀取操作，本端記憶體控制器4220可向本端記憶體4230傳輸雙態切換的寫入資料選通訊號WDQS。在此種情形中，寫入資料選通訊號WDQS的前同步碼循環的數目與寫入資料選通訊號WDQS的後同步碼循環的數目之和可為偶數。

本端記憶體4230可僅由專用處理器4210使用。在示例性實施例中，本端記憶體4230可與專用處理器4210一起安裝於一個基底上，或者可以晶粒、晶片、封裝、模組、卡或裝置的形式實施，以便基於單獨的連接件與專用處理器4210連接。本端記憶體4230可對應於參照圖1至圖18闡述的記憶體裝置或堆疊式記憶體裝置。例如，本端記憶體4230可對自本端記憶體控制器4220傳輸的寫入資料選通訊號WDQS的頻率進行分頻，且可以低功率產生具有不同相位的內部寫入資料選通訊號dWDQS。本端記憶體4230可基於內部寫入資料選通訊號dWDQS與本端記憶體控制器4220通訊。

在示例性實施例中，本端記憶體4230可包括32或更多個資料接腳。例如，為了提供寬頻寬，本端記憶體4230可包括1024或更多個資料接腳。如此，本端記憶體4230的每一晶片的匯流排寬度可大於主機記憶體4130的每一晶片的匯流排寬度。

在示例性實施例中，本端記憶體4230可基於DDR、 LPDDR、GDDR、HBM、HMC或寬I/O標準介面而操作。然而，實施例並非僅限於此。例如，本端記憶體4230可基於各種標準介面而操作。

在示例性實施例中，本端記憶體4230可包括能夠執行一些計算的邏輯電路。邏輯電路可對自本端記憶體4230讀取的資料或欲寫入本端記憶體4230中的資料執行線性運算、比較運算、壓縮運算、資料轉換運算、算術運算。如此，可減小由邏輯電路處理的資料的大小。在其中資料的大小減小的情形中，本端記憶體4230與本端記憶體控制器4220之間的頻寬效率可得以改良。

主機介面4240可被配置成允許加速器子系統4200與主機4100通訊。加速器子系統4200可藉由主機介面4240向主機4100傳輸訊號及資料，且可自主機4100接收控制訊號及資料。在示例性實施例中，專用處理器4210、本端記憶體控制器4220及主機介面4240可利用一個晶片來實施。

互連件4300可提供主機4100與加速器子系統4200之間的傳輸路徑，且可執行資料匯流排或資料鏈路的角色。可以有線或無線方式建立資料傳輸路徑。介面4140與主機介面4240可基於給定的協定藉由互連件4300通訊。例如，介面4140及4240可基於例如以下等各種標準之一來彼此通訊：進階技術附件(Advanced Technology Attachment，ATA)、串列ATA(Serial ATA，SATA)、外部SATA(external SATA，e-SATA)、小型電腦小型介面(Small Computer Small Interface，SCSI)、串列附接SCSI(Serial Attached SCSI，SAS)、周邊組件互連(Peripheral Component Interconnection，PCI)、PCI高速(PCI express，PCIe)、NVM高速(NVM express，NVMe)、進階可擴展介面(Advanced eXtensible Interface，AXI)、ARM微控制器匯流排架構(ARM Microcontroller Bus Architecture，AMBA)、IEEE 1394、通用串列匯流排(Universal Serial Bus，USB)、安全數位(Secure Digital，SD)卡、多媒體卡(multi-media card，MMC)、嵌入式多媒體卡(embedded multi-media card，eMMC)、通用快閃儲存(Universal Flash Storage，UFS)、緊湊快閃(compact flash，CF)及Gen-Z。作為另一選擇，介面4140及4240可基於例如以下等裝置間通訊鏈路來彼此通訊：同調加速器處理器介面(Coherent Accelerator Processor Interface，openCAPI)、加速器的快取同調互連(Cache Coherent Interconnect for Accelerators，CCIX)、計算高速鏈路(Compute Express Link，CXL)及NVLINK。作為另一選擇，介面4140及4240可基於例如以下等無線通訊技術來彼此通訊：長期演進(Long Term Evolution，LTE)、第五代(5^th generation，5G)、LTE機器對機器(LTE-Machine to Machine，LTE-M)、窄頻帶物聯網(Narrow Band-Internet of Things，NB-IoT)、低功率廣域網路(Low Power Wide Area Network，LPWAN)、藍芽(Bluetooth)、近場通訊(Near Field Communication，NFC)、紫蜂(Zigbee)、Z波(Z-Wave)或無線區域網路(Wireless Local Area Network，WLAN)。

在示例性實施例中，加速器子系統4200可更包括能夠感測影像資料、語音資料、運動資料、生物資料及周圍環境資訊的感測器。在示例性實施例中，在其中感測器包含於加速器子系統4200中的情形中，感測器可基於上述封裝技術與任何其他組件(例如，專用處理器4210或本端記憶體4230)連接。加速器子系統4200可基於特定操作而處理藉由感測器感測的資料。

圖19中示出其中專用處理器4210藉由一個本端記憶體控制器4220使用一個本端記憶體4230的實例，但實施例並非僅限於此。例如，專用處理器4210可藉由一個本端記憶體控制器4220使用多個本端記憶體。作為另一實例，專用處理器4210可藉由分別與多個本端記憶體對應的多個本端記憶體控制器來使用所述本端記憶體。

為了高速交換資料，根據本文所述的各種實施例的記憶體裝置可基於自記憶體控制器提供的寫入資料選通訊號而產生內部寫入資料選通訊號。在此種情形中，記憶體裝置可將內部寫入資料選通訊號初始化為給定值，且因此可在寫入操作及讀取操作中產生具有所期望相位的內部寫入資料選通訊號。如此，記憶體裝置可不單獨執行用於對內部寫入資料選通訊號的相位進行調整的自動同步。亦即，可省略自動同步及用於實施自動同步的電路。因此，記憶體裝置的功率消耗可降低。

根據上述各種實施例的記憶體裝置可基於寫入資料選通訊號而產生欲提供至記憶體控制器的讀取資料選通訊號，因此 改良讀取資料選通訊號的可靠性。

根據上述各種實施例的記憶體控制器可基於一個鎖相迴路而產生時脈訊號及寫入資料選通訊號。如此，記憶體控制器的功率消耗可降低。

雖然已闡述了各種示例性實施例，但此項技術中具有通常知識者將明瞭，在不背離以下申請專利範圍中所述的本發明的精神及範圍的條件下，可對所述實施例作出各種改變及潤飾。

400:堆疊式記憶體裝置

401:TSV區域

402、403:TSV

410:緩衝晶粒

411:命令/位址(CA)接收器

412:控制邏輯電路

413:寫入資料選通訊號(WDQS)分頻器

414:讀取資料選通訊號(RDQS)傳輸器

415:資料收發器

420:核心晶粒/第一核心晶粒

421、431:命令解碼器

422、432:資料輸入/輸出(I/O)電路

423:記憶體胞元陣列

430:核心晶粒/第二核心晶粒

433:記憶體胞元陣列

C/A:命令/位址訊號

CHa:通道

CK:時脈訊號

CMD:命令

DATA:資料

DQ:資料訊號

dWDQS:內部寫入資料選通訊號

iCMD:內部命令

PWS:電源狀態資訊

RDQS:讀取資料選通訊號

RESET:重設訊號

SID:堆疊識別符

SID0:第一堆疊識別符

SID1:第二堆疊識別符

WDQS:寫入資料選通訊號

Claims (20)

1. 一種記憶體裝置，包括：緩衝晶粒，被配置成藉由多個通道與主機裝置通訊；以及多個核心晶粒，堆疊於所述緩衝晶粒上並藉由穿矽電極連接至所述緩衝晶粒，所述多個核心晶粒中的每一者包括與所述多個通道中的至少一者對應的記憶體胞元陣列，其中所述緩衝晶粒包括：命令/位址接收器，被配置成基於自所述主機裝置提供至所述多個通道中的第一通道的時脈訊號而接收自所述主機裝置提供至所述第一通道的命令；控制邏輯電路，被配置成基於自所述命令/位址接收器接收的所述命令而產生內部命令，且在自再新退出、電源開啟或電源切斷退出之後且在接收到自所述主機裝置至所述第一通道之間雙態切換的寫入資料選通訊號之前產生重設訊號；寫入資料選通訊號分頻器，被配置成：產生基於所述寫入資料選通訊號的雙態切換而進行雙態切換的多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號分別以不同相位進行雙態切換；且基於所述重設訊號而將所述多個內部寫入資料選通訊號初始化為給定值；以及資料收發器，被配置成基於所述多個內部寫入資料選通訊號而接收自所述主機裝置提供至所述第一通道的寫入資料，其中所述多個核心晶粒中支援所述第一通道的核心晶粒被配 置成基於自所述緩衝晶粒傳輸的所述內部命令而儲存自所述緩衝晶粒傳輸的所述寫入資料。
2. 如請求項1所述的記憶體裝置，其中所述控制邏輯電路被配置成基於自所述命令/位址接收器接收的命令或者基於所述記憶體裝置的電源狀態而產生所述重設訊號。
3. 如請求項2所述的記憶體裝置，其中所述控制邏輯電路被配置成基於所述記憶體裝置的所述電源狀態而產生所述重設訊號，且當所述記憶體裝置處於電源開啟狀態時，所述控制邏輯電路被配置成產生所述重設訊號。
4. 如請求項2所述的記憶體裝置，其中所述控制邏輯電路被配置成基於所述記憶體裝置的所述電源狀態而產生所述重設訊號，且當所述記憶體裝置的所述第一通道處於電源切斷退出狀態或自再新退出狀態時，所述控制邏輯電路被配置成產生所述重設訊號。
5. 如請求項2所述的記憶體裝置，其中所述控制邏輯電路被配置成基於自所述命令/位址接收器接收的所述命令而產生所述重設訊號，且其中所述控制邏輯電路被配置成基於現用命令、寫入命令、讀取命令及分頻器重設命令中的至少一者而產生所述重設訊號。
6. 如請求項1所述的記憶體裝置，其中所述寫入資料選通訊號的前同步碼循環的數目與所述寫入資料選通訊號的後同步碼循環的數目之和是偶數。
7. 如請求項1所述的記憶體裝置，其中在所述寫入資料選通訊號開始雙態切換之前，所述寫入資料選通訊號維持靜態低值或靜態高值。
8. 如請求項1所述的記憶體裝置，其中所述給定值是基於所述寫入資料選通訊號的前同步碼循環的數目而定義的。
9. 如請求項1所述的記憶體裝置，其中基於所述重設訊號，所述寫入資料選通訊號分頻器被配置成將所述多個內部寫入資料選通訊號的一半初始化為低位準並將所述多個內部寫入資料選通訊號的另一半初始化為高位準。
10. 如請求項1所述的記憶體裝置，其中所述多個內部寫入資料選通訊號包括分別與0度、90度、180度及270度的相位對應的第一內部寫入資料選通訊號、第二內部寫入資料選通訊號、第三內部寫入資料選通訊號及第四內部寫入資料選通訊號，且其中所述第一內部寫入資料選通訊號至所述第四內部寫入資料選通訊號中的每一者的頻率是所述寫入資料選通訊號的頻率的一半。
11. 如請求項10所述的記憶體裝置，其中所述寫入資料選通訊號分頻器包括：第一鎖存器，包括：第一輸入端子；第一輸出端子，輸出第一內部寫入資料選通訊號；以及 第二輸出端子，輸出第三內部寫入資料選通訊號；第二鎖存器，包括：第二輸入端子，與所述第一輸出端子連接；第三輸出端子，輸出第二內部寫入資料選通訊號；以及第四輸出端子，與所述第一輸入端子連接並輸出第四內部寫入資料選通訊號，其中所述第一鎖存器被配置成：基於所述重設訊號而將重設值及互補重設值輸出至所述第一輸出端子及所述第二輸出端子；且基於所述寫入資料選通訊號的上升邊緣而將藉由所述第一輸入端子輸入的所述第四內部寫入資料選通訊號的值及互補值分別輸出至所述第一輸出端子及所述第二輸出端子；且其中所述第二鎖存器被配置成：基於所述重設訊號而將所述重設值及所述互補重設值輸出至所述第三輸出端子及所述第四輸出端子；且基於互補寫入資料選通訊號的上升邊緣而將藉由所述第二輸入端子輸入的所述第一內部寫入資料選通訊號的值及互補值分別輸出至所述第三輸出端子及所述第四輸出端子。
12. 如請求項1所述的記憶體裝置，其中所述緩衝晶粒更包括：讀取資料選通訊號傳輸器，被配置成基於所述多個內部寫入資料選通訊號而產生欲藉由所述第一通道提供至所述主機裝置的 讀取資料選通訊號，其中所述資料收發器被配置成基於所述多個內部寫入資料選通訊號而將自支援所述第一通道的所述核心晶粒傳輸的讀取資料與所述讀取資料選通訊號的雙態切換時序對齊，以將所述讀取資料傳輸至所述主機裝置。
13. 如請求項1所述的記憶體裝置，其中所述寫入資料選通訊號的頻率是所述時脈訊號的頻率的二倍。
14. 如請求項1所述的記憶體裝置，其中所述緩衝晶粒包括被配置成接收所述寫入資料的128個資料接腳及被配置成接收所述寫入資料選通訊號的8個選通接腳，所述128個資料接腳及所述8個選通接腳對應於所述第一通道。
15. 一種記憶體裝置，包括：緩衝晶粒，被配置成藉由多個通道與主機裝置通訊；以及第一核心晶粒，堆疊於所述緩衝晶粒上，藉由穿矽電極連接至所述緩衝晶粒，且包括與所述多個通道中的第一通道應對的第一記憶體胞元陣列；以及第二核心晶粒，堆疊於所述第一核心晶粒上，藉由所述穿矽電極連接至所述第一核心晶粒，且包括與所述第一通道對應的第二記憶體胞元陣列，其中所述緩衝晶粒包括：命令/位址接收器，被配置成基於自所述主機裝置提供至所述第一通道的時脈訊號而接收自所述主機裝置提供至所述 第一通道的命令及堆疊識別符；控制邏輯電路，被配置成基於自所述命令/位址接收器接收的所述命令而產生內部命令，且在自所述主機裝置提供至所述第一通道的寫入資料選通訊號開始雙態切換之前產生重設訊號；寫入資料選通訊號分頻器，被配置成：產生基於所述寫入資料選通訊號的雙態切換而進行雙態切換的多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號分別以不同相位進行雙態切換；且基於所述重設訊號而將所述多個內部寫入資料選通訊號初始化為給定值；以及資料收發器，被配置成基於所述多個內部寫入資料選通訊號而接收自所述主機裝置提供至所述第一通道的寫入資料，其中與所述堆疊識別符對應的所述第一核心晶粒及所述第二核心晶粒之一被配置成基於自所述緩衝晶粒傳輸的所述內部命令而儲存自所述緩衝晶粒傳輸的所述寫入資料。
16. 如請求項15所述的記憶體裝置，其中當所述記憶體裝置處於電源開啟狀態或電源切斷退出狀態時，所述控制邏輯電路產生所述重設訊號。
17. 如請求項15所述的記憶體裝置，其中所述寫入資料選通訊號的前同步碼循環的數目與所述寫入資料選通訊號的後同步碼循環的數目之和是偶數。
18. 如請求項15所述的記憶體裝置，其中基於所述 重設訊號，所述寫入資料選通訊號分頻器將所述多個內部寫入資料選通訊號的一半初始化為低位準並將所述多個內部寫入資料選通訊號的另一半初始化為高位準。
19. 一種記憶體裝置，包括：緩衝晶粒，被配置成藉由多個通道與主機裝置通訊；以及多個核心晶粒，堆疊於所述緩衝晶粒上並藉由穿矽電極連接至所述緩衝晶粒，其中所述多個核心晶粒中的每一者包括與所述多個通道中的至少一者對應的記憶體胞元陣列，其中所述緩衝晶粒被配置成：基於自所述主機裝置提供至第一通道的時脈訊號而接收自所述主機裝置提供至所述第一通道的命令；在自所述主機裝置提供至所述第一通道的寫入資料選通訊號開始雙態切換之前，將多個內部寫入資料選通訊號初始化為給定值；產生基於所述寫入資料選通訊號的雙態切換而進行雙態切換的所述多個內部寫入資料選通訊號，所述多個內部寫入資料選通訊號分別以不同相位進行雙態切換；且基於所述多個內部寫入資料選通訊號而接收自所述主機裝置提供至所述第一通道的寫入資料，且其中所述多個核心晶粒中支援所述第一通道的核心晶粒被配置成儲存所接收的所述寫入資料。
20. 如請求項19所述的記憶體裝置，其中所述寫入資料選通訊號的前同步碼循環的數目與所述寫入資料選通訊號的後同步碼循環的數目之和是偶數。

Images