KR20190124914A - 다이나믹 랜덤 억세스 메모리 장치 및 이 장치를 구비하는 메모리 시스템 - Google Patents

다이나믹 랜덤 억세스 메모리 장치 및 이 장치를 구비하는 메모리 시스템 Download PDF

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KR20190124914A
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손종필
김신호
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Abstract

본 발명은 다이나믹 랜덤 억세스 메모리(DRAM) 장치 및 이 장치를 구비하는 메모리 시스템을 개시한다. DRAM 장치는 제1 단자들, 제2 단자들, 제어신호 발생부, 및 CRC 부를 포함할 수 있다. 제1 단자들은 n비트 제1 데이터, 및 제1 데이터 스트로우브 신호를 입력하고, 제2 단자들은 n비트 제2 데이터, 및 제2 데이터 스트로우브 신호를 입력할 수 있다. 제어신호 발생부는 제1 단자들이 사용되지 않을 때, 제어신호를 발생할 수 있다. CRC부는 제1 데이터 스트로우브 신호와 함께 q 횟수 만큼 순차적으로 입력되는 qn비트 제1 데이터를 포함하는 제1 데이터 그룹에 대한 제1 CRC 연산을 수행하여 제1 CRC 연산 결과를 발생하고, 제2 데이터 스트로우브 신호와 함께 q 횟수 만큼 순차적으로 입력되는 qn비트 제2 데이터를 포함하는 제2 데이터 그룹에 대한 제2 CRC 연산을 수행하여 제2 CRC 연산 결과를 발생하고, 제1 CRC 연산 결과와 제2 CRC 연산 결과에 기초하여 에러 신호를 발생하되, 제어신호에 응답하여 제1 CRC 연산 결과와 무관하게 제2 CRC 연산 결과에 기초하여 에러 신호를 발생할 수 있다.

Description

다이나믹 랜덤 억세스 메모리 장치 및 이 장치를 구비하는 메모리 시스템 {DYNAMIC RANDOM ACCESS MEMORY DEVICE AND MEMORY SYSTEM HAVING THE SAME}
본 발명은 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치 및 이를 구비하는 메모리 시스템에 관한 것이다.
네트워크 장비에 적용되는 메모리 시스템은 시스템 보드 상에 배치된 제어부 및 복수개의 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치들을 포함할 수 있다. 복수개의 DRAM 장치들은 데이터를 저장하기 위하여 사용될 수 있다. 예를 들면, 메모리 시스템은 제어부와 k개의 x2n DRAM 장치들 사이에 2n(k-1)비트의 데이터와 n비트의 에러 정정 코드(Error Correction Code: ECC)를 전송하도록 구성될 수 있다. 제어부는 k개의 x2n DRAM 장치들로 데이터를 전송할 때, 사이클릭 리던던시 코드(Cyclic Redundancy Code: CRC)를 함께 전송하고, k개의 x2n DRAM 장치들 각각은 CRC 연산을 수행할 수 있다. 이 경우, k개의 x2n DRAM 장치들 중 n비트의 데이터 또는 n비트의 ECC를 입출력하는 1개의 x2n DRAM 장치의 사용되지 않는 8비트 데이터에 관련되는 내부 기능 블럭들을 제어하는 기술이 필요하다.
본 개시에 따른 실시예들의 과제는 x2n 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치의 사용되지 않는 n비트 데이터에 관련되는 내부 기능 블럭들을 제어할 수 있는 DRAM 장치 및 이 장치를 구비하는 메모리 시스템을 제공하는데 있다.
본 개시에 따른 실시예들의 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
본 개시에 따른 실시예들의 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치는 n비트 제1 데이터, 및 제1 데이터 스트로우브 신호를 입력하는 제1 단자들; n비트 제2 데이터, 및 제2 데이터 스트로우브 신호를 입력하는 제2 단자들; 로우 어드레스 또는 컬럼 어드레스를 입력하는 제3 단자들; 상기 제1 단자들이 사용되지 않을 때, 제어신호를 발생하는 제어신호 발생부; 상기 제1 데이터 스트로우브 신호와 함께 q 횟수 만큼 순차적으로 입력되는 qn비트 제1 데이터를 포함하는 제1 데이터 그룹에 대한 제1 사이클릭 리던던시 코드(Cyclic Redundancy Code: CRC) 연산을 수행하여 제1 CRC 연산 결과를 발생하고, 상기 제2 데이터 스트로우브 신호와 함께 상기 q 횟수 만큼 순차적으로 입력되는 qn비트 제2 데이터를 포함하는 제2 데이터 그룹에 대한 제2 CRC 연산을 수행하여 제2 CRC 연산 결과를 발생하고, 상기 제1 CRC 연산 결과와 상기 제2 CRC 연산 결과에 기초하여 에러 신호를 발생하되, 상기 제어신호에 응답하여 상기 제1 CRC 연산 결과와 무관하게 상기 제2 CRC 연산 결과에 기초하여 상기 에러 신호를 발생하는 CRC 부; 상기 로우 어드레스를 디코딩하여 복수개의 워드 선택신호들을 발생하는 로우 디코더; 상기 컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 상기 복수개의 워드 선택신호들 및 상기 복수개의 컬럼 선택신호들에 의해서 선택된 메모리 셀들에 상기 제1 데이터 그룹 및 제2 데이터 그룹을 저장하거나, 상기 제어신호에 응답하여 상기 제2 데이터 그룹을 저장하는 메모리 셀 어레이를 구비할 수 있다.
본 개시에 따른 실시예들의 DRAM 장치는 n비트 제1 데이터를 입력하는 제1 데이터 단자들; 제1 데이터 스트로우브 신호를 입력하는 제1 데이터 스트로우브 신호 단자; 제1 데이터 버스 반전 신호를 입력하는 제1 데이터 버스 반전 신호 단자; n비트 제2 데이터를 입력하는 제2 데이터 단자들; 제2 데이터 스트로우브 신호를 입출력하는 제2 데이터 스트로우브 신호 단자; 제2 데이터 버스 반전 신호를 입출력하는 제2 데이터 버스 반전 신호 단자; 로우 어드레스 또는 컬럼 어드레스를 입력하는 명령 및 어드레스 단자들; 상기 제1 데이터 스트로우브 신호를 감지하여 제어신호를 발생하는 제어신호 발생부; 상기 제1 데이터 스트로우브 신호와 함께 q 횟수 만큼 순차적으로 입력되는 qn비트 제1 데이터 및 q비트 제1 데이터 버스 반전 신호를 포함하는 제1 데이터 그룹에 대한 제1 CRC 연산을 수행하여 n비트 제1 내부 CRC 코드를 발생하고, 상기 제1 내부 CRC 코드와 상기 제1 CRC 코드를 비교하여 제1 CRC 연산 결과를 발생하고, 상기 제2 데이터 스트로우브 신호와 함께 상기 q 횟수 만큼 순차적으로 입력되는 상기 qn비트 제2 데이터 및 상기 q비트 제2 데이터 버스 반전 신호를 포함하는 제2 데이터 그룹에 대한 제2 CRC 연산을 수행하여 n비트 제2 내부 CRC 코드를 발생하고, 상기 제2 내부 CRC 코드와 상기 제2 CRC 코드를 비교하여 제2 CRC 연산 결과를 발생하고, 상기 제1 CRC 연산 결과와 상기 제2 CRC 연산 결과에 기초하여 에러 신호를 발생하되, 상기 제어신호에 응답하여 상기 제1 CRC 연산 결과와 무관하게 상기 제2 CRC 연산 결과에 따라 상기 에러 신호를 발생하는 CRC 부; 상기 로우 어드레스를 디코딩하여 복수개의 워드 선택신호들을 발생하는 로우 디코더; 상기 컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 및 상기 복수개의 워드 선택신호들 및 상기 복수개의 컬럼 선택신호들에 의해서 선택된 메모리 셀들에 상기 qn비트 제1 데이터 및 상기 qn비트 제2 데이터를 저장하거나, 상기 제어신호에 응답하여 상기 qn비트 제2 데이터를 저장하는 메모리 셀 어레이를 구비하고, 상기 제1 CRC 코드는 상기 제1 데이터 단자들 통하여 인가되고, 상기 제2 CRC 코드는 상기 제2 데이터 단자들을 통하여 인가될 수 있다.
본 개시에 따른 실시예들의 메모리 시스템은 시스템 보드; 상기 시스템 보드 상에 배치된 복수개의 DRAM 장치들; 및 상기 시스템 보드 상에 배치된 상기 복수개의 DRAM 장치들을 제어하는 제어부을 구비하고, 상기 복수개의 DRAM 장치들 각각은 상기 제어부로부터 인가되는 n비트 제1 데이터, 및 제1 데이터 스트로우브 신호를 입력하는 제1 단자들; 상기 제어부로부터 인가되는 n비트 제2 데이터, 및 제2 데이터 스트로우브 신호를 입력하는 제2 단자들; 상기 제1 단자들이 사용되지 않을 때, 제어신호를 발생하는 제어신호 발생부; 및 상기 제1 데이터 스트로우브 신호와 함께 q 횟수 만큼 순차적으로 입력되는 qn비트 제1 데이터를 포함하는 제1 데이터 그룹에 대한 제1 사이클릭 리던던시 코드(Cyclic Redundancy Code: CRC) 연산을 수행하여 제1 CRC 연산 결과를 발생하고, 상기 제2 데이터 스트로우브 신호와 함께 상기 q 횟수 만큼 순차적으로 입력되는 qn비트 제2 데이터를 포함하는 제2 데이터 그룹에 대한 제2 CRC 연산을 수행하여 제2 CRC 연산 결과를 발생하고, 상기 제1 CRC 연산 결과와 상기 제2 CRC 연산 결과에 기초하여 에러 신호를 발생하되, 상기 제어신호에 응답하여 상기 제1 CRC 연산 결과와 무관하게 상기 제2 CRC 연산 결과에 기초하여 상기 에러 신호를 발생하는 CRC 부를 구비할 수 있다.
본 개시에 따른 실시예들에 따르면, 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치의 상위 데이터에 관련되는 단자들이 사용되지 않을 때(단자들을 통하여 데이터를 입출력하지 않을 때) 발생되는 제어신호에 응답하여 상위 CRC 연산 결과와 무관하게 하위 CRC 연산 결과에 기초하여 에러 신호를 발생함으로써, 잘못된 에러 신호를 발생하지 않을 수 있다.
또한, 본 개시에 따른 실시예들에 따르면, DRAM 장치는 제어신호에 응답하여 상위 데이터에 관련되는 내부 기능 블럭들을 디스에이블할 수 있다. 이에 따라, DRAM 장치 및 이 장치를 구비하는 메모리 시스템의 전력 소모를 감소할 수 있다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 도면이다.
도 2 및 3은 본 개시에 따른 실시예의 x2n 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치의 구성을 나타내는 도면이다.
도 4는 본 개시에 따른 실시예의 x2n DRAM 장치의 데이터 단자 및 데이터 버스 반전 신호 단자를 통하여 인가되는 데이터 및 사이클릭 리던던시 코드(Cyclic Redundancy Code: CRC)를 나타내는 표이다.
도 5는 본 개시에 따른 실시예의 CRC 연산부의 구성을 나타내는 블록도이다.
도 6은 본 개시에 따른 실시예의 하위 CRC 연산부의 논리식을 나타내는 것이다.
도 7은 본 개시에 따른 실시예의 메모리 셀 어레이 및 어레이 전압 발생기를 개략적으로 나타내는 블럭도이다.
도 8은 본 개시에 따른 실시예의 상위 데이터 입력부의 구성을 나타내는 도면이다.
도 9는 본 개시에 따른 실시예의 제어신호 발생부의 구성을 나타내는 도면이다.
도 10은 본 개시에 따른 실시예의 상위 데이터 스트로우브 신호(UDQS) 토글링 감지부의 실시예의 구성을 나타내는 도면이다.
도 11a 내지 11c는 본 개시에 따른 실시예의 UDQS 토글링 감지부의 동작을 설명하기 위한 동작 타이밍도들이다.
이하, 첨부된 도면을 참고로 하여 본 개시에 따른 실시예들의 다이나믹 랜덤 억세스 메모리(DRAM: Dynamic Random Access Memory) 장치 및 이 장치를 구비하는 메모리 시스템을 설명하면 다음과 같다.
도 1은 본 개시에 따른 실시예의 메모리 시스템의 구성을 나타내는 도면으로, 메모리 시스템(100)은 시스템 보드(15) 상에 배치된 중앙 처리 장치(CPU: Central Processing Unit)(10) 및 x2n DRAM 장치들(M1 ~ M5)을 포함할 수 있다. CPU(10)는 메모리 제어부(11)를 포함할 수 있다.
메모리 제어부(11)와 x2n DRAM 장치들(M1 ~ M4) 각각은 상위 데이터 스트로우브 신호(UDQS)와 함께 n비트 상위 데이터(UDQ) 및 1비트 상위 데이터 버스 반전 신호(UDBIB)를 입출력하고, 하위 데이터 스트로우브 신호(LDQS)와 함께 n비트 하위 데이터(LDQ) 및 1비트 하위 데이터 버스 반전 신호(LDBIB)를 입출력할 수 있다. 제어부(11)와 x2n DRAM 장치들(M1 ~ M4) 각각 사이에 2n비트 데이터가 입출력될 수 있다. 상위 데이터 스트로우브 신호(UDQS)는 반전 상위 데이터 스트로우브 신호(UDQSB)와 함께 전송되고, 하위 데이터 스트로우브 신호(LDQS)는 반전 하위 데이터 스트로우브 신호(UDQSB)와 함께 전송될 수 있다. 상위 데이터 버스 반전 신호(UDBIB)는 n비트 상위 데이터의 반전을 나타내는 신호이고, 하위 데이터 버스 반전 신호(LDBIB)는 n비트 하위 데이터의 반전을 나타내는 신호일 수 있다.
제어부(11)와 x2n DRAM 장치(M5)는 하위 데이터 스트로우브 신호(LDQS)와 함께 n비트 하위 데이터(LDQ) 및 하위 데이터 버스 반전 신호(LDBIB)를 입출력할 수 있다. x2n DRAM 장치(M5)의 n비트 상위 데이터(UDQ)에 관련되는 상위 데이터 단자들, 상위 데이터 스트로우브 신호 단자, 및 상위 데이터 버스 반전 신호 단자는 제어부(11)와 연결되지 않을 수 있다. 상위 데이터 단자들, 상위 데이터 스트로우브 신호 단자, 및 상위 데이터 버스 반전 신호 단자는 플로팅 상태로 두거나, 특정 전압 (예를 들면, 전원전압 또는 접지전압)이 인가되도록 구성될 수 있다. 즉, x2n DRAM 장치(M5)의 상위 데이터 단자들, 상위 데이터 스트로우브 신호 단자, 및 상위 데이터 버스 반전 신호 단자가 시스템 보드(15) 상에 배치된 단자들 또는 라인들에 연결되지 않도록 구성하거나, 특정 전압 단자 또는 라인에 연결되도록 구성할 수 있다.
메모리 제어부(11)와 x2n DRAM 장치들(M1 ~ M5) 사이에 총 9n비트 데이터가 전송될 수 있으며, n비트 데이터는 에러 정정 코드(Error Correction Code: ECC)일 수 있다. 예를 들면, n이 8인 경우, 총 72비트 데이터가 전송될 수 있으며, 8비트 데이터에 대해서 1비트 ECC가 부여되고, 64비트 데이터에 대해서 8비트의 ECC가 부여될 수 있다. ECC는 해밍 코드일 수 있다.
메모리 제어부(11)는 x2n DRAM 장치들(M1 ~ M5) 각각으로 명령 및 어드레스(CA)를 전송할 수 있다.
x2n DRAM 장치들(M1 ~ M5) 각각은 메모리 제어부(11)로 에러 신호(ALERT)를 전송할 수 있다.
도 2 및 3은 본 개시에 따른 실시예의 x2n DRAM 장치의 구성을 나타내는 것으로, x2n DRAM 장치(200)는 명령 디코더 및 어드레스 발생기(20), 모드 설정 레지스터(22), 리프레쉬 카운터(24), 로우 어드레스 발생기(26), 컬럼 어드레스 발생기(28), 로우 디코더(30), 컬럼 디코더(32), 메모리 셀 어레이(34), 어레이 전압 발생기(36), 상위 데이터(UDQS) 라이트부(38-1), 하위 데이터(LDQS) 라이트부(38-2), UDQ 리드부(40-1), LDQ 리드부(40-2), UDQ 입력부(42-1), LDQ 입력부(42-2), UDQ 출력부(44-1), LDQ 출력부(44-2), CRC 연산부(46), 및 에러 신호 발생부(48)를 포함할 수 있다.
추가적으로, x2n DRAM 장치(200)는 복수개의 전압들, 예를 들면, 전원전압(VDD), 접지전압(VSS), 고전압(VPP) 등이 인가되는 전압 단자들(VP), 클럭신호(CK)가 인가되는 클럭신호 단자(CKP), 명령 및 어드레스(CA)가 인가되는 명령 및 어드레스 단자들(CAP), n비트 상위 데이터(UDQ)가 입출력되는 상위 데이터 단자들(UDQP), n비트 하위 데이터(LDQ)가 입출력되는 하위 데이터 단자들(LDQP), 상위 데이터 스트로우브 신호(UDQS)가 입출력되는 상위 데이터 스트로우브 신호 단자(UDQSP), 하위 데이터 스트로우브 신호(LDQS)가 입출력되는 하위 데이터 스트로우브 신호 단자(LDQSP), 상위 데이터 버스 반전 신호(UDBIB)가 입출력되는 상위 데이터 반전 버스 반전 신호 단자(UDBIBP), 하위 데이터 버스 반전 신호(LDBIB)가 입출력되는 하위 데이터 버스 반전 신호 단자(LDBIBP), 및 에러 신호(ALERT)를 출력하는 에러 신호 단자(ALERTP)를 포함할 수 있다.
도 2 및 3에 도시된 블록들의 기능을 설명하면 다음과 같다.
명령 디코더 및 어드레스 발생기(20)는 클럭신호(CK)에 응답하여 인가되는 명령 및 어드레스(CA)의 명령 신호를 디코딩하여 모드 설정 명령(MRS), 액티브 명령(ACT), 라이트 명령(WR), 리드 명령(RD), 및 리프레쉬 명령(REF)을 발생하고, 모드 설정 명령(MRS)과 함께 인가되는 어드레스 신호를 모드 설정 코드(OPC)로 발생하고, 액티브 명령(ACT)과 함께 인가되는 어드레스 신호를 로우 어드레스(RADD)로 발생하고, 라이트 명령(WR) 또는 리드 명령(RD)과 함께 인가되는 어드레스 신호를 컬럼 어드레스(CADD)로 발생할 수 있다.
모드 설정 레지스터(22)는 모드 설정 명령(MRS)에 응답하여 모드 설정 코드(OPC)를 저장할 수 있다. 모드 설정 코드(OPC)는 버스트 길이(BL), 사이클릭 리던던시 코드(Cyclic Redundancy Code: CRC) 인에이블 신호(CRCEN), 및 데이터 버스 반전 인에이블 신호(DBIEN)를 포함할 수 있다.
리프레쉬 카운터(24)는 리프레쉬 명령(REF)에 응답하여 카운팅 동작을 수행하여 리프레쉬 어드레스(rra)를 발생할 수 있다. 리프레쉬 명령(REF)은 외부로부터 인가될 수도 있고 내부적으로 발생될 수도 있다.
로우 어드레스 발생기(26)는 액티브 명령(ACT)에 응답하여 리프레쉬 어드레스(rra) 또는 로우 어드레스(RADD)를 로우 어드레스 신호(ra)로 발생할 수 있다.
컬럼 어드레스 발생기(28)는 라이트 명령(WR) 또는 리드 명령(RD)에 응답하여 컬럼 어드레스(CADD)를 입력하고 버스트 길이(BL)에 응답하여 제1 컬럼 어드레스 신호(ca1) 및 제2 컬럼 어드레스 신호(ca2)를 발생할 수 있다. 버스트 길이(BL)가 q인 경우에, 컬럼 어드레스 발생기(28)는 컬럼 어드레스(CADD)로부터 순차적으로 증가 또는 감소하는 q개의 제2 컬럼 어드레스 신호(ca2)를 발생할 수 있다.
로우 디코더(30)는 로우 어드레스 신호(ra)를 디코딩하여 워드 선택신호들(wl)을 발생할 수 있다.
컬럼 디코더(32)는 제1 컬럼 어드레스 신호(ca1)를 디코딩하여 컬럼 선택신호들(csl)을 발생할 수 있다.
메모리 셀 어레이(34)는 라이트 명령(WR)에 응답하여 워드 선택신호들(wl) 중 하나와 컬럼 선택신호들(csl) 중 하나에 의해서 선택된 메모리 셀들(미도시)로 2qn(=q×n)비트 데이터(qn비트 상위 데이터(제1 데이터 그룹) 및 qn비트 하위 데이터(제2 데이터 그룹)을 포함함)를 저장하거나, 리드 명령(RD)에 응답하여 선택된 메모리 셀들(미도시)로부터 2qn비트 데이터(qn비트 상위 데이터(제3 데이터 그룹) 및 qn비트 하위 데이터(제4 데이터 그룹)을 포함함)를 출력할 수 있다. 또한, 메모리 셀 어레이(34)는 리프레쉬 명령(REF)에 응답하여 선택된 메모리 셀들(미도시)에 대한 리프레쉬 동작을 수행할 수 있다. 메모리 셀 어레이(34)는 제어신호(con)에 응답하여 qn비트 하위 데이터(제2 데이터 그룹) 만을 저장하거나 qn비트 하위 데이터(제4 데이터 그룹) 만을 출력할 수 있다. 또한, 메모리 셀 어레이(34)는 제어신호(con)에 응답하여 qn비트 상위 데이터(제1 데이터 그룹)를 저장하는 메모리 셀 어레이(34)의 일부에 대하여 리프레쉬 동작을 수행하지 않을 수 있다.
어레이 전압 발생부(36)는 외부로부터 인가되는 전원전압(VDD), 접지전압(VSS), 및 고전압(VPP) 등을 입력하여 메모리 셀 어레이 전압(Va)을 발생할 수 있다. 어레이 전압 발생부(36)는 제어신호(con)에 응답하여 디스에이블되어 메모리 셀 어레이(34)의 일부로 메모리 셀 어레이 전압(Va)을 인가하지 않을 수 있다. 메모리 셀 어레이 전압(Va)은 메모리 셀 어레이(34)의 동작을 위하여 사용되는 다양한 전압들을 포함할 수 있다.
UDQ 라이트부(38-1)는 UDQ 입력부(42-1)로부터 출력되는 n비트 상위 데이터와 1비트 상위 데이터 버스 반전 신호를 버스트 길이(BL)에 해당하는 q 횟수 만큼 순차적으로 입력하여 qn비트 상위 데이터와 q비트 상위 데이터 버스 반전 신호(q비트 상위 데이터 버스 반전 신호가 제1 데이터 그룹에 추가적으로 포함됨)를 병렬로 출력할 수 있다. 또한, UDQ 라이트부(38-1)는 UDQ 입력부(42-1)로부터 출력되는 qn비트 상위 데이터와 q비트 상위 데이터 버스 반전 신호에 관련되는 n비트 상위 CRC 코드를 입력할 수 있다. UDQ 라이트부(38-1)는 제어신호(con)에 응답하여 디스에이블될 수 있다.
LDQ 라이트부(38-2)는 LDQ 입력부(42-2)로부터 출력되는 n비트 하위 데이터와 1비트 하위 데이터 버스 반전 신호를 버스트 길이(BL)에 해당하는 q 횟수 만큼 순차적으로 입력하여 qn비트 하위 데이터와 q비트 하위 데이터 버스 반전 신호(q비트 하위 데이터 버스 반전 신호가 제2 데이터 그룹에 추가적으로 포함됨)를 병렬로 출력할 수 있다. 또한, LDQ 라이트부(38-2)는 LDQ 입력부(42-2)로부터 출력되는 qn비트 하위 데이터와 q비트 하위 데이터 버스 반전 신호에 관련되는 n비트 하위 CRC 코드를 입력할 수 있다.
UDQ 리드부(40-1)은 메모리 셀 어레이(34)로부터 출력되는 2qn비트 데이터 중 qn비트 상위 데이터(제3 데이터 그룹)를 병렬로 입력하여 제2 컬럼 어드레스 신호(ca2)에 응답하여 n비트 상위 데이터를 q 횟수 만큼 순차적으로 출력할 수 있다. UDQ 리드부(40-1)는 제어신호(con)에 응답하여 디스에이블될 수 있다.
LDQ 리드부(40-2)는 메모리 셀 어레이(34)로부터 출력되는 qn비트 하위 데이터(제4 데이터 그룹)를 병렬로 입력하여 제2 컬럼 어드레스 신호(ca2)에 응답하여 n비트 하위 데이터를 q 횟수 만큼 순차적으로 출력할 수 있다.
UDQ 입력부(42-1)는 상위 데이터 스트로우브 신호(UDQS)와 함께 입력되는 n비트 상위 데이터(UDQ), 및 1비트 상위 데이터 버스 반전 신호(UDBI)를 버퍼하여 출력할 수 있다. UDQ 입력부(42-1)는 상위 데이터 단자들(UDQP)을 통하여 입력되는 n비트 상위 CRC 코드를 버퍼하여 출력할 수 있다. UDQ 입력부(42-1)는 제어신호(con)에 응답하여 디스에이블될 수 있다.
LDQ 입력부(42-2)는 하위 데이터 스트로우브 신호(LDQS)와 함께 입력되는 n비트 하위 데이터(LDQ), 및 1비트 하위 데이터 버스 반전 신호(LDBIB)를 버퍼하여 출력할 수 있다. LDQ 입력부(42-2)는 하위 데이터 단자들(LDQP)을 통하여 입력되는 n비트 하위 CRC 코드를 버퍼하여 출력할 수 있다.
UDQ 출력부(44-1)는 UDQ 리드부(40-1)로부터 출력되는 n비트 상위 데이터를 버퍼하여 상위 데이터 단자들(UDQP)로 출력할 수 있다. UDQ 출력부(44-1)는 제어신호(con)에 응답하여 디스에이블될 수 있다.
LDQ 출력부(44-2)는 LDQ 리드부(40-2)로부터 출력되는 n비트 하위 데이터를 버퍼하여 하위 데이터 단자들(LDQP)로 출력할 수 있다.
CRC 연산부(46)는 CRC 인에이블 신호(CRCEN)에 응답하여 인에이블되어 UDQ 라이트부(38-1)로부터 출력되는 qn비트 상위 데이터와 q비트 상위 데이터 버스 반전 신호(제1 데이터 그룹)를 이용하여 상위 CRC 연산을 수행하여 n비트 상위 내부 CRC 코드를 발생하고, LDQ 라이트부(38-2)로부터 출력되는 qn비트 하위 데이터와 q비트 하위 데이터 버스 반전 신호(제2 데이터 그룹)를 이용하여 하위 CRC 연산을 수행하여 n비트 하위 내부 CRC 코드를 발생하고, 상위 CRC 코드와 상위 내부 CRC 코드를 비교하여 상위 CRC 결과 신호(crc1)를 발생하고, 하위 CRC 코드와 하위 내부 CRC 코드를 비교하여 하위 CRC 결과 신호(crc2)를 발생할 수 있다. CRC 연산부(46)는 제어신호(con)에 응답하여 상위 CRC 연산을 수행하지 않을 수 있고, 상위 CRC 결과 신호(crc1)를 에러가 없음을 나타내는 논리 레벨로 고정할 수 있다.
에러 신호 발생부(48)는 상위 CRC 결과 신호(crc1)와 하위 CRC 결과 신호(crc2)를 조합(예를 들면, 논리합)하여 에러 신호(ALERT)를 발생할 수 있다.
CRC 연산부(46) 및 에러 신호 발생부(48)는 제어신호(con)에 응답하여 상위 CRC 결과 신호(crc1)와 무관하게 하위 CRC 결과 신호(crc2)에 따라 에러 신호(ALERT)를 발생할 수 있다.
제어신호 발생부(50)는 x2n DRAM 장치(200)의 n비트 상위 데이터에 관련되는 단자들이 사용되지 않을 때(단자들을 통하여 데이터를 입출력하지 않을 때) 제어신호(con)를 발생할 수 있다.
도 3에서, UDQ 라이트부(38-1) 및 UDQ 입력부(42-1)는 제1 데이터 라이트 경로부를 구성하고, LDQ 라이트부(38-2) 및 LDQ 입력부(42-2)는 제2 데이터 라이트 경로부를 구성하고, CRC 연산부(46) 및 에러 신호 발생부(48)는 CRC 부를 구성할 수 있다.
상술한 설명에서, n비트 상위 데이터는 에러 정정 코드(Error Correction Code: ECC)일 수 있다.
상술한 도 2 및 3 에 도시된 x2n DRAM 장치(200)는 더블 데이터 레이트(Double Data Rate; DDR) 4 DRAM 장치일 수 있다.
상술한 도 2 및 3에서, x2n DRAM 장치(200)의 n비트 상위 데이터에 관련되는 단자들이 사용되지 않을 때(단자들을 통하여 데이터를 입출력하지 않을 때), x2n DRAM 장치(200)가 제어신호(con)에 응답하여 메모리 셀 어레이(34), 어레이 전압 발생기(36), UDQ 라이트부(38-1), UDQ 입력부(42-1), UDQ 리드부(40-1), UDQ 출력부(44-1), 및 CRC 연산부(46)를 모두 제어하도록 구성하였으나, 적어도 하나의 기능 블록을 제어하도록 구성될 수 있다.
도 4는 본 개시에 따른 실시예의 x2n DRAM 장치의 데이터 단자 및 데이터 버스 반전 신호 단자를 통하여 인가되는 데이터 및 CRC 코드를 나타내는 표이다.
도 4에 나타낸 표는 x2n DRAM 장치의 버스트 길이(BL)가 8로 설정된 경우에 하위 데이터 단자들(LDQP0 ~ LDQP7) 및 하위 데이터 버스 반전 신호 단자(LDBIBP)를 통하여 인가되는 하위 데이터(d0 ~ d71), 하위 데이터 버스 반전 신호(d64 ~ d71), 및 하위 CRC 코드(CRCO ~ CRC7), 및 상위 데이터 단자들(UDQP0 ~ UDQP7) 및 상위 데이터 버스 반전 신호 단자(UDBIBP)를 통하여 인가되는 상위 데이터(d72 ~ d135), 상위 데이터 버스 반전 신호(d136 ~ d143), 및 상위 CRC 코드(CRC8 ~ CRC15)를 나타내는 것이다. 도 4를 참조하면, 하위 데이터 단자들(LDQP0 ~ LDQP7) 및 하위 데이터 버스 반전 신호 단자(LDBIBP)를 통하여 8비트 하위 데이터와 1비트 하위 데이터 버스 반전 신호가 버스트 길이(BL)인 8에 해당하는 횟수 만큼 (1번째(0)부터 8번째(7)까지) 순차적으로 입력될 수 있다. 즉, 64비트 하위 데이터(d0 ~ d63)와 8비트 하위 데이터 버스 반전 신호(d64 ~ d71)가 입력될 수 있다. 9번째, 하위 데이터 단자들(UDQP0 ~ LDQP7)을 통하여 총 64비트 하위 데이터(d0 ~ d63)와 8비트 하위 데이터 버스 반전 신호(d64 ~ d71)에 관련되는 8비트 하위 CRC 코드(CRC0 ~ CRC7)가 입력될 수 있다.
마찬가지로, 상위 데이터 단자들(UDQP0 ~ UDQP7) 및 상위 데이터 버스 반전 신호 단자(UDBIBP)를 통하여 8비트 상위 데이터와 1비트 상위 데이터 버스 반전 신호가 버스트 길이(BL)인 8에 해당하는 횟수 만큼(1번째(0)부터 8번째(7)까지) 순차적으로 입력될 수 있다. 즉, 64비트 상위 데이터(d72 ~ d135)와 8비트 상위 데이터 버스 반전 신호(d136 ~ d143)가 입력될 수 있다.
10번째, 하위 데이터 단자들(UDQP) 및 상위 데이터 단자들(UDQP)을 통하여 CRC 기능이 인에이블되었음을 나타내는 “1”이 입력될 수 있다. 9번째 및 10번째, 하위 데이터 버스 반전 신호 단자(LDBIBP) 및 상위 데이터 버스 반전 신호 단자(UDBIBP)를 통하여 DBI 기능이 인에이블되었음을 나타내는 “1”이 입력될 수 있다.
표 4에서, 하위 데이터(d0 ~ d71)는 제1 데이터 그룹에 포함될 수 있고, 하위 데이터 버스 반전 신호(d64 ~ d71)는 제1 데이터 그룹에 추가적으로 포함될 수 있다. 상위 데이터(d72 ~ d135)는 제2 데이터 그룹에 포함될 수 있고, 상위 데이터 버스 반전 신호(d136 ~ d143)는 제2 데이터 그룹에 추가적으로 포함될 수 있다.
도 4에 나타낸 표는 JEDEC에 의해서 표준화된 DDR 4 DRAM 장치의 스펙일 수 있으며, 도 1에 도시된 메모리 제어부(11)로부터 상위 및 하위 데이터, 반전 상위 및 하위 데이터 버스 반전 신호, 및 CRC 코드가 DDR로 입력될 수 있다.
도 5는 본 개시에 따른 실시예의 CRC 연산부(46)의 구성을 나타내는 블록도로서, CRC 연산부(46)는 상위 CRC 연산부(46-2), 하위 CRC 연산부(46-4), 상위 CRC 비교부(46-6), 및 하위 CRC 비교부(46-8)를 포함할 수 있다.
도 2 내지 4를 참조하여, 5에 도시된 블록들 각각의 기능을 설명하면 다음과 같다.
상위 CRC 연산부(46-2), 하위 CRC 연산부(46-4), 상위 CRC 비교부(46-6), 및 하위 CRC 비교부(46-8)는 CRC 인에이블 신호(CRCEN)에 응답하여 인에이블되어 CRC 연산을 수행할 수 있다. 상위 CRC 연산부(46-2) 및 상위 CRC 비교부(46-6)는 제어신호(con)에 응답하여 디스에이블되어 상위 CRC 연산을 수행하지 않을 수 있다.
상위 CRC 연산부(46-2)는 UDQ 라이트부(38-1)로부터 출력되는 qn비트 상위 데이터(UD)와 q비트 상위 데이터 버스 반전 신호(UDIB)(제1 데이터 그룹)를 입력하여 상위 CRC 연산을 수행하여 n비트 상위 내부 CRC 코드(IUCRC)를 발생할 수 있다. 예를 들면, n은 8, q는 8일 수 있다.
하위 CRC 연산부(46-4)는 qn비트 하위 데이터(LD)와 q비트 하위 데이터 버스 반전 신호(LDIB)(제2 데이터 그룹)를 입력하여 하위 CRC 연산을 수행하여 n비트 하위 내부 CRC 코드(ILCRC)를 발생할 수 있다.
상위 CRC 비교부(46-6)은 n비트 상위 CRC 코드(UCRC)와 n비트 상위 내부 CRC 코드(IUCRC)를 비교하여 상위 CRC 결과 신호(crc1)를 발생할 수 있다. 상위 CRC 비교부(46-6)는 제어신호(con)에 응답하여 상위 CRC 결과 신호(crc1)를 에러가 없음을 나타내는 논리 레벨로 고정할 수 있다.
하위 CRC 비교부(46-8)은 n비트 하위 CRC 코드(LCRC)와 n비트 하위 내부 CRC 코드(ILCRC)를 비교하여 하위 CRC 결과 신호(crc2)를 발생할 수 있다.
도 6은 본 개시에 따른 실시예의 하위 CRC 연산부(46-4)의 CRC 연산 논리식을 나타내는 것으로, “^”는 배타 논리합(EXOR)을 나타내는 것이다.
하위 CRC 연산부(46-4)는 도 6에 도시된 ILCRC0 ~ ILCRC7 연산 논리식에 따라 도 4에 도시된 표에 따라 하위 데이터 및 하위 데이터 버스 반전 신호를 배타 논리합하여 8비트 하위 내부 CRC 코드(ILCRC0 ~ ILCRC7)을 발생할 수 있다. 즉, ILCRC는 ILCRC0 ~ ILCRC7을 포함할 수 있다.
도시하지는 않았지만, 상위 CRC 연산부(46-2)는 상위 데이터 및 상위 데이터 버스 반전 신호를 배타 논리합하여 8비트 상위 내부 CRC 코드(IUCRC0 ~ IUCRC7)(미도시)를 발생할 수 있다.
도 6에 도시된 논리식은 JEDEC에 의해서 표준화된 논리식을 나타내는 것이다.
도 2 및 3을 참조하여 상술한 바와 같이, x2n DRAM 장치(200)의 사용되지 않는 n비트 상위 데이터(UDQ)에 관련되는 상위 데이터 단자들(UDQP), 상위 데이터 스트로우브 신호 단자(UDQSP), 및 상위 데이터 반전 버스 신호 단자(UDBIBP)를 플로팅 상태로 하거나 특정 전압에 고정될 수 있다. 이 경우, CRC 인에이블 신호(CRCEN)가 인에이블 상태이므로 도 5에 도시된 상위 CRC 연산부(46-2) 및 상위 CRC 비교부(46-6)가 상위 CRC 연산을 수행하여 에러가 있음을 나타내는 논리 레벨을 발생할 수도 있으나, 제어신호(con)에 응답하여 디스에이블되어 제1 CRC 결과 신호(crc1)를 에러가 없음을 나타내는 논리 레벨로 고정할 수 있다. 따라서, 도 2에 도시된 에러 신호 발생부(48)가 상위 CRC 결과 신호(crc1)와 무관하게 하위 CRC 결과 신호(crc2)에 따라 에러 신호(ALERT)를 발생할 수 있다.
상술한 설명에서, CRC 연산부(46) 및 상위 CRC 연산부(46-2)가 qn비트 상위 데이터와 q비트 상위 데이터 버스 반전 신호(제1 데이터 그룹)를 이용하여 상위 CRC 연산을 수행하여 n비트 상위 내부 CRC 코드를 발생하고, CRC 연산부(46) 및 하위 CRC 연산부(46-4)가 qn비트 하위 데이터와 q비트 하위 데이터 버스 반전 신호(제2 데이터 그룹)를 이용하여 하위 CRC 연산을 수행하여 n비트 하위 내부 CRC 코드를 발생하는 것으로 설명하였으나, q비트 상위 데이터 버스 반전 신호를 제외한 qn비트 상위 데이터(제1 데이터 그룹)에 대한 상위 CRC 연산을 수행하여 상위 내부 CRC 코드를 발생하고, q비트 하위 데이터 버스 반전 신호를 제외한 qn비트 하위 데이터(제1 데이터 그룹)에 대한 하위 CRC 연산을 수행하여 하위 내부 CRC 코드를 발생할 수도 있다.도 7은 본 개시에 따른 실시예의 메모리 셀 어레이(34) 및 어레이 전압 발생기(36)를 나타내는 블럭도이다.
도 7을 참조하면, 메모리 셀 어레이(34)는 상위 메모리 셀 어레이(34-2) 및 하위 메모리 셀 어레이(34-4)를 포함할 수 있다. 어레이 전압 발생기(36)는 상위 어레이 전압 발생기(36-2) 및 하위 어레이 전압 발생기(36-4)를 포함할 수 있다.
상위 메모리 셀 어레이(34-2)는 짝수 워드라인들(WL_e1 ~ WL_ek)과 짝수 비트라인들(BLe1 ~ BLej) 사이에 배치된 복수개의 짝수 메모리 셀들(MCe), 및 짝수 페이지 드라이버(34-11)를 포함하고, 하위 메모리 셀 어레이(34-4)는 홀수 워드라인들(WL_o1 ~ WL_ok)과 홀수 비트라인들(BLo1 ~ BLoj) 사이에 배치된 복수개의 홀수 메모리 셀들(MCo), 및 홀수 페이지 드라이버(34-22)를 포함할 수 있다.
도 7에 나타낸 블록들 각각의 기능을 설명하면 다음과 같다.
상위 어레이 전압 발생기(36-2)는 상위 어레이 전압(Va1)을 발생할 수 있다. 상위 어레이 전압 발생기(36-2)는 제어신호(con)에 응답하여 디스에이블되어 상위 어레이 전압(Va1)을 발생하지 않을 수 있다. 하위 어레이 전압 발생기(36-4)는 하위 어레이 전압(Va2)을 발생할 수 있다. 도 2에 도시된 전압(Va)은 상위 어레이 전압(Va1) 및 하위 어레이 전압(Va2)을 포함할 수 있다.
짝수 페이지 드라이버(34-11)는 짝수 페이지 선택신호(pse)에 응답하여 인에이블되고, 워드 선택신호들(wl)에 응답하여 짝수 워드라인들(WL_e1 ~ WL_ek) 중 하나를 선택할 수 있다. 짝수 페이지 드라이버(34-11)는 제어신호(con)에 응답하여 짝수 페이지 선택신호(pse)와 무관하게 디스에이블될 수 있다.
상위 메모리 셀 어레이(34-2)는 라이트 명령(WR)에 응답하여 선택된 하나의 짝수 워드라인과 선택된 짝수 비트라인들 사이에 연결된 선택된 복수개의 메모리 셀들로 qn비트 상위 데이터(제1 데이터 그룹)를 라이트하는 라이트 동작을 수행하고, 리드 명령(RD)에 응답하여 선택된 복수개의 메모리 셀들로부터 qn비트 상위 데이터(제3 데이터 그룹)를 리드하는 리드 동작을 수행할 수 있다. 상위 메모리 셀 어레이(34-2)는 리프레쉬 명령(REF)에 응답하여 선택된 적어도 하나의 짝수 워드라인에 연결된 복수개의 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다. 상위 메모리 셀 어레이(34-2)는 제어신호(con)에 응답하여 라이트 동작, 리드 동작, 및 리프레쉬 동작을 수행하지 않을 수 있다.
홀수 페이지 드라이버(34-22)는 홀수 페이지 선택신호(pso)에 응답하여 인에이블되고, 워드 선택신호들(wl)에 대응하는 홀수 워드라인들(WL_o1 ~ WL_ok) 중 하나를 선택할 수 있다.
하위 메모리 셀 어레이(34-4)는 라이트 명령(WR)에 응답하여 선택된 하나의 홀수 워드라인과 선택된 홀수 비트라인들 사이에 연결된 선택된 복수개의 메모리 셀들로 qn비트 하위 데이터(제2 데이터 그룹)를 라이트하는 라이트 동작을 수행하고, 리드 명령(RD)에 응답하여 선택된 복수개의 메모리 셀들로부터 qn비트 하위 데이터(제4 데이터 그룹)를 리드하는 리드 동작을 수행할 수 있다. 하위 메모리 셀 어레이(34-4)는 리프레쉬 명령(REF)에 응답하여 선택된 적어도 하나의 홀수 워드라인에 연결된 복수개의 메모리 셀들에 대한 리프레쉬 동작을 수행할 수 있다.
짝수 페이지 선택신호(pse) 및 홀수 페이지 선택신호(pso)는 컬럼 어드레스의 최상위 비트 신호에 대응하는 신호일 수 있다. 컬럼 어드레스의 최상위 비트 신호에 응답하여 짝수 페이지 선택신호(pse) 및 홀수 페이지 선택신호(pso) 중 하나가 활성화될 수 있다. 이 경우, 상위 메모리 셀 어레이(34-2) 및 하위 메모리 셀 어레이(34-4) 중 하나는 qn비트 데이터를 라이트하거나 리드할 수 있다. 또한, 컬럼 어드레스의 최상위 비트 신호에 무관하게 짝수 페이지 선택신호(pse) 및 홀수 페이지 선택신호(pso)가 모두 활성화될 수 있다. 이 경우, 상위 데이터 메모리 셀 어레이(34-1) 및 하위 메모리 셀 어레이(34-2)는 2qn비트 데이터(제1 데이터 그룹 및 제2 데이터 그룹)를 라이트하거나, 2qn비트 데이터(제3 데이터 그룹 및 제4 데이터 그룹)를 리드할 수 있다. 상위 메모리 셀 어레이(34-2)는 짝수 페이지 선택신호(pse)와 무관하게 제어신호(con)에 응답하여 짝수 페이지 드라이버(34-11)가 디스에이블되어, qn비트 상위 데이터(제1 데이터 그룹 또는 제3 데이터 그룹)를 라이트하거나 리드하지 않을 뿐만 아니라 리프레쉬 동작도 수행하지 않을 수 있다.
x2n DRAM 장치(200)의 n비트 상위 데이터(UDQ)에 관련되는 상위 데이터 단자들(UDQP), 상위 데이터 스트로우브 신호 단자(UDQSP), 및 상위 데이터 반전 버스 신호 단자(UDBIBP)가 사용되지 않을 때(단자들을 통하여 데이터를 입출력하지 않을 때), 제어신호(con)에 응답하여 상위 어레이 전압 발생기(36-2)가 디스에이블되어 상위 메모리 셀 어레이(34-2)로 상위 어레이 전압(Va1)을 인가하지 않을 뿐만 아니라 짝수 페이지 드라이버(34-11)가 디스에이블되어, 상위 메모리 셀 어레이(34-2)가 라이트 동작, 리드 동작, 및 리프레쉬 동작을 수행하지 않을 수 있다.
도 7에서, 상위 메모리 셀 어레이(34-2) 및 하위 메모리 셀 어레이(34-4) 각각은 메모리 블록, 메모리 뱅크, 또는 메모리 랭크일 수 있다.
도 8은 본 개시에 따른 실시예의 UDQ 입력부(42-1)의 구성을 나타내는 도면으로, UDQ 입력부(42-1)는 제1 인버터(I1), 및 제1 및 제2 3상태 인버터들(TI1, TI2)을 포함할 수 있다. 제1 3상태 인버터(TI1)는 제1 및 제2 PMOS트랜지스터들(P1, P2), 및 제1 및 제2 NMOS트랜지스터들(N1, N2)을 포함하고, 제2 3상태 인버터(TI2)는 제3 및 제4 PMOS트랜지스터들(P3, P4) 및 제3 및 제4 NMOS트랜지스터들(N3, N4)을 포함할 수 있다.
도 8에 도시된 제1 및 제2 3상태 인버터들(TI1, TI2)은 제어신호(con)가 “하이”레벨인 경우에 제1 및 제3 PMOS트랜지스터들(P1, P3), 및 제2 및 제4 NMOS트랜지스터들(N2, N4)이 오프되어 디스에이블되고, “로우”레벨인 경우에 인에이블될 수 있다.
제1 3상태 인버터(TI1)는 “로우”레벨의 제어신호(con)가 인가되면 제1 PMOS트랜지스터(P1) 및 제2 NMOS트랜지스터(N2)가 온되어 인에이블되고, 제2 PMOS트랜지스터(P2) 및 제1 NMOS트랜지스터(N1)는 상위 데이터(UDQ)를 반전하여 출력할 수 있다.
제2 3상태 인버터(TI2)는 “로우”레벨의 제어신호(con)가 인가되면 제3 PMOS트랜지스터(P3) 및 제4 NMOS트랜지스터(N4)가 온되어 인에이블되고, 제4 PMOS트랜지스터(P4) 및 제3 NMOS트랜지스터(N3)는 제1 3상태 인버터(TI1)의 출력신호를 반전하여 출력할 수 있다.
도 9는 본 개시에 따른 실시예의 제어신호 발생부(50)의 구성을 나타내는 도면으로, 제어신호 발생부(50)는 초기화 신호 발생부(50-2), 및 UDQS 토글링 감지부(50-4)를 포함할 수 있다.
도 9에 나타내는 블록들 각각의 기능을 설명하면 다음과 같다.
초기화 신호 발생부(50-2)는 파워 업 시에 전원전압(VDD)이 소정 레벨에 도달하는 것을 감지하여 초기화 신호(INIT)를 발생할 수 있다. 다른 예로서, 초기화 신호(INIT)는 첫번째 라이트 명령(WR)을 감지함에 의해서 발생될 수도 있다.
UDQS 토글링 감지부(50-4)는 초기화 신호(INIT)에 응답하여 초기화될 수 있고, 상위 데이터 스트로우브 신호(UDQS)가 토글링하는 것을 감지하면 도 1에 도시된 모드 설정 레지스터(22)로부터 출력되는 CRC 인에이블 신호(CRCEN)에 기초하여 제어신호(con)를 발생하고, 상위 데이터 스트로우브 신호(UDQS)가 토글링하지 않으면, 제어신호(con)를 CRC 인에이블 신호(CRC)와 무관하게 상위 데이터에 관련되는 내부 기능 블록들을 디스에이블하기 위한 논리 레벨로 고정할 수 있다.
상술한 설명에서, UDQS 토글링 감지부(50-4)가 상위 데이터 스트로우브 신호(UDQS)가 토글링하는 것을 감지하는 것으로 설명하였으나, 반전 상위 데이터 스트로우브 신호(UDQSB)가 토글링하는 것을 감지할 수도 있다.
도 10은 본 개시에 따른 실시예의 UDQS 토글링 감지부(50-4)의 실시예의 구성을 나타내는 도면으로, UDQS 토글링 감지부(50-4)는 제1 내지 제4 CMOS 전송 게이트들(C1 ~ C4), 제1 내지 제4 래치들(L1 ~ L4), 및 제10 인버터(I10)를 포함할 수 있다. 제1 래치(L1)는 제2 및 제3 인버터들(I2, I3) 및 제5 NMOS트랜지스터(N5)를 포함하고, 제2 래치(L2)는 제4 및 제5 인버터들(I4, I5) 및 제5 PMOS트랜지스터(P5)를 포함할 수 있다. 제3 래치(L3)는 제6 및 제7 인버터들(I6, I7) 및 제6 NMOS트랜지스터(N6)를 포함하고, 제4 래치(L4)는 제8 및 제9 인버터들(I8, I9) 및 제6 PMOS트랜지스터(P6)를 포함할 수 있다.
도 10에 도시된 구성요소들 각각의 기능을 설명하면 다음과 같다.
제1 및 제3 CMOS 전송 게이트들(C1, C3)은 “로우”레벨의 상위 데이터 스트로우브 신호(UDQS) 및 “하이”레벨의 반전 상위 데이터 스트로우브 신호(UDQSB)에 응답하여 온되어 CRC 인에이블 신호(CRCEN) 및 제2 래치(L2)의 출력신호를 각각 전송할 수 있다.
제2 및 제4 CMOS 전송 게이트들(C2, C4)은 “하이”레벨의 상위 데이터 스트로우브 신호(UDQS) 및 “로우”레벨의 반전 상위 데이터 스트로우브 신호(UDQSB)에 응답하여 온되어 제1 래치(L1)의 출력신호 및 제3 래치(L3)의 출력신호를 각각 전송할 수 있다.
제5 및 제6 NMOS 트랜지스터들(N5, N6)은 “하이”레벨의 반전 초기화 신호(INITB)에 응답하여 노드(A) 및 노드(C) 각각을 “로우”레벨로 초기화할 수 있다.
제5 및 제6 PMOS 트랜지스터들(P5, P6)은 “로우”레벨의 초기화 신호(INIT)에 응답하여 노드(B) 및 노드(D) 각각을 “하이”레벨로 초기화할 수 한다.
제1 및 제4 래치들(L1 ~ L4)은 노드들(A, B, C, D) 각각의 신호를 래치하고 반전하여 출력할 수 있다. 제1 래치(L1)는 노드(A)의 신호를 제2 및 제3 인버터들(I2, I3)에 의해서 래치하고 반전하여 출력할 수 있다. 제2 래치(L2)는 노드(B)의 신호를 제4 및 제5 인버터들(I4, I5)에 의해서 래치하고 반전하여 출력할 수 있다. 제3 래치(L3)는 노드(C)의 신호를 제6 및 제7 인버터들(I6, I7)에 의해서 래치하고 반전하여 출력할 수 있다. 제4 래치(L4)는 노드(D)의 신호를 제7 및 제8 인버터들(I7, I8)에 의해서 래치하고 반전하여 출력할 수 있다.
인버터(I10)는 래치(L4)의 출력신호를 반전하여 제어신호(con)를 발생할 수 있다.
도 11a 내지 11c는 본 개시에 따른 실시예의 UDQS 토글링 감지부(50-4)의 동작을 설명하기 위한 동작 타이밍도들이다. 도 11a는 상위 데이터 스트로우브 신호 단자(UDQSP)가 전원전압에 연결된 경우(상위 데이터 스트로우브 신호(UDQS)가 “하이”레벨에 고정된 경우), 도 11b는 상위 데이터 스트로우브 신호 단자(UDQSP)가 접지전압에 연결된 경우(상위 데이터 스트로우브 신호(UDQS)가 “로우”레벨에 고정된 경우), 도 11c는 상위 데이터 스트로우브 신호 단자(UDQSP)를 통하여 상위 데이터 스트로우브 신호(UDQS)가 인가되는 경우(상위 데이터 스트로우브 신호(UDQS)가 토글링하는 경우)의 제어신호 발생부(50)의 동작을 설명하기 위한 동작 타이밍도들이다.
도 10, 및 11a 내지 11a를 참조하면, “하이”레벨의 반전 초기화 신호(INITB) 및 “로우”레벨의 초기화 신호(INIT)가 발생되면, 제1 및 제3 래치들(L1, L3)의 제5 및 제6 NMOS트랜지스터들(N5, N6)이 온되어 노드들(A, C)이 “로우”레벨로 초기화되고, 제2 및 제4 래치들(L2, L4)의 제5 및 제6 PMOS트랜지스터들(P5, P6)이 온되어 노드들(B, D)이 “하이”레벨로 초기화될 수 있다.
도 10, 11a 및 11c를 참조하면, 상위 데이터 스트로우브 신호(UDQS)가 “하이”레벨이면, 제1 및 제3 CMOS 전송 게이트들(C1, C3)이 오프되어 CRC 인에이블 신호(CRCEN)가 전송될 수 없고, 노드(D)의 “하이”레벨의 신호가 제어신호(con)로 발생될 수 있다.
도 10, 11b를 참조하면, 상위 데이터 스트로우브 신호(UDQS)가 “로우”레벨이면, 제2 및 제4 CMOS 전송 게이트들(C2, C4)가 오프되어 CRC 인에이블 신호(CRCEN)가 전송될 수 없고, 노드(D)의 “하이”레벨의 신호가 제어신호(con)로 발생될 수 있다.
도 10, 11a 및 11b를 참조하면, 상위 데이터 스트로우브 신호(UDQS)가 토글링하지 않으면, CRC 인에이블 신호(CRCEN)의 논리 레벨에 무관하게 “하이”레벨의 제어신호(con)가 발생될 수 있다.
도 11c에서, 실선으로 표시한 라인들은 CRC 인에이블 신호(CRCEN)가 “하이”레벨(CRC 기능이 인에이블되었음을 나타내는 레벨)인 경우의 동작 타이밍도를, 점선으로 표시한 라인들은 CRC 인에이블 신호(CRCEN)가 “로우”레벨(CRC 기능이 디스에이블되었음을 나타내는 레벨)인 경우의 동작 타이밍도를 각각 나타내는 것이다.
도 10 및 도 11c의 실선으로 표시한 동작 타이밍도를 참조하면, 상위 데이터 스트로우브 신호(UDQS)가 “로우”레벨로 천이하면, 제1 CMOS 전송 게이트(C1)가 온되어 “하이”레벨의 CRC 인에이블 신호(CRCEN)가 노드(A)로 전송될 수 있다. 제1 래치(L1)는 CRC 인에이블 신호(CRCEN)를 래치하고 반전하여 “로우”레벨의 출력신호를 발생할 수 있다. 상위 데이터 스트로우브 신호(UDQS)가 “하이”레벨로 천이하면, 제2 CMOS 전송 게이트(C2)가 온되어 제1 래치(L1)의 “로우”레벨의 출력신호를 전송할 수 있다. 제2 래치(L2)는 제1 래치(L1)의 “로우”레벨의 출력신호를 래치하고 반전하여 “하이”레벨의 출력신호를 발생할 수 있다. 상위 데이터 스트로우브 신호(UDQS)가 “로우”레벨로 천이하면, 제3 CMOS 전송 게이트(C3)가 온되어 제2 래치(L2)의 “하이”레벨의 출력신호를 전송할 수 있다. 제3 래치(L3)는 제2 래치(L2)의 “하이”레벨의 출력신호를 래치하고 반전하여 “로우”레벨의 출력신호를 발생할 수 있다. 상위 데이터 스트로우브 신호(UDQS)가 “하이”레벨로 천이하면, 제4 CMOS 전송 게이트(C4)가 온되어 제3 래치(L3)의 “로우”레벨의 출력신호를 전송할 수 있다. 제4 래치(L4)는 제3 래치(L3)의 “로우”레벨의 출력신호를 래치하고 반전하여 “하이”레벨의 출력신호를 발생할 수 있다. 인버터(I9)는 제4 래치(L4)의 “하이”레벨의 출력신호를 반전하여 “로우”레벨의 제어신호(con)를 발생할 수 있다.
결과적으로, CRC 인에이블 신호(CRCEN)가 “하이”레벨인 경우에 상위 데이터 스트로우브 신호(UDQS)가 토글링하면, “로우”레벨의 제어신호(con)가 발생될 수 있다.
도 10 및 도 11c의 점선으로 표시한 동작 타이밍도를 참조하면, “로우”레벨의 CRC 인에이블 신호(CRCEN)가 전송되어 “하이”레벨의 제어신호(con)가 발생될 수 있다.
상술한 도 1, 2, 3, 10, 11a 내지 11c를 참조하면, DRAM 장치(M5)의 상위 데이터 스트로우브 신호 단자를 시스템 보드(15)의 전원전압 라인(단자) 또는 접지전압 라인(단자)에 고정하여 상위 데이터 스트로우브 신호(UDQS)를 “하이”레벨 또는 “로우”레벨로 고정할 수 있다. 메모리 제어부(11)는 DRAM 장치들(M1 ~ M5) 각각으로 모드 설정 명령(MRS)과 함께 모드 설정 코드(OPC)를 인가하여 CRC 인에이블 신호(CRCEN)를 “하이”레벨로 설정할 수 있다. 메모리 제어부(11)와 DRAM 장치들(M1 ~ M5) 사이에 명령 및 어드레스(CA)를 인가하는 라인들을 공유하므로, DRAM 장치들(M1 ~ M5) 각각을 위한 개별적인 CRC 인에이블 신호(CRCEN)를 설정할 수는 없다. DRAM 장치들(M1 ~ M4) 각각은 도 11c에 도시된 바와 같이 상위 데이터 스트로우브 신호(UDQS)가 토글링하면, “로우”레벨의 제어신호(con)를 발생할 수 있다. DRAM 장치들(M1 ~ M4) 각각은 “로우”레벨의 제어신호(con)에 응답하여 상위 데이터에 관련되는 내부 기능 블록들을 인에이블할 수 있다. 반면에, DRAM 장치(M5)는 도 11a 및 11b에 도시된 바와 같이 상위 데이터 스트로우브 신호(UDQS)가 “하이”레벨 또는 “로우”레벨에 고정되어 있으므로, “하이”레벨의 제어신호(con)를 발생할 수 있다. DRAM 장치(M5)는 “하이”레벨의 제어신호(con)에 응답하여 CRC 인에이블 신호(CRCEN)와 무관하게 상위 데이터에 관련되는 내부 기능 블록들을 디스에이블할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 기술적 사상에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100: 메모리 시스템 10: 중앙 처리 장치
11: 메모리 제어부 M1 ~ M5: DRAM 장치
20: 명령 디코더 및 어드레스 발생기 22: 모드 설정 레지스터
24: 리프레쉬 카운터 26: 로우 어드레스 발생기
28: 컬럼 어드레스 발생기 30: 로우 디코더
32: 컬럼 디코더 34: 메모리 셀 어레이
34-2: 상위 메모리 셀 어레이 34-4: 하위 메모리 셀 어레이
36: 어레이 전압 발생부 38-1: UDQ 라이트부
38-2: LDQ 라이트부 40-1: UDQ 리드부
40-2: LDQ 리드부 42-1: UDQ 입력부
42-2: LDQ 입력부 44-1: UDQ 출력부
44-2: LDQ 출력부 46: CRC 연산부
48: 에러 신호 발생부 50: 제어신호 발생부
46-2: 상위 CRC 연산부 46-4: 하위 CRC 연산부
46-6: 상위 CRC 비교부 46-8: 하위 CRC 비교부
50-2: 초기화 신호 발생부 50-4: UDQS 토글링 감지부

Claims (10)

  1. n비트 제1 데이터, 및 제1 데이터 스트로우브 신호를 입력하는 제1 단자들;
    n비트 제2 데이터, 및 제2 데이터 스트로우브 신호를 입력하는 제2 단자들;로우 어드레스 또는 컬럼 어드레스를 입력하는 제3 단자들;
    상기 제1 단자들이 사용되지 않을 때, 제어신호를 발생하는 제어신호 발생부;
    상기 제1 데이터 스트로우브 신호와 함께 q 횟수 만큼 순차적으로 입력되는 qn비트 제1 데이터를 포함하는 제1 데이터 그룹에 대한 제1 사이클릭 리던던시 코드(Cyclic Redundancy Code: CRC) 연산을 수행하여 제1 CRC 연산 결과를 발생하고, 상기 제2 데이터 스트로우브 신호와 함께 상기 q 횟수 만큼 순차적으로 입력되는 qn비트 제2 데이터를 포함하는 제2 데이터 그룹에 대한 제2 CRC 연산을 수행하여 제2 CRC 연산 결과를 발생하고, 상기 제1 CRC 연산 결과와 상기 제2 CRC 연산 결과에 기초하여 에러 신호를 발생하되, 상기 제어신호에 응답하여 상기 제1 CRC 연산 결과와 무관하게 상기 제2 CRC 연산 결과에 기초하여 상기 에러 신호를 발생하는 CRC 부;
    상기 로우 어드레스를 디코딩하여 복수개의 워드 선택신호들을 발생하는 로우 디코더;
    상기 컬럼 어드레스를 디코딩하여 복수개의 컬럼 선택신호들을 발생하는 컬럼 디코더; 및
    상기 복수개의 워드 선택신호들 및 상기 복수개의 컬럼 선택신호들에 의해서 선택된 메모리 셀들에 상기 제1 데이터 그룹 및 제2 데이터 그룹을 저장하거나, 상기 제어신호에 응답하여 상기 제2 데이터 그룹을 저장하는 메모리 셀 어레이를 구비하는 다이나믹 랜덤 억세스 메모리(DRAM) 장치.
  2. 제1 항에 있어서, 상기 DRAM 장치는
    상기 제1 단자들을 통하여 입력되는 상기 제1 데이터 그룹을 상기 메모리 셀 어레이로 전송하는 제1 데이터 라이트 경로부;
    상기 제2 단자들을 통하여 입력되는 상기 제2 데이터 그룹을 상기 메모리 셀 어레이로 전송하는 제2 데이터 라이트 경로부;
    상기 메모리 셀 어레이로부터 출력되는 qn비트 제3 데이터를 포함하는 제3 데이터 그룹을 상기 제1 단자들로 전송하는 제1 데이터 리드 경로부; 및
    상기 메모리 셀 어레이로부터 출력되는 qn비트 제4 데이터를 포함하는 제4 데이터 그룹을 상기 제2 단자들로 전송하는 제2 데이터 리드 경로부를 포함하고,
    상기 제어신호에 응답하여 상기 제1 데이터 라이트 경로부 또는 제1 데이터 리드 경로부의 동작이 디스에이블되는 DRAM 장치.
  3. 제1 항에 있어서, 상기 메모리 셀 어레이는
    복수개의 제1 워드라인들과 복수개의 제1비트라인들 각각의 사이에 연결된 복수개의 제1 메모리 셀들을 포함하고, 상기 제1 데이터 그룹을 저장하는 제1 메모리 셀 어레이;
    제1 페이지 선택신호에 응답하여 인에이블되고 상기 복수개의 워드라인 선택신호들에 응답하여 상기 복수개의 제1 워드라인들을 구동하는 제1 드라이버;
    복수개의 제2 워드라인들과 복수개의 제2비트라인들 각각의 사이에 연결된 복수개의 제2 메모리 셀들을 포함하고, 상기 제2 데이터 그룹을 저장하는 제2 메모리 셀 어레이; 및
    제2 페이지 선택신호에 응답하여 인에이블되고 상기 복수개의 워드라인 선택신호들에 응답하여 상기 복수개의 제2 워드라인들을 구동하는 제2 드라이버를 포함하고,
    상기 제어신호에 응답하여 상기 제1 드라이버의 동작이 디스에이블되는 DRAM 장치.
  4. 제3 항에 있어서, 상기 메모리 셀 어레이는
    상기 제1 어레이 전압을 상기 제1 메모리 셀 어레이로 공급하는 제1 어레이 전압 발생기; 및
    상기 제2 어레이 전압을 상기 제2 메모리 셀 어레이로 공급하는 제2 어레이 전압 발생기를 포함하고,
    상기 제1 어레이 전압 발생기는 상기 제어신호에 응답하여 디스에이블되어 상기 제1 어레이 전압을 발생하지 않는 DRAM 장치.
  5. 제1 항에 있어서, 상기 CRC 부는
    상기 제1 데이터 그룹에 대한 상기 제1 CRC 연산을 수행하여 상기 제1 내부 CRC 코드를 발생하는 제1 CRC 연산부; 및
    상기 제1 내부 CRC 코드와 제1 CRC 코드를 비교하여 상기 제1 CRC 연산 결과를 발생하는 제1 CRC 비교부;
    상기 제2 데이터 그룹에 대한 상기 제2 CRC 연산을 수행하여 상기 제2 내부 CRC 코드를 발생하는 제2 CRC 연산부; 및
    상기 제2 내부 CRC 코드와 제2 CRC 코드를 비교하여 상기 제2 CRC 연산 결과를 발생하는 제2 CRC 비교부를 포함하고,
    상기 제1 CRC 코드는 상기 제1 단자들 중 상기 n비트 제1 데이터가 인가되는 제1 단자들을 통하여 인가되고, 상기 제2 CRC 코드는 상기 제2 단자들 중 상기 n비트 제2 데이터가 인가되는 제2 단자들을 통하여 인가되고,
    상기 제1 CRC 연산부 및 상기 제1 CRC 비교부는 상기 제어신호에 응답하여 디스에이블되는 DRAM 장치.
  6. 제5 항에 있어서, 상기 DRAM 장치는
    제1 데이터 버스 반전 신호를 입력하는 제3 단자; 및
    제2 데이터 버스 반전 신호를 입력하는 제4 단자를 추가적으로 포함하고,
    상기 제1 데이터 그룹은 상기 q 횟수 만큼 순차적으로 입력되는 q비트 제1 데이터 버스 반전 신호를 추가적으로 포함하고, 상기 제2 데이터 그룹은 상기 q 횟수 만큼 순차적으로 입력되는 q비트 제2 데이터 버스 반전 신호를 추가적으로 포함하고,
    상기 제1 단자들 및 상기 제3 단자가 사용되지 않을 때 특정 전압에 연결되거나, 연결되지 않는 DRAM 장치.
  7. 제1 항에 있어서, 상기 DRAM 장치는
    모드 설정 동작 시에 외부로부터 인가되는 모드 설정 코드에 응답하여 버스트 길이인 상기 q, 및 CRC 인에이블 신호를 설정하는 모드 설정 레지스터를 포함하는 DRAM 장치.
  8. 제7 항에 있어서, 상기 제어신호 발생부는
    상기 CRC 인에이블 신호 및 상기 제1 데이터 스트로우브 신호에 응답하여 상기 제어신호를 발생하는 DRAM 장치.
  9. 제8 항에 있어서, 상기 제어신호 발생부는
    초기화 신호에 응답하여 초기화되고, 상기 제1 데이터 스트로우브 신호가 토글링하지 않으면, 상기 CRC 부의 상기 제1 CRC 연산을 디스에이블하기 위한 상기 제어신호를 발생하고, 상기 제1 데이터 스트로우브 신호가 토글링하는 것을 감지하면, 상기 CRC 인에이블 신호에 기초하여 상기 제어신호를 발생하는 데이터 스트로우브 신호 토글링 감지부를 포함하는 DRAM 장치.
  10. 제9 항에 있어서, 상기 데이터 스트로우브 신호 토글링 감지부는
    제1 논리 레벨의 상기 제1 데이터 스트로우브 신호에 응답하여 온되어 상기 CRC 인에이블 신호를 제1 신호로 전송하는 제1 CMOS 전송 게이트;
    상기 초기화 신호에 응답하여 제1 논리 레벨로 초기화되고, 상기 제1 신호를 래치하고 반전하여 반전된 제1 신호를 발생하는 제1 제1 래치;
    제2 논리 레벨의 상기 제1 데이터 스트로우브 신호에 응답하여 온되어 상기 반전된 제1 신호를 제2 신호로 전송하는 제2 CMOS 전송 게이트;
    상기 초기화 신호에 응답하여 상기 제2 논리 레벨로 초기화되고, 상기 제2 신호를 래치하고 반전하여 반전된 제2 신호를 발생하는 제2 래치;
    상기 제1 논리 레벨의 상기 제1 데이터 스트로우브 신호에 응답하여 온되어 상기 반전된 제2 신호를 전송하는 제3 CMOS 전송 게이트;
    상기 초기화 신호에 응답하여 상기 제1 논리 레벨로 초기화되고, 상기 반전된 제2 신호를 래치하고 반전하여 반전된 제3 신호를 발생하는 제3 래치;
    상기 제2 논리 레벨의 상기 제1 데이터 스트로우브 신호에 응답하여 온되어 상기 반전된 제3 신호를 제4 신호로 전송하는 제4 CMOS 전송 게이트; 및
    상기 초기화 신호에 응답하여 제2 논리 레벨로 초기화되고, 상기 제4 신호를 래치하여 반전하여 반전된 제4 신호를 발생하는 제4 래치를 포함하는 DRAM 장치.
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