CN113078066A - 一种分离栅功率mosfet器件的制造方法 - Google Patents

一种分离栅功率mosfet器件的制造方法 Download PDF

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Abstract

本发明提供一种分离栅功率MOSFET器件的制造方法，制备过程包括：控制栅与分离栅之间的介质层形成后，淀积或热生长一层牺牲氧化层，淀积氮化硅填充整个槽结构，其中氮化硅与MESA区硅层通过上述牺牲氧隔离开；刻蚀氮化硅后使槽内保留的氮化硅作为接下来氧化层刻蚀的屏蔽层；刻蚀氧化层至其界面高于阶梯状分离栅的上界面，随后刻蚀掉剩余的氮化硅；淀积多晶硅并回刻后形成控制栅电极。本发明制备的器件结构，控制栅下半部分较窄，可使栅源电容Cgs极大降低，同时控制栅上半部分增大了栅极电流流动的横截面积，保证栅源电容Cgs以及栅电荷Qg不退化的前提下，降低栅电阻，实现高开关速度与低开关损耗的目标。

Description

一种分离栅功率MOSFET器件的制造方法
技术领域
本发明属于半导体技术领域，更具体地，涉及一种分离栅功率MOSFET器件的制造方法。
背景技术
随着电子信息产业新领域的不断发展，功率半导体器件也迎来新一轮发展高峰，同时对功率MOSFET的性能提出更高的要求，更低的开关损耗和更高的工作效率成为功率器件的发展趋势。具有高频率和低功耗的功率VDMOS的优势逐渐体现出来，尤其在电源管理等领域得以广泛应用。而基于Trench MOSFET器件发展而来的分离栅功率MOSFET器件结构，利用分离栅电极屏蔽控制栅电极与外延层之间的电容耦合作用来减小栅漏寄生电容Cgd。同时，分离栅电极作为体内场板，对漂移区载流子辅助耗尽，可以显著提升器件漂移区掺杂浓度并降低比导通电阻。然而，分离栅功率MOSFET器件引入与分离栅电极相关的寄生电容：漏极与分离栅电极之间的电容Cds和栅极与分离栅电极之间的电容Cgs，增加的寄生电容在一定程度上抵消了分离栅MOSFET器件降低栅漏电容Cgd的优势。较高的输入输出电容会对***的工作效率产生不利影响，现如今为了满足更高工作频率的要求，减小漏极和栅极到分离栅电极的电容也变得越来越重要。
因此，针对以上问题，有必要降低传统分离栅MOSFET器件中与分离栅电极相关的寄生电容，本发明所述的分离栅功率MOSFET器件的制造方法就是在这种背景下提出的。
发明内容
本发明提供的一种分离栅功率MOSFET器件的制造方法，其中控制栅电极的制备过程包括，控制栅与分离栅之间的介质层形成后，淀积或热生长一层牺牲氧化层，淀积氮化硅填充整个槽结构，上述牺牲氧化层作为氮化硅与MESA区的硅层之间的隔离层；刻蚀氮化硅使得槽内保留的氮化硅作为接下来氧化层刻蚀的屏蔽层；刻蚀一定厚度的氧化层，随后刻蚀掉剩余的氮化硅，淀积多晶硅并回刻后形成控制栅电极。此制造方法相较于传统分离栅功率MOSFET器件的制备，易于实施且并不需要增加掩模光刻过程，在保证不增加制造成本的同时得到的器件结构明显降低了传统分离栅MOSFET器件中控制栅与分离栅电极之间的寄生电容Cgs以及栅电荷Qg。相比于乔明、王正康、张波等人的中国发明专利201910191166.9以及美国发明专利US16/536333中提出的具有分离栅增强结构的功率MOSFET器件，本结构控制栅电极的下半部分较窄，可使器件栅源电容Cgs极大降低，有利于器件开关速度的提高和开关损耗的降低，同时控制栅电极的上半部分还可以在一定程度上增大栅极电流流动的横截面积，从而保证在栅源电容Cgs以及栅电荷Qg不退化的前提下，降低栅极电阻值，实现高开关速度与低开关损耗的目标。采用阶梯状的分离栅电极结构，还可以使器件漂移区的电场分布更均匀，实现击穿电压BV和比导通电阻Ron的改善。
为实现上述发明目的，本发明的技术方案如下：
一种分离栅功率MOSFET器件的制造方法，包括如下步骤：
1)在外延层上形成一系列的槽结构，在槽结构的内壁形成第一介质层；
2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；
3)刻蚀步骤2)所淀积的多晶硅，在有源区的控制栅槽内形成阶梯状分离栅电极的下半部分；
4)湿法刻蚀第一介质层，随后在槽结构内淀积多晶硅，使多晶硅填满整个槽；
5)刻蚀步骤4)所淀积的多晶硅，在有源区的控制栅槽内形成阶梯状分离栅电极的上半部分；
6)在有源区的槽内、阶梯状分离栅的上部淀积并回刻形成第二介质层；
7)热生长或淀积氧化层，随后在槽结构内淀积氮化硅填满有源区的整个槽；
8)湿法刻蚀步骤7)中所淀积的氮化硅，使其上界面低于平台区MESA区硅层的上表面，槽内保留的氮化硅作为接下来氧化层刻蚀的屏蔽层；
9)先湿法刻蚀氧化层，再干法刻蚀氧化层，使其刻蚀后的界面高于阶梯状分离栅的上界面；随后湿法刻蚀掉槽内剩余的氮化硅；
10)在有源区中控制栅槽的上半部分，热生长形成覆盖侧壁的栅介质；随后在有源区中淀积多晶硅填满整个槽；
11)刻蚀步骤9)所淀积的多晶硅，在有源区的控制栅槽内的上半部分形成控制栅电极；
12)在外延层上表面形成第二导电类型阱区，在第二导电类型阱区中形成第一导电类型源区；
13)淀积介质层，并在源区与分离栅引出区刻蚀源极接触孔，注入金属并引出电位。
作为优选方式，所述制造方法中的步骤1)中形成的第一介质层采用k小于3.9的低k材料。
作为优选方式，所述制造方法中的步骤6)中形成的第二介质层采用k小于3.9的低k材料。
作为优选方式，所述制造方法中的步骤7)通过控制热生长或淀积的氧化层厚度，最终得到满足要求的控制栅电极垂直部分的宽度。
作为优选方式，所述制造方法中的步骤9)中湿法刻蚀氧化层后，控制氧化层界面低于槽内保留的氮化硅的上界面，且高于氮化硅的下界面，之后再选择干法刻蚀氧化层。
作为优选方式，所述制造方法中的步骤9)采取如下实现方式：
9)干法刻蚀氧化层，控制使其刻蚀后的界面与阶梯状分离栅的上界面保持距离；随后湿法刻蚀掉槽内剩余的氮化硅。
作为优选方式，所述制造方法中的步骤7)至步骤9)采用多晶硅代替氮化硅：
7)热生长或淀积氧化层，随后在槽结构内淀积多晶硅填满有源区的整个槽；
8)刻蚀步骤7)中所淀积的多晶硅，使其上界面低于平台区MESA区硅层的上表面，槽内保留的多晶硅作为接下来氧化层刻蚀的屏蔽层；
9)先湿法刻蚀氧化层，再选择干法刻蚀氧化层，使其刻蚀后的界面高于阶梯状分离栅的上界面；随后刻蚀掉槽内剩余的多晶硅。
本发明的有益效果为：在控制栅电极的制备过程中，步骤7)至步骤9)中以氮化硅或多晶硅作为刻蚀屏蔽层，刻蚀氧化层后淀积多晶硅并回刻，形成的控制栅电极下半部分较窄，与阶梯状分离栅电极的交叠面积更小，可使栅源电容Cgs极大降低。同时控制栅电极的上半部分明显更宽，这在一定程度上增加了栅极电流流动的横截面积，有效降低栅电阻。本发明所述制造方法，易于实施且并不需要增加额外的掩模光刻过程，同时得到的器件结构既具有低栅电荷特性，又具有低栅电阻特性，实现了高开关速度与低开关损耗的目标。
附图说明
图1为传统的分离栅功率MOSFET器件结构示意图。
图2为本发明采用实施例1所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
图3为本发明实施例1所提出的一种分离栅功率MOSFET器件的制造方法流程图，顺序为从左至右，从上至下。
图4为本发明实施例2所提出的制造方法的部分步骤图，用来替代图3中的(j)-(k)过程；与本发明实施例1所述制造方法的区别为：步骤9)的实现方式选择直接干法刻蚀氧化层。
图5为本发明采用实施例3所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
图6为本发明采用实施例4所提出的制造方法，得到的一种分离栅功率MOSFET器件结构示意图。
10为第一导电类型衬底，11为第一导电类型外延层，12为槽结构，131为第一介质层，132为第二介质层，133为栅介质层，134为第三介质层，14为牺牲氧化层，15为屏蔽层(氮化硅或多晶硅)，16为分离栅电极，17为控制栅电极，18为第二导电类型阱区，19为第二导电类型重掺杂区，20为第一导电类型重掺杂源区，21为金属。
具体实施方式
以下通过特定的具体实例说明本发明的实施方式，本领域技术人员可由本说明书所揭露的内容轻易地了解本发明的其他优点与功效。本发明还可以通过另外不同的具体实施方式加以实施或应用，本说明书中的各项细节也可以基于不同观点与应用，在没有背离本发明的精神下进行各种修饰或改变。
实施例1
如图3所示，一种分离栅功率MOSFET器件的制造方法包括如下步骤：
1)在外延层上形成一系列的槽结构，在槽结构的内壁形成第一介质层；
2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；
3)刻蚀步骤2)所淀积的多晶硅，在有源区的控制栅槽内形成阶梯状分离栅电极的下半部分；
4)湿法刻蚀第一介质层，随后在槽结构内淀积多晶硅，使多晶硅填满整个槽；
5)刻蚀步骤4)所淀积的多晶硅，在有源区的控制栅槽内形成阶梯状分离栅电极的上半部分；
6)在有源区的槽内、阶梯状分离栅的上部淀积并回刻形成第二介质层；
7)热生长或淀积氧化层，随后在槽结构内淀积氮化硅填满有源区的整个槽；
8)湿法刻蚀步骤7)中所淀积的氮化硅，使其上界面低于平台区MESA区硅层的上表面，槽内保留的氮化硅作为接下来氧化层刻蚀的屏蔽层；
9)先湿法刻蚀氧化层，再干法刻蚀氧化层，使其刻蚀后的界面高于阶梯状分离栅的上界面；随后湿法刻蚀掉槽内剩余的氮化硅；
10)在有源区中控制栅槽的上半部分，热生长形成覆盖侧壁的栅介质；随后在有源区中淀积多晶硅填满整个槽；
11)刻蚀步骤9)所淀积的多晶硅，在有源区的控制栅槽内的上半部分形成控制栅电极；
12)在外延层上表面形成第二导电类型阱区，在第二导电类型阱区中形成第一导电类型源区；
13)淀积介质层，并在源区与分离栅引出区刻蚀源极接触孔，注入金属并引出电位。
优选的，所述制造方法中的步骤7)可以通过控制热生长或淀积的氧化层厚度，最终得到满足要求的控制栅电极垂直部分的宽度。
优选的，所述制造方法中的步骤9)湿法刻蚀氧化层后，控制氧化层界面应该低于槽内保留的氮化硅的上界面，且高于氮化硅的下界面，之后再选择干法刻蚀一定厚度的氧化层。
优选的，所述制造方法中的步骤7)至步骤9)采用多晶硅代替氮化硅：
7)热生长或淀积氧化层，随后在槽结构内淀积多晶硅填满有源区的整个槽；
8)刻蚀步骤7)中所淀积的多晶硅，使其上界面低于平台区MESA区硅层的上表面，槽内保留的多晶硅作为接下来氧化层刻蚀的屏蔽层；
9)先湿法刻蚀氧化层，再选择干法刻蚀氧化层，使其刻蚀后的界面高于阶梯状分离栅的上界面；随后刻蚀掉槽内剩余的多晶硅。
实施例2
如图4所示，本实施例提供一种分离栅功率MOSFET器件的制造方法的部分步骤，用来代替图3中的(j)-(k)过程，本实施例与实施例1所述制造方法的区别为，步骤9)可采取如下实现方式：
9)干法刻蚀氧化层，控制使其刻蚀后的界面与阶梯状分离栅的上界面保持一定距离；随后湿法刻蚀掉槽内剩余的氮化硅；
实施例3
如图5所示，本实施例与实施例1所述制造方法的不同之处在于：步骤1)形成的包围分离栅电极的第一介质层采用k小于3.9的低k材料代替二氧化硅，可以进一步降低源漏电容。
实施例4
如图6所示，本实施例与实施例1所述制造方法的不同之处在于：步骤6)形成的第二介质层采用k小于3.9的低k材料代替二氧化硅，可以进一步降低栅源电容。
以上结合附图对本发明的实施例进行了详细阐述，但是本发明并不局限于上述的具体实施方式，上述具体实施方式仅仅是示意性的，而不是限制性的，本领域的普通技术人员在本发明的启示下，不脱离本发明宗旨和权利要求所保护范围的情况下还可以做出很多变形，这些均属于本发明的保护。

Claims (7)

1.一种分离栅功率MOSFET器件的制造方法，其特征在于包括如下步骤：
1)在外延层上形成一系列的槽结构，在槽结构的内壁形成第一介质层；
2)在槽结构内淀积多晶硅，使多晶硅填满整个槽；
3)刻蚀步骤2)所淀积的多晶硅，在有源区的控制栅槽内形成阶梯状分离栅电极的下半部分；
4)湿法刻蚀第一介质层，随后在槽结构内淀积多晶硅，使多晶硅填满整个槽；
5)刻蚀步骤4)所淀积的多晶硅，在有源区的控制栅槽内形成阶梯状分离栅电极的上半部分；
6)在有源区的槽内、阶梯状分离栅的上部淀积并回刻形成第二介质层；
7)热生长或淀积氧化层，随后在槽结构内淀积氮化硅填满有源区的整个槽；
8)湿法刻蚀步骤7)中所淀积的氮化硅，使其上界面低于平台区MESA区硅层的上表面，槽内保留的氮化硅作为接下来氧化层刻蚀的屏蔽层；
9)先湿法刻蚀氧化层，再干法刻蚀氧化层，使其刻蚀后的界面高于阶梯状分离栅的上界面；随后湿法刻蚀掉槽内剩余的氮化硅；
10)在有源区中控制栅槽的上半部分，热生长形成覆盖侧壁的栅介质；随后在有源区中淀积多晶硅填满整个槽；
11)刻蚀步骤9)所淀积的多晶硅，在有源区的控制栅槽内的上半部分形成控制栅电极；
12)在外延层上表面形成第二导电类型阱区，在第二导电类型阱区中形成第一导电类型源区；
13)淀积介质层，并在源区与分离栅引出区刻蚀源极接触孔，注入金属并引出电位。
2.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤1)中形成的第一介质层采用k小于3.9的低k材料。
3.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤6)中形成的第二介质层采用k小于3.9的低k材料。
4.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤7)中通过控制热生长或淀积的氧化层厚度，最终得到满足要求的控制栅电极垂直部分的宽度。
5.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于：步骤9)中湿法刻蚀氧化层后，控制氧化层界面低于槽内保留的氮化硅的上界面，且高于氮化硅的下界面，之后再选择干法刻蚀氧化层。
6.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于步骤9)采取如下实现方式：
9)干法刻蚀氧化层，控制使其刻蚀后的界面与阶梯状分离栅的上界面保持距离；随后湿法刻蚀掉槽内剩余的氮化硅。
7.根据权利要求1所述的一种分离栅功率MOSFET器件的制造方法，其特征在于步骤7)至步骤9)中采用多晶硅代替氮化硅：
7)热生长或淀积氧化层，随后在槽结构内淀积多晶硅填满有源区的整个槽；
8)刻蚀步骤7)中所淀积的多晶硅，使其上界面低于平台区MESA区硅层的上表面，槽内保留的多晶硅作为接下来氧化层刻蚀的屏蔽层；
9)先湿法刻蚀氧化层，再选择干法刻蚀氧化层，使其刻蚀后的界面高于阶梯状分离栅的上界面；随后刻蚀掉槽内剩余的多晶硅。
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