JP2017045827A - 半導体装置 - Google Patents
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Abstract
Description
半導体装置や、その半導体装置と接続された回路部品の破壊を抑制するために、サージ電圧が生じた際のドレイン電圧の振幅は小さいことが望ましい。
前記第1半導体領域は、第1領域と、第1領域の周りに設けられた第2領域と、を有する。
前記第2半導体領域は、前記第1領域の上に設けられている。
前記第3半導体領域は、前記第2半導体領域の上に選択的に設けられている。
前記導電層は、第1部分と、第2部分と、第3部分と、を有する。
前記第1部分は、前記第1領域の上に設けられている。前記第1部分は、第1絶縁部を介して前記第1半導体領域に囲まれている。
前記第2部分は、前記第1領域から前記第2半導体領域に向かう第1方向に対して垂直な第2方向に延びている。前記第2部分は、前記第1半導体領域の上に設けられている。前記第2部分は、前記第2領域の上に位置している。
前記第3部分は、前記第1部分と前記第2部分との間に接続されている。前記第3部分は、前記第1方向および前記第2方向と交差する第3方向に延びている。
前記ゲート電極は、前記第1部分の上に、前記第1部分と離間して設けられている。前記ゲート電極は、前記第3方向において第2絶縁部を介して前記第2半導体領域と対面している。
前記第1電極は、前記導電層の上に設けられている。前記第1電極は、前記第3半導体領域および前記導電層と電気的に接続されている。前記第1電極と前記第3部分との間には、前記第2部分が接続されている。
なお、図面は模式的または概念的なものであり、各部分の厚みと幅との関係、部分間の大きさの比率などは、必ずしも現実のものと同一とは限らない。また、同じ部分を表す場合であっても、図面により互いの寸法や比率が異なって表される場合もある。
また、本願明細書と各図において、既に説明したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
実施形態の説明には、XYZ直交座標系を用いる。第1領域R1からp形ベース領域2に向かう方向をZ方向(第1方向)とし、Z方向に対して垂直であって相互に直交する2方向をX方向(第2方向)及びY方向(第3方向)とする。
以下の説明において、n+およびn−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、n+はn−よりもn形の不純物濃度が相対的に高いことを示す。
以下で説明する各実施形態について、各半導体領域のp形とn形を反転させて各実施形態を実施してもよい。
図1〜図5を用いて、第1実施形態に係る半導体装置の一例について説明する。
図1〜図3は、第1実施形態に係る半導体装置100の平面図である。
図4は、図1のA−A´断面図である。
図5は、図1のB−B´断面図である。
図2および図3において、ソース電極32およびゲート電極パッド33は省略されている。さらに、図2おいては、導電層12の上に位置する絶縁部が省略されている。図3においては、導電層10の上に位置する絶縁部、および導電層12が省略されている。
図1〜図5に表すように、半導体装置100は、n+形(第1導電形)のドレイン領域4(第4半導体領域)、n−形半導体領域1(第1半導体領域)、p形(第2導電形)のベース領域2(第2半導体領域)、n+形ソース領域3(第3半導体領域)、導電層10、導電層12、第1絶縁部21、第2絶縁部22、第3絶縁部23、ドレイン電極31、ソース電極32、およびゲート電極パッド33、を有する。
また、n−形半導体領域1は、第1領域R1と、第1領域R1の周りに設けられた第2領域R2と、を有する。第1領域R1は、n−形半導体領域1のX方向およびY方向における中心を含む領域である。
第1部分101は、Y方向において複数設けられており、それぞれの第1部分101は、X方向に延びている。第2部分102は、X方向に延びている。第3部分103は、Y方向に延びている。
p形ベース領域2およびn+形ソース領域3は、Y方向において複数設けられ、それぞれがX方向に延びている。
第1部分101とゲート電極12Gとの間には、第3絶縁部23が設けられ、第1部分101とゲート電極12Gは、Z方向において離間している。
ゲート電極12Gとソース電極32との間には、絶縁部が設けられ、ゲート電極12Gとソース電極32とは電気的に分離されている。
n+形ドレイン領域4、n−形半導体領域1、p形ベース領域2、およびn+形ソース領域3は、シリコン、炭化シリコン、窒化ガリウム、またはガリウムヒ素を含む。
導電層10および12は、ポリシリコンなどの導電材料を含む。
導電層10の第1部分101および第3部分103には、リン、ヒ素、またはアンチモンなどのn形不純物、あるいはボロンなどのp形不純物を添加することができる。
第1絶縁部21〜第3絶縁部23は、酸化シリコンなどの絶縁材料を含む。
ドレイン電極31、ソース電極32、およびゲート電極パッド33は、アルミニウムなどの金属材料を含む。
図6、図8、図9、および図10は、第1実施形態に係る半導体装置100の製造工程を表す工程断面図である。
図7は、第1実施形態に係る半導体装置100の製造工程を表す工程平面図である。
図6、図8、および図10は、図1のA−A´線が付された位置と対応する位置における工程断面図である。
図9は、図1のB−B´線が付された位置と対応する位置における工程断面図である。
このときの様子を図6(b)および図7に表す。なお、図7において、トレンチTrが形成された位置を破線で表す。
その後、n+形ドレイン領域4の裏面にドレイン電極31を形成することで、図1〜図5に表す半導体装置100が形成される。
本実施形態によれば、半導体装置をオフした際のドレイン電圧の振動の振幅を小さくすることができる。
本実施形態に係る半導体装置では、ソース電極32と接続された導電層10の一部が、ゲート電極12Gの下に設けられている。この場合、ドレイン電極31とソース電極32との間に、導電層10の電気抵抗Rと、ドレイン・ソース間容量Cと、が接続された状態となる。すなわち、MOSFETと並列に、RCスナバ回路が接続された状態となる。
このとき、ソース電極32と第3部分103との間の電気抵抗を高めるために、第2部分102は当該不純物を含んでいないことが望ましい。または、第2部分102が不純物を含んでいる場合であっても、第2部分102における不純物濃度は、第1部分101における不純物濃度および第3部分103における不純物濃度よりも小さいことが望ましい。
導電層10の形状として、図3に表す例以外にも、種々の形状を採用可能である。
図11は、導電層10の他の一例を表す部分拡大平面図である。図11において、導電層10のうち、第2部分102近傍のみが拡大して表されている。
または、図11(b)に表すように、接続部10cを有する部分の幅が、第2部分102の幅より広くてもよい。
いずれの構成においても、ソース電極32と第3部分103との間に第2部分102の少なくとも一部が接続されることで、ソース電極32と第3部分103との間の電気抵抗を高めることが可能である。
図12は、導電層10の他の一例を表す部分拡大断面図である。
図12では、導電層10および12近傍が拡大されて図示されている。
図12に表すように、第1部分101は、ポリシリコンを含む層に加えて、金属層MLを含んでいてもよい。金属層MLは、例えば、タンタル、チタン、コバルト、およびニッケルなどの金属材料を含む。
金属層MLは、導電層10aを加工した後に、トレンチTr内部に形成された第1部分101の上に金属材料を堆積させることで形成できる。このとき、さらに第3部分103の側面上に金属層が形成されても良い。
図13〜図15を用いて、第2実施形態に係る半導体装置の一例を説明する。
図13および図14は、第2実施形態に係る半導体装置200の平面図である。
図15は、図13のA−A´断面図である。
図13および図14において、ソース電極32およびゲート電極パッド33は省略されている。また、図13おいては、導電層12の上に位置する絶縁部が省略されている。図4においては、導電層12および導電層10の上に位置する絶縁部が省略されている。
図13のB−B´断面における構造は、例えば、図1のA−A´断面における構造と同じである。
ゲート配線12Wおよびゲート電極12Gは、Y方向に延び、延在部分12Eは、X方向に延びている。延在部分12Eは、Y方向において複数設けられ、それぞれの延在部分12EのX方向の端部は、ゲート配線12Wに接続されている。ゲート電極12Gは、X方向およびY方向において複数設けられ、それぞれのゲート電極12GのY方向の端部は、延在部分12Eに接続されている。
第1部分101および第3部分103は、Y方向に延び、第2部分102および第4部分104は、X方向に延びている。第4部分104は、Y方向において複数設けられ、それぞれの第4部分104のX方向の端部は、第3部分103に接続されている。第1部分101は、X方向およびY方向において複数設けられ、それぞれの第1部分101のY方向の端部は、第4部分104に接続されている。
Claims (7)
- 第1領域と、前記第1領域の周りに設けられた第2領域と、を有する第1導電形の第1半導体領域と、
前記第1領域の上に設けられた第2導電形の第2半導体領域と、
前記第2半導体領域の上に選択的に設けられた第1導電形の第3半導体領域と、
前記第1領域の上に設けられ、第1絶縁部を介して前記第1半導体領域に囲まれた第1部分と、
前記第1領域から前記第2半導体領域に向かう第1方向に対して垂直な第2方向に延び、前記第1半導体領域の上に設けられ、前記第2領域の上に位置する第2部分と、
前記第1部分と前記第2部分との間に接続され、前記第1方向および前記第2方向と交差する第3方向に延びる第3部分と、
を有する導電層と、
前記第1部分の上に前記第1部分と離間して設けられ、前記第3方向において第2絶縁部を介して前記第2半導体領域と対面するゲート電極と、
前記導電層の上に設けられ、前記第3半導体領域および前記導電層と電気的に接続され、前記第3部分との間に前記第2部分が接続された第1電極と、
を備えた半導体装置。 - 前記第1部分および前記ゲート電極は、前記第2方向に延びており、
前記第1部分の前記第2方向の端部は、前記第3部分に接続されている請求項1記載の半導体装置。 - 前記第2部分の前記第2方向における位置は、前記第1部分の前記第2方向における位置と、前記第3部分の前記第2方向における位置と、の間にある請求項2記載の半導体装置。
- 前記第1部分は、第1導電形または第2導電形の不純物を含み、
前記第2部分は、前記不純物を含まない請求項1〜3のいずれか1つに記載の半導体装置。 - 前記第1部分および前記第2部分は、第1導電形または第2導電形の不純物を含み、
前記第1部分における前記不純物の濃度は、前記第2部分における前記不純物の濃度よりも低い請求項1〜3のいずれか1つに記載の半導体装置。 - 前記導電層は、前記第2方向に延びる第4部分をさらに含み、
前記第4部分の前記第2方向の端部は、前記第3部分に接続され、
前記第1部分は、前記第4部分に接続された請求項1〜5のいずれか1つに記載の半導体装置。 - 前記第1方向における前記第2部分の厚みは、前記第2方向における前記第3部分の厚みよりも薄い請求項1〜6のいずれか1つに記載の半導体装置。
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