CN1133277C - 通信***中具有串行级联结构的编码器/解码器 - Google Patents

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Abstract

公开了一种利用由多个子多项式的积代表的生成多项式对输入码字比特流进行解码的解码装置。该解码装置包括多个串行级联的解码器，每个解码器具有不同的子多项式，其中各不同子多项式的积变为所述生成多项式，该不同子多项式是由不同子多项式或由其积表示的，并且，各串行级联解码器中的第一级解码器接收所述码字比特流。各解码器中的每个解码器都执行软判决，并且，所述码字是线性块码。

Description

通信***中具有串行级 联结构的编码器/解码器
                         技术领域
本发明一般涉及无线通信***中的编码器/解码器，具体地讲，是涉及通过对串行级联码的分析编码/解码线性块码的装置。
                         背景技术
在现有技术的当前情况下，对线性块码执行完全的软判决是非常困难的。这种技术领域涉及纠错码的软判决和线性块码的最佳性能，具体地讲是涉及turbo(透平)码的解码方案。此外，这个领域扩大地涉及到数字通信***可靠性的改善，并且不仅仅包括现存的数字通信***，而且还包括将来利用线性块码的移动通信***可靠性的改善。
因此，删除式解码和格子式结构解码被利用在线性块码的软判决中。但是，这些解码方法存在有增加线性块码的冗余度(n-k)，使得复杂性呈几何级数增长的缺点。理想地讲，对于(n、k)线性块码来说，通过确定具有2(n-k)状态的格子式结构和然后对各格子式结构执行最大似然率(maximum likelihook，ML)解码，就可能执行软判决。然而，因为大多数线性块码具有大量冗余比特，实际的复杂性呈指数增加，使得实现这种解码方案是困难的。另外，因为现存的ML(最大似然率)解码利用一种确定ML(最大似然率)码字的方法，所以对于最小化后信息(Postinformation)比特错误概率来说不是理想的方法。因此，需要一种解码方法，该解码方法能使后信息比特错误概率最小化。
上述常规的解码方法具有如下缺点：
第一，线性块码的冗余度(n-k)的增加，使得复杂性呈几何级数增加。此外，因为线性块码具有大量的冗余比特，所以实际的复杂性呈指数增加，因此实现这种解码方案是困难的。
第二，对于最小化后信息比特错误概率而言，常规的方法并不是理想的方法。因此，需要一种最小化后信息比特错误概率的方法。
第三，删除式解码也不是最佳解码方法，而是一种次最佳的方法。
                          发明内容
因此，本发明的一个目的是提供基于通信***中的串行级联结构对线性块码进行编码的装置。
本发明的另一个目的是提供基于通信***中的串行级联结构对线性块码进行解码的装置。
为了实现上述目的，按照本发明的一个方面，提供了一种利用由多个子多项式的积表示的生成多项式对输入信息比特进行编码的编码装置，该编码装置包括多个具有各自不同生成多项式的串行级联的编码器，其中所述生成多项式是相应各个子多项式的积，并且，每个相应子多项式是由多个子多项式之一或由各子多项式的积表示的，并且，所述串行级联编码器中的第一级编码器接收所述输入信息比特，所述的编码装置还包括***在各编码器之间的交错器，用于对前置级编码器的输出进行交错。
按照本发明的另一个方面，提供了一种利用由多个子多项式的积表示的生成多项式来解码输入码字比特流的解码装置。该解码装置包括多个串行级联解码器，每个具有不同的子多项式，其中不同子多项式的积变成所述的生成多项式，该不同的子多项式由不同子多项式或由各子多项式的积表示，并且，各串行级联解码器中的第一级解码器接收所述码字比特流。每个解码器执行软判决，并且所述码字是线性块码，所述的解码装置还包括***在各解码器之间的去交错器，用于对前置级解码器的输出进行去交错。
按照本发明的再一个方面，提供了一种用于对包含k个信息比特和r个冗余比特的码字进行解码的解码装置，该装置包括：多个串行级联的解码器，其中r个冗余比特被分组为多个冗余组，每个被应用于一个对应的串行级联的解码器，第一级解码器对k个信息比特和r个冗余比特进行解码，并且，相应的串行级联解码器中的每个解码器对来自前置级解码器的解码结果和与之相关的冗余组进行解码，所述的解码装置还包括***在各解码器之间的去交错器，用于对前置级解码器的输出进行去交错。
按照本发明的再一个方面，提供了一种用于对包括k个信息比特和r个冗余比特的码字进行解码的解码装置，该装置包括：多个串行级联的解码器，其中r个冗余比特被分组为多个冗余组，每个组应用到对应的一个串行级联解码器，第一级解码器对一信息比特流和对应于第一个冗余组的冗余比特进行解码，并且，相应的串行级联解码器中的每个解码器都对来自前置级解码器的解码结果和与之相关的冗余组进行解码，所述的解码装置还包括***在各解码器之间的去交错器，用于对前置级解码器的输出进行去交错。
                         附图说明
从下面的结合附图的详细描述中，本发明的上述和其它的各目的、特点和优点将变得显而易见。
图1是说明用于编码和解码(n，k)线性块码的常规装置的方框图；
图2是说明按照本发明一个实施例的用于编码(n，k)线性块码的装置的方框图；
图3是说明按照本发明的利用串行级联产生的码字的格式的图；
图4是说明按照本发明一个实施例的迭代解码串行级联(n，k)线性块码方案的方框图；
图5是说明利用(15，7)BCH(Bose，Chaudhuri，Hocquenghem)码实现的图4方案的方框图；
图6是说明按照本发明的第二实施例的迭代解码串行级联(n，k)线性块码的方案的方框图；
图7是说明利用(15，7)BCH码实施的图6的方案的方框图；
图8是说明按照本发明的第三实施例的迭代解码串行级联(n，k)线性块码的方案的方框图；
图9是说明利用(15，7)BCH码实施图8的方案的方框图。
                          具体实施方式
下面将参照各附图描述本发明的实施例。为了避免无关紧要细节混淆了本发明，在下面的描述中对公知的功能或结构就不予赘述了。
本发明包括一种新的编码方案，该方案通过改进现存的编码线性块码的编码器而对串行级联码进行编码。在解码方案中，与现存的线性块码的格子式结构相比较，利用串行级联码分析码字的格子式结构具有非常低的复杂性。另外，本发明包括一种实现对应于上述编码方案的解码方案的方法，该方法利用ML解码器或MAP解码器(最大A后验概率(Maximum A Posterioriprobability))。本发明还涉及一种迭代解码算法和用于解码在接收机构成的码字的方案。
关于编码器，将对用于编码BCH码和里德-索罗门(Reed-Solomon)码的编码器进行描述，上述两种码通常被用作线性块码。而后，将证明现存的生成多项式是与由多个子码定义的新码字的生成多项式的串行级联相同的。基于这种分析，本说明书将表示，现存的线性块码可以被分为多个子码，然后描述一种用于串行级联该各子码的方法和其详细的解决方案。此外，将对执行格子式结构解码的常规方法进行描述，涉及到一种作为单一码的预定的线性块码，并提出一种用于确定子码的格子式结构，然后基于所确定的格子式结构进行解码的方法。
关于解码器，本说明书将提供一种用于解码的迭代解码方案并表示出若干个实施例。再有，本说明书将提出一种取决于从每个部件解码器输出的信息量(即业务量)，利用外部信息迭代解码的方法。还有，将参考改善性能的迭代解码方法和去交错器。另外，将描述利用信道的业务量的一种组合方法。
现在，将对通过分析串行级联码而对线性块码进行编码的编码器进行描述。
对于给定的(n，k)BCH码C的生成多项式，使用在Galois域GF(2m)中各本原(primitive)多项式中的所选多项式之一。一般来讲，BCH码的一个码字C(x)被表示为各多项式的积，如下面方程(1)所示。当所用码的生成多项式g(x)和输入信息的多项式是I(x)时，从该编码器产生的码字C(x)由以下方程给出：
           C(x)＝g(x)I(x)     …(1)
这里，BCH码的生成多项式g(x)包括若干子多项式的LCM(最小公倍数)，如下面公式所示：
         g(x)＝LCM{m1(x)，m2(x)，…，mt(x)}    …(2)
其中，mi(x)表示一个子多项式，其中i＝1到t。因为各子多项式相互具有素数关系，生成多项式g(x)是由如下相应各子多项式的积给出的：
        g(x)＝m1(x)×m2(x)×…×mt(x)    …(3)
因此，一个(n，k)BCH码C的码字多项式C(x)可以被表示为：
        C(x)＝{{{…{{I(x)m1(x)}×m2(x)}×…×mt(x)}
            ＝Concatenation{C1，C2，…，Ct}    …(4)
方程(4)意味着现存码字C(x)可以被分析为由t个子码字的串行级联产生的码字。因此，可以注意到，即使编码是通过划分具有一个码字的编码器为t个子码字的编码器，也可以获得相同的结果。
图2表示基于方程(4)的具有串行级联结构的编码器。该编码器包括多个串行级联分量编码器，每个编码器利用不同的予多项式mt(x)执行编码。编码和解码的描述将参照线性块码以举例方式进行。
参照图2，分量编码器211编码输入信息比特流k1为码字比特流n1。交错器212对从分量编码器211输出的码字比特流n1进行交错。分量编码器213编码被交错的码字比特流k2为码字比特流n2。同时，交错器214对从前置级的分量编码器输出的码字比特流n(p-1)进行交错。分量编码器215对交错的码字比特流kp进行编码，输出最后的码字比特流np。
这里，交错器具有两种操作模式：一种是旁路模式，用于按原始序列输出输入的比特流；和另一种是利用随机交错、均匀交错和非均匀交错的置换模式。交错器的操作模式优化了***性能。当一个交错器被设置为旁路模式时，从编码器产生的码字是与从原来编码器产生的(n，k)BCH码相同的。因此，输出码字的各特征参数全都与原来的参数相同。另外一种情况下，当交错器被设置为置换模式时，输出的码字变为一种(n，k)线性块码，但特征参数与原来的参数不同。因此，当交错器被设置为置换模式时，输出的码字可以不具有BCH码的特征。
现在，将以举例方式描述用于(15，7)BCH码的编码器的操作。
(15，7)BCH码的生成多项式是g(x)＝x4+x+1，和该生成多项式可以被分为两个子多项式。从而，图2的编码器可以包含两个分量编码器和在两个编码器之间的一个交错器。对应于两个子多项式之一的前置级分量编码器，编码7个输入信息比特为11个第一码字比特，其中添加的4个比特是冗余比特。在由交错器进行交错后该第一码字比特被施加到后级分量编码器。该后级分量编码器编码11个码字比特为15个最后码字比特，其中添加的4个比特作为冗余比特。因此，前置级分量编码器对应于(11，7)BCH码和后级分量编码器对应于(15，11)BCH码。另外，一般随机交错器被用于交错器。
还可能将从相应各编码器输出的码字分组为另外的码字。即，因为原始码字的生成多项式g(x)被分为t个子多项式，所以有可能按照码长对它们分组。对此，应满足以下各个条件。
条件1：通过分组产生的新码的格子式结构复杂性是比较低的。
条件2：通过分组产生的新码具有良好的加权谱。
条件3：通过分组产生的具有较长最小距离的新码被优先选择。
条件4：每个码字具有一种***的码结构。
图3表示通过对串行级联码的分析产生的码字的格式。参照图3，第一码字311，即最低码字是从第一分量编码器产生的，包括信息比特流k1和冗余比特流r1。第一码字311被输入到接着的后级分量编码器并被用于产生一个上码字(upper codeword)。从(p-3)分量编码器产生一个(p-3)码字312，该码字312包括从前置级提供的信息比特流k(p-3)和冗余比特流r(p-3)。(p-2)码字313是从(p-3)码字312产生的，并包括信息比特流k(p-2)和冗余比特流r(p-2)。以相同的方式，最后的码字比特流np是通过对较低码字重复执行相应子码字产生处理而产生的。
如上所述，所***字具有***码结构，并且上码字具有更多个冗余比特。换言之，待发送的码字包含k个比特和被添加的(n-k)个冗余比特。
图4到9表示对应于图2的编码方案的各种解码方案。
各解码方案包括多个串行级联的分量解码器，每个具有不同的生成多项式。这里，第一状态部件解码器可以解码图3中的最上码字316或最下码字311。在下面的描述中，串行级联部件解码器执行软判决，并且MAP(最大A后概率)或SISO(软进，软出(Soft-in，Soft-output))解码器一般被用于该部件解码器。另外，在下面的描述中，假设接收的信息比特(或信息取样)和接收的冗余比特(或冗余取样)是未经处理过的数据比特。在接收机中的解码器通过划分冗余比特流为若干冗余组，然后分别施加它们到对应的各部件解码器，来解码包括信息比特流和冗余比特流的码字。
图4表示按照本发明的第一实施例的具有串行级联结构的解码器，其中第一级部件解码器对图3的最上码字316进行解码。
参照图4，部件解码器411对接收的构成最上码字的信息比特流kp和与之相关的冗余比特流rp执行MAP/SISO进行解码，输出经解码的字比特流kp。去交错器412按与发送侧执行的交错相反的操作，对所述经解码的字比特流进行去交错。部件解码器413对从去交错器412输出的经解码的字比特流n(p-1)和与之相关接收的冗余比特流r(p-1)执行MAP/SISO解码，输出经解码的字比特流k(p-1)。在这种处理中，部件解码器413提供具有用于迭代解码的外部信息Ext(p-1)的部件解码器411。在输入比特的增益参照所提供的外部信息被调整之后，部件解码器411执行解码。去交错器414按与发送侧执行的交错操作相反的操作，对从前置级部件解码器输出的经解码的字比特流k2进行去交错。部件解码器415对从去交错器414输出的经解码的字比特流n1和与之相关的冗余比特流r1执行MAP/SISO解码，输出经解码的最后信息比特流k1。并且，部件解码器415提供具有用于迭代解码的外部信息Ext(1)的前置级解码器。
图5表示其中第一级部件解码器对于(15，7)BCH码的最上码字进行解码的解码器。其中，(15，7)BCH码的8个冗余比特中的外4个比特将被称为第一冗余组，而内4个比特将被称为第二冗余组。
参照图5，部件解码器511对11个信息比特和第一冗余组执行MAP/SISO解码，输出k2(＝11)个经解码的字比特。去交错器512按与在发送侧执行的交错操作相反的操作，对k2个信息比特进行去交错，部件解码器513对从去交错器512输出的n1(＝11)个经解码的字比特和第二冗余组执行MAP/SISO解码，输出k1(＝7)个经解码的字比特。在这种处理中，部件解码器513提供具有用于迭代解码的Ext＝1的外部信息的部件解码器511。这里，该外部信息是指示比特可靠性的迭代解码信息，并且，前置级部件解码器511根据外部信息控制输入码元比特的可靠性或增益。开关514转至接点‘a’处于第一迭代解码处理，使得不提供外部信息给部件解码器511，而转至接点‘b’则开始第二迭代处理，以便提供外部信息给部件解码器511。
图6表示按照本发明第二实施例的具有串行级联结构的解码器，其中第一级部件解码器解码图3的最低码字311。
参照图6，部件解码器611对接收的构成最低码字的信息比特流k1和与之相关的冗余比特流r1执行MAP/SISO解码，输出经解码的字比特流n1。去交错器612按与在发送侧执行的交错操作相反的操作，对所述经解码的字比特流n1进行去交错。部件解码器613对从去交错器612输出的经解码的字比特流n1和与之相关接收的冗余比特流r2执行MAP/SISO解码，输出经解码的字比特流n2。去交错器614按与发送侧执行的交错操作相反的操作，对从前置级部件解码器输出的经解码的字比特流进行去交错。部件解码器615对从去交错器614输出的经解码的字比特流n(p-1)和与之相关的冗余比特流rp执行MAP/SISO解码，输出最后经解码的字比特流np。这里，该交错器根据发射机的交错操作模式可以按旁路模式或置换模式进行操作。
图7表示其中第一级部件解码器对(15，7)BCH码的最低码字进行解码的解码器。其中，(15，7)BCH码的8个冗余比特的内4个比特将被称为第一冗余组，而其外4个比特将被称为第二冗余组。
参照图7，部件解码器711对k1＝7的输入信息比特和首先的5比特冗余组r1执行MAP/SISO解码，输出n1(＝11)个经解码的字比特流。去交错器712按与在发送侧执行的交错操作相反的操作，对n1个信息比特进行去交错。部件解码器713对从去交错器712输出的n2(＝11)个经解码的字比特流和其次的4个比特冗余组r2执行MAP/SISO解码，输出n2(＝15)个经解码的最后字比特流。
图8表示按照本发明第三实施例的具有串行级联结构的解码器，其中每个部件解码器将通过解码获得的结果外部信息提供给其前置级部件解码器。这里，外部信息是迭代解码信息，并且前置级部件解码器根据该外部信息来控制输入的码元比特。
参照图8，部件解码器811对接收的信息比特流k1和其冗余比特流r1执行MAP/SISO解码，输出经解码的字比特流n1。去交错器812按与在发送侧执行的交错操作相反的操作，对所述经解码的比特流n1进行去交错。部件解码器813对从去交错器812输出的经解码的字比特流n1及其相关接收的冗余比特流r2执行MAP/SISO解码，输出经解码的字比特流n2。在这种处理中，部件解码器813提供具有用于迭代解码的外部信息Ext(1)的部件解码器811。然后，按照提供的外部信息和连续的解码，部件解码器811控制输入比特流的可靠性或增益。部件解码器813对接收的信息比特流n2及其相关接收的冗余比特流r2执行MAP/SISO解码，输出经解码的字比特流n2。去交错器814按与发送侧执行的交错操作相反的操作，对从前置级部件解码器输出经解码的字比特流进行去交错。部件解码器815对从去交错器814输出的经解码的字比特流n(p-1)及其相关冗余比特流rp执行MAP/SISO解码，输出经解码的最后字比特流np。并且，从经解码的最后字比特流np中提取信息字节拍(beat)K。在这种处理中，部件解码器815提供具有用于迭代解码的外部信息Ext(p-1)的前置级部件解码器。然后，按照所提供的外部信息和连续的解码，前置级部件解码器控制输入比特的可靠性或增益。这里，如果部件解码器处于良好的信道条件，则利用接收的取样执行解码。正如图中所表示的那样，如果部件解码器813处于良好信道条件，则利用接收的取样(k1，r1)执行解码。另外，按照发射机交错操作的模式，去交错器可以按旁路模式或者置换模式进行操作。
图9表示其中第一级部件解码器对(15，7)BCH码的最低码字进行解码的解码器。其中，每个部件解码器将通过解码获得的结果外部信息提供给其前置级部件解码器。另外，(15，7)BCH码的8个冗余比特中的内4个比特将被称为第一冗余组，而其外4个比特将被称为第二冗余组。
参照图9，部件解码器911对组成最低码字的k1(＝7)个输入信息比特流和第一冗余组r1执行MAP/SISO解码，输出n1(＝11)个经解码的字比特。去交错器912按与发射机侧的交错操作相反的操作，对从部件解码器911输出的经解码的n1个比特流进行去交错。部件解码器913对从去交错器912输出的n1(＝11)个经解码的字比特和第二冗余组r2执行MAP/SISO解码，输出n2(＝15)个经解码的比特流。在这种处理中，部件解码器913提供具有用于迭代解码的外部信息Extl的部件解码器911。在第一迭代解码处理中，开关914被转换到接点‘a’时，使得不提供外部信息到部件解码器911，而被转换到接点‘b’时，开始第二迭代解码处理，使得提供外部信息到部件解码器911。并且，如果部件解码器913处于良好信道状态，则利用接收的取样(k1、r1)进行解码。这里，取决于发射机的交错操作模式，去交错器可以操作在旁路模式或操作在置换模式下。
与现存的解码器比较，上述新颖的解码器降低了用于软判决的格子式结构的复杂性。
例如，对于(15，7)线性块码，现存解码器具有2(15-7)＝256的格子式结构复杂性。但是，由于在每个解码级中(n-k)＝16，故所述新颖解码器具有24＝16的降低了的格子式结构复杂性。也就是说，该新颖的解码器的复杂性是现存的解码器的格子式结构复杂性的16/256＝1/16。
如上所述，本发明提供了一种用于线性块码的新的软判决方法，该方法主要用于无线通信***。本发明降低了用于线性块码软判决的格子式结构的大小，因此降低了其复杂性。此外，本发明提供了一种解码方法，该方法与现存的ML解码方法相比最小化后信息误码率的概率。
虽然对本发明参照其特定优选实施例进行了描述，但对本领域的技术人员而言，在不脱离由后附的权利要求书限定的本发明的精神和范围的情况下，作出在形式和细节上的各种改变是显而易见的。

Claims (14)

1.一种利用由多个子多项式的积表示的生成多项式对输入信息比特进行编码的编码装置，包括：
多个具有各自不同生成多项式的串行级联的编码器，其中所述生成多项式是相应各个子多项式的积，并且，每个相应子多项式是由多个子多项式之一或由各子多项式的积表示的，并且，所述串行级联编码器中的第一级编码器接收所述输入信息比特；和
***在各编码器之间的交错器，用于对前置级编码器的输出进行交错。
2.一种利用由多个子多项式的积表示的生成多项式对输入码字比特流进行解码的解码装置，包括：
多个具有不同生成多项式的多个串行级联解码器，其中所述生成多项式是相应各个子多项式的积，并且，每个相应子多项式是由多个子多项式之一或由各子多项式的积表示的，并且，所述串行级联解码器中的第一级解码器接收所述输入码字比特流；和
***在各解码器之间的去交错器，用于对前置级解码器的输出进行去交错。
3.如权利要求2所述的解码装置，其中所述解码器中的每个解码器都执行软判决。
4.如权利要求2所述的解码装置，其中的码字是线性块码。
5.一种用于对包含k个信息比特和r个冗余比特的码字进行解码的解码装置，该装置包括：
多个串行级联的解码器，其中r个冗余比特被分组为多个冗余组，每个被应用于一个对应的串行级联的解码器，第一级解码器对k个信息比特和r个冗余比特进行解码，并且，相应的串行级联解码器中的每个解码器对来自前置级解码器的解码结果和与之相关的冗余组进行解码；和
***在各解码器之间的去交错器，用于对前置级解码器的输出进行去交错
6.如权利要求5所述的解码装置，其中所述解码器中的每个解码器都执行软判决。
7.如权利要求5所述的解码装置，其中的码字是线性块码。
8.如权利要求5所述的解码装置，其中所述解码器中的每个解码器都提供用于迭代解码的外部信息，所述外部信息在解码后向前置级解码器指示解码字的可靠性，并且，所述前置级解码器根据所述外部信息来控制输入码元比特的增益。
9.如权利要求5所述的解码装置，其中第一级解码器从最后级解码器接收指示来自第二级解码的编码字的可靠性的外部信息。
10.一种用于对包括k个信息比特和r个冗余比特的码字进行解码的解码装置，该装置包括：
多个串行级联的解码器，其中r个冗余比特被分组为多个冗余组，每个组应用到对应的一个串行级联解码器，第一级解码器对一信息比特流和对应于第一个冗余组的冗余比特进行解码，并且，相应的串行级联解码器中的每个解码器都对来自前置级解码器的解码结果和与之相关的冗余组进行解码，
***在各解码器之间的去交错器，用于对前置级解码器的输出进行去交错。
11.如权利要求10所述的解码装置，其中所述解码器中的每个解码器都执行软判决。
12.如权利要求10所述的解码装置，其中的码字是线性块码。
13.如权利要求10所述的解码装置，其中每个解码器提供用于迭代解码的外部信息，所述外部信息向其前置级解码器指示编码字的可靠性，并且，所述前置级解码器根据该外部信息控制各输入码元比特的增益。
14.如权利要求10所述的解码装置，其中第一级解码器从最后级解码器接收指示来自第二级解码的编码字的可靠性的外部信息。
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