CN100428632C - 一种组合编码器和组合解码器 - Google Patents

Abstract

本发明公开了一种组合编码器，以解决现有的编码器在使用中其性能受到限制的问题；该编码器将多个单个编码器进行内部级联，从而得到一个与单个编码器功能相同但具有更高编码性能的新的编码器。该新编码器内部通过逻辑优化，有效避免了时序瓶颈的产生，从而获得了更好的时序效果。本发明同时公开了一种组合解码器。

Description

一种组合编码器和组合解码器

技术领域

本发明涉及编/解码技术，尤其涉及一种组合编码器和组合解码器。

背景技术

8B/10B编解码是一种常见的线路编码标准之一，在高速串行通信领域应用非常广泛。比如千兆以太网的物理层线路编码(IEEE 802.3z)、光通道的物理层编解码(X3.230-1994)、以及大量的高速串行发送器/串行接收器(Serializer/Deserializer)电路的线路编解码都采用了8B/10B编解码标准。

如图1所示，8bit的并行数据被发送之前，先经过8B/10B编码，编码结果为得到10bit数据，然后串行发送。在接收方，首先要从串行数据中恢复出时钟，然后进行字节边界定位，将串行数据进行串并转换得到10bit数据，经过10B/8B解码后还原为8bit数据。

经过8B/10B编码后的串行发送的数据含有丰富的时钟信息，使得接收方可以比较容易的从线路中提取出时钟信息。另外，编码后的串行线路中出现0电平和1电平的机会相等，使得线路的直流分量能够维持在一个恒定值上，有利于发送方和接收方的直接对接。

为了维持线路的直流分量，8B/10B编码器需要记忆线路编码的电平状况。比如，某一时刻编码器的输入为A[7:0]，其编码的结果可能有两种(比如可以是A1[9:0]、或者A2[9:0])，最终由当前的线路电平状态来决定应该选取哪一个作为编码的结果。通常用线路电平极性(running disparity，简称RD)来描述线路的电平状况。

随着技术的发展，业界对8B/10B编解码器的性能要求越来越高。比如serdes电路的传输速度，已经从数百兆赫兹提升到了吉赫兹(GHz)(目前高速串行线路速度已经可以超过3.125Gbps)，而且传输速率的上限还在不断提升。如何实现更高速率的8B/10B编码器，已经成为***设计人员和逻辑电路设计人员迫切需要解决的问题。

目前，8B/10B编解码器的具体逻辑电路千差万别，但是由于都必须符合8B/10B编码标准，所以其结构存在一些共同的特点，如图2所示，其中图A为8B/10B编码器的功能框架结构示意图，组合逻辑a完成了所有与running disparity无关的逻辑运算；组合逻辑c根据逻辑a的输出结果以及当前线路电平极性(即当前的running disparity状态，用last_rd信号表示)得到10bit的编码结果；组合逻辑b的功能是产生编码后线路电平极性(即running disparity的更新值，用next_rd信号表示)。

提升编码速率，可以通过提升逻辑电路的工作时钟频率来实现。而逻辑电路的最高工作频率取决于逻辑a、b、c中时序最为紧张的一块。为了提升编码器的速率，可将图A的组合逻辑a以及c进行不同的流水分割，就形成图B、图C的结构(根据流水划分的级数多少，还可以产生其他更多的变种)。通过对逻辑a、c进行流水分割，可以提高这两部分的工作频率，但却无助于提升逻辑b的工作频率。如果逻辑b是电路的时序瓶颈，仅仅对逻辑a、c进行流水分割就不能提高整个电路的工作速率。

采用此种方案的缺点是：所有的逻辑电路都工作在同一个时钟频率，当某部分逻辑复杂度较高时(特别是难以采用流水技术提升速度的逻辑，比如组合逻辑b)，容易形成时序瓶颈，使8B/10B编码器的性能受到一定的限制。

另外，虽然采用更先进的集成电路生产工艺，也可以提升8B/10B编解码器的速度。但这样需要支付昂贵的工程费用。假如用户的其他逻辑的速度已经满足设计指标，仅仅8B/10B编码器的速度不满足要求，这时采用更先进的工艺造成了资金上的浪费。

发明内容

本发明提供一种组合编码器和组合解码器，以解决现有的编码器和解码器在使用中存在性能受限制的问题。

为解决上述问题，本发明提供以下技术方案：

一种组合编码器，包括：

至少两个编码器，各编码器通过线路电平极性信号线级联，使前一级编码器输出的编码后线路电平极性作为后一级编码器的当前线路电平极性；

触发器单元，其输入端与最后一级编码器的编码后线路电平极性输出端相连，其输出端与第一级编码器的当前线路电平极性输入端相连；

时钟分频单元，将接收的输入时钟信号分频后输出到所述各编码器。

所述组合编码器还包括：

位宽扩展单元，分别与时钟分频单元和各编码器连接，在输入时钟和分频时钟控制下将输入的数据进行位扩展后输出至各编码器。

所述组合编码器还包括：

位宽压缩单元，分别与时钟分频单元和各编码器连接，在输入时钟和分频时钟控制下将各编码器输出的数据进行位压缩后输出。

一种组合解码器，包括：

至少两个解码器，各解码器通过线路电平极性信号线级联，使前一级解码器输出的解码后线路电平极性作为后一级解码器的当前线路电平极性；

触发器单元，其输入端与最后一级解码器的解码后线路电平极性输出端相连，其输出端与第一级解码器的当前线路电平极性输入端相连；

时钟分频单元，将接收的输入时钟信号分频后输出到所述各解码器。

所述组合解码器还包括：

位宽扩展单元，分别与时钟分频单元和各解码器连接，在输入时钟和分频时钟控制下将输入的数据进行位扩展后输出至各解码器。

所述组合解码器还包括：

位宽压缩单元，分别与时钟分频单元和各解码器连接，在输入时钟和分频时钟控制下将各解码器输出的数据进行位压缩后输出。

本发明带来的有益效果主要有：

本发明将多个8B/10B编、解码器级联在一起，生成了一个新的8B/10B编、解码器，在同样的集成电路生产工艺条件下，能够提供更高的编、解码速度；同时在功能不改变的前提下，得到了更高的编、解码性能。采用本发明，通过用综合工具将“组合逻辑”合并在一起进行逻辑优化，可以有效避免时序瓶颈的产生，从而得到更好的时序结果。

附图说明

图1是现有技术中编解码器典型应用的结构示意图；

图2A是现有技术中编码器的功能框架结构示意图；

图2B是将图2A中组合逻辑c进行流水分割所得的结构示意图；

图2C是将图2A中组合逻辑a、c分别进行流水分割所得的结构示意图；

图3是本发明组合编码器的结构示意图；

图4A是图3所示结构中位宽扩展单元的时序波形图；

图4B是图3所示结构中位宽压缩单元的时序波形图；

图5是四个编码器级联的结构示意图；

图6A、图6B是现有8B/10B编码器时序瓶颈示意图；

图7A、图7B是图3所示组合编码器的时序瓶颈示意图；

图8是本发明组合解码器的结构示意图；

图9是四个10B/8B解码器级联的结构示意图。

具体实施方式

本发明的组合编/解码器至少由两个单个的编码器/解码器级联而成，本实施例主要采用8B/10B编/解码器对本发明进行说明，其中单个8B/10B编/解码器是指具有现有技术特征的8B/10B编/解码器。

实施例1

参阅图3所示，组合编码器包括两个单个8B/10B编码器(分别命名为编码器0、编码器1)、一个时钟分频单元、位宽扩展单元、位宽压缩单元和触发器单元，在图3中触发器单元采用D触发器，当然也可以采用其他类型的触发器或者其他功能相似的器件来实现。

单个8B/10B编码器包括组合逻辑a、b、c，组合逻辑a完成所有与线路电平极性(running disparity)无关的逻辑运算；组合逻辑c根据逻辑a的输出结果以及当前线路电平极性(即当前的running disparity状态，用last_rd信号表示)得到10比特(bit)的编码结果；组合逻辑b的功能是产生编码之后的线路电平极性(即running disparity的更新值，用next_rd信号表示)。

编码器0和编码器1级联在一起，即将编码器0的next_rd与编码器1的last_rd直接相连，编码器1的next_rd与D触发器的D端相连，编码器0的last_rd端与D触发器的Q端相连；D触发器主要起延时作用，即将编码器1输出的next_rd信号延时一拍后的输出信号作为编码器0的last_rd信号。

位宽扩展单元的输入端作为整个编码器的输入端，其输出端分别与编码器0和编码器1的输入端连接，用于将输入的8比特数据DIN[7:0]进行位宽扩展，扩展后成为16比特(两个字节)的数据，分别输出到编码器0和编码器1。

如果输入编码器的数据已经是16bit(两个字节)，则可以不需要位宽扩展单元，只须明确两个byte的编码先后顺序以便将要先编码的byte分配到编码器0，后编码的byte分配到编码器1。同样，如果要求编码器的输出是20bit数据，则可以不需要位宽压缩单元。

位宽压缩单元的输入端分别与输入时钟端、时钟分频单元的输出端、编码器0和编码器1的输出端连接，用于将编码器0和编码器1输出的16比特数据合并为10比特的串行数据并输出。

由于标准的8B/10B编码器的输出是10比特数据。实际应用中，有些***要求编码后数据为20比特，对于这种***则可以不需要位宽压缩单元，即直接输出20bit编码结果。

位宽扩展单元和位宽压缩单元分别与时钟输入端、时钟分频单元的输出端、编码器0和编码器1的输出端连接，在输入时钟信号和分频时钟信号的控制下进行数据转换。

编码器的工作过程如下：

位宽扩展单元将输入的8比特数据DIN[7:0]进行位宽扩展，输出为16比特数据，分别为DIN_H[7:0]和DIN_L[7:0]，其中DIN_H[7:0]作为编码器0的输入，DIN_L[7:0]作为编码器1的输入。除此之外，还需按照如图3所示的连接方法将两个解码器的last_rd、next_rd连接起来。这样，编码器0根据“当前线路电平极性”(last_rd)(取自触发器的输出)和DIN_H[7:0]，就可以完成一次编码(编码器0、1必须保证符合IEEE 802.3z标准)，其输出结果为“编码后的线路电平极性”next_rd以及10bit数据DOUT_H[9:0]。编码器1的工作过程也一样，只是其输入的“当前线路电平极性”last_rd直接取自编码器0输出的next_rd(而不是取自触发器)。由此可见，在一次编码过程中，编码器0首先完成编码，然后编码器1的工作依赖于编码器0的编码结果才能完成工作。最终两个编码器都完成了一次编码时，就可以将两个编码器输出的20位的编码数据(DOUT_H[9:0]、DOUT_L[9:0])送给位宽压缩单元，同时将编码器1输出的next_rd送触发器保存(下一次编码时，编码器0要使用该信息)。位宽压缩单元再将20bit数据压缩为10bit数据输出。

位宽扩展单元工作时序波形如图4A所示：clk_in表示编码器的输入时钟；8位数据DIN[7:0]表示编码器的输入数据，即需要进行编码的数据，图中用数字标识每个8bit数据；DIN_H[7:0]、DIN_L[7:0]表示对DIN[7:0]进行位宽扩展的结果。图中用数字标识每个8bit数据；DIN_H、DIN_L的数字标识与DIN中的数字标识一一对应。串并转换后的输出数据的翻转速率是输入数据的一半，所以编码器的工作频率也可以降低一半，如图中的clk_in_div2。

位宽压缩单元工作时序波形如图4B所示，clk_in表示编码器的输入时钟；DOUT[9:0]表示编码器输出的10位数据，即编码的结果；图中用数字标识每个10bit数据；DOUT_H[9:0]、DOUT_L[9:0]表示在没有作位宽转换之前的编码结果，图中用数字标识每个10bit数据，DOUT_H[9:0]、DOUT_L[9:0]的数字标识与DIN中的数字标识一一对应。可见位宽压缩单元将20bit位宽的数据合并位10bit的数据输出。

由上可知，在位宽扩展单元和位宽压缩单元中间的逻辑模块，其工作时钟clk_in_div2频率均只有输入时钟ck_in的一半。

为了进一步提升编码器性能，可以将更多的8B/10B编码器级联进行编码。参阅图5所示，采用4个8B/10B编码器级联，生成一个新的8B/10B组合编码器。4个单个8B/10B编码器的级联关系为：编码器0的next_rd与编码器1的last_rd直接相连，编码器1的next_rd与编码器2的last_rd直接相连，编码器2的next_rd与编码器3的last_rd直接相连，编码器3的next_rd与编码器0的last_rd通过一个D触发器相连。

位宽扩展单元将输入的8位数据DIN[7:0]进行位宽扩展，扩展为32位，输出为32bit数据，分别为DIN0[7:0]，DIN1[7:0]，DIN2[7:0]，DIN3[7:0]。

位宽压缩单元将编码结果40bit的数据即DOUT0[9:0]、DOUT1[9:0]、DOUT2[9:0]和DOUT3[9:0])合并为10bit的数据DOUT0[9:0]输出。

图5中的时钟分频单元进行的是4分频，其工作时钟clk_in_div4频率只有输入时钟ck_in的1/4。其工作原理与2个8B/10B编码器相同。

对图3所示编码器与现有技术的8B/10B编码器比较如下：

在现有的8B/10B编码器中，由于所有的逻辑电路都工作在同一个时钟频率，组合逻辑b的复杂度较高，极易产生时序瓶颈，如图6A中的虚线部分所示，图中的关键时序路径可以抽象为如图5B中的虚线部分所示。

本发明编码器的时序瓶颈如图7A中的虚线部分所示，图7A的关键时序路径可以抽象为如图7B中的虚线部分所示。由于逻辑工作频率比单个编码器降低了一半，同时组合逻辑大小也扩展为单个编码器的两倍。假定单个编码器中的“组合逻辑b”的延时为T1，本发明编码器中编码器0的“组合逻辑b”、编码器1的“组合逻辑b”级联后的延时为T2。如果T2＞＝2×T1，那么本发明就不会带来任何性能改善。但实际情况是，T2＜2×T1，即“两个相同的组合逻辑单元级连的总路径时延”可以做到小于“单个组合逻辑单元的延迟的两倍”。这主要得益于逻辑综合过程中可以将编码器0的“组合逻辑b”和编码器1的“组合逻辑b”合并在一起进行逻辑优化，从而可以得到更好的时序结果。

实施例2

采用与编码器同样的原理，将多个10B/8B解码器进行级联，构成一个新的10B/8B组合解码器。

参阅图8所示，组合解码器包括：两个单个10B/8B解码器(分别命名为解码器0、1)、一个时钟分频单元、位宽扩展单元、位宽压缩单元和触发器单元，在图8中触发器单元采用D触发器。

解码器0和解码器1级联在一起，即将解码器0的next_rd与解码器1的last_rd直接相连，解码器1的next_rd与D触发器的D端相连，解码器0的last_rd端与D触发器的Q端相连；D触发器主要起延时作用，即将解码器1输出的next_rd信号延时一拍后作为解码器0的last_rd信号。

位宽扩展单元和位宽压缩单元分别与时钟输入端、时钟分频单元的输出端、解码器0和解码器1的输出端连接，在输入时钟信号和分频时钟信号的控制下进行数据转换。

解码器的工作过程如下：

位宽扩展单元将输入的10比特数据DIN[9:0]进行位宽扩展，输出为20比特数据，分别为DIN_H[9:0]和DIN_L[9:0]，其中DIN_H[9:0]作为解码器0的输入，DIN_L[9:0]作为解码器1的输入。这样，解码器0根据“当前线路电平极性”(last_rd)(取自触发器的输出)和DIN_H[9:0]，就可以完成一次解码(解码器0、1必须保证符合IEEE 802.3z标准)，其输出结果为“解码后的线路电平极性”next_rd以及8bit数据DOUT_H[7:0]。解码器1的工作过程也一样，只是其输入的“当前线路电平极性”last_rd直接取自解码器0输出的next_rd(而不是取自触发器)。由此可见，在一次解码过程中，解码器0首先完成解码，然后解码器1的工作依赖于解码器0的解码结果才能完成工作。两个解码器都完成了一次解码后，就可以将两个解码器输出的16位的解码数据(DOUT_H[7:0]、DOUT_L[7:0])送给位宽压缩单元，同时将解码器1输出的next_rd送触发器保存(下一次解码时，解码器0要使用该信息)。位宽压缩单元再将16bit数据压缩为8bit数据输出。

为了进一步提升解码器性能，可以将更多的10B/8B解码器级联进行解码。参阅图9所示，采用4个10B/8B解码器级联，生成一个新的10B/8B组合解码器。4个单个10B/8B解码器的级联关系为：解码器0的next_rd与解码器1的last_rd直接相连，解码器1的next_rd与解码器2的last_rd直接相连，解码器2的next_rd与解码器3的last_rd直接相连，解码器3的next_rd与解码器0的last_rd通过一个D触发器相连。图9中的时钟分频单元进行的是4分频，其工作时钟clk_in_div4频率只有输入时钟ck_in的1/4。其工作原理与2个10B/8B解码器相同。

同样，对于是否需要位宽扩展单元和位宽压缩单元与实施例1同理，不再赘述。

本发明不仅适用于8B/10B编码器和10B/8B解码器，同样也适用于其他功能类似的编、解码器。

显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若对本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。

Claims (12)

1、一种组合编码器，其特征在于包括：

至少两个编码器，各编码器通过线路电平极性信号线级联，使前一级编码器输出的编码后线路电平极性作为后一级编码器的当前线路电平极性；

触发器单元，其输入端与最后一级编码器的编码后线路电平极性输出端相连，其输出端与第一级编码器的当前线路电平极性输入端相连；

时钟分频单元，将接收的输入时钟信号分频后输出到所述各编码器。

2、如权利要求1所述的组合编码器，其特征在于，该组合编码器还包括：

位宽扩展单元，分别与时钟分频单元和各编码器连接，在输入时钟和分频时钟控制下将输入的数据进行位扩展后输出至各编码器。

3、如权利要求1或2所述的组合编码器，其特征在于，该组合编码器还包括：

位宽压缩单元，分别与时钟分频单元和各编码器连接，在输入时钟和分频时钟控制下将各编码器输出的数据进行位压缩后输出。

4、如权利要求3所述的组合编码器，其特征在于，所述时钟分频单元的分频数与编码器的个数相同。

5、如权利要求1所述的组合编码器，其特征在于，所述触发器单元为一个D触发器。

6、如权利要求1所述的组合编码器，其特征在于，所述各编码器为8B/10B编码器。

7、一种组合解码器，其特征在于包括：

至少两个解码器，各解码器通过线路电平极性信号线级联，使前一级解码器输出的解码后线路电平极性作为后一级解码器的当前线路电平极性；

触发器单元，其输入端与最后一级解码器的解码后线路电平极性输出端相连，其输出端与第一级解码器的当前线路电平极性输入端相连；

时钟分频单元，将接收的输入时钟信号分频后输出到所述各解码器。

8、如权利要求7所述的组合解码器，其特征在于，该组合解码器还包括：

位宽扩展单元，分别与时钟分频单元和各解码器连接，在输入时钟和分频时钟控制下将输入的数据进行位扩展后输出至各解码器。

9、如权利要求7或8所述的组合解码器，其特征在于，该组合解码器还包括：

位宽压缩单元，分别与时钟分频单元和各解码器连接，在输入时钟和分频时钟控制下将各解码器输出的数据进行位压缩后输出。

10、如权利要求9所述的组合解码器，其特征在于，所述时钟分频单元的分频数与解码器的个数相同。

11、如权利要求7所述的组合解码器，其特征在于，所述触发器单元为一个D触发器。

12、如权利要求7所述的组合解码器，其特征在于，所述各解码器为10B/8B解码器。

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