CN113053293B - 移位寄存器单元、栅极驱动电路、显示面板 - Google Patents

Abstract

本公开涉及显示技术领域，提出一种移位寄存器单元、栅极驱动电路、显示面板。该移位寄存器单元包括：输入电路、第一控制电路、第二控制电路、输出电路、耦合电路、第一存储电路、第二存储电路，输入电路连接信号输入端、第一节点、第一时钟信号端、第二节点、第三节点；第一控制电路连接第一电源端、第三节点、信号输入端、第二时钟信号端；第二控制电路连接第一电源端、第一节点、第二节点、第四节点；输出电路连接第四节点、第二节点、信号输出端、第一电源端、第二电源端；耦合电路连接于所述第一时钟信号端和所述第三节点之间；第一存储电路连接所述第四节点；第二存储电路连接所述第二节点。该移位寄存器单元具有稳定的输出。

Description

移位寄存器单元、栅极驱动电路、显示面板

技术领域

本公开涉及显示技术领域，尤其涉及一种移位寄存器单元、栅极驱动电路、显示面板。

背景技术

在显示面板中，像素驱动电路通常需要栅极驱动电路提供栅极驱动信号，栅极驱动电路可以由级联的多个移位寄存器单元组成，多个移位寄存器单元可以依次输出移位信号以形成上述栅极驱动信号。然而，现有技术中，移位寄存器单元输出的移位信号并不稳定，从而导致像素驱动电路驱动异常。

需要说明的是，在上述背景技术部分公开的信息仅用于加强对本公开的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

公开内容

根据本公开的一个方面，提供一种移位寄存器单元，其中，该移位寄存器单元包括：输入电路、第一控制电路、第二控制电路、输出电路、耦合电路、第一存储电路、第二存储电路，输入电路连接信号输入端、第一节点、第一时钟信号端、第二节点、第三节点，用于响应所述第一时钟信号端的信号将所述信号输入端的信号传输到所述第一节点，以及用于响应所述第三节点的信号将所述第一时钟信号端的信号传输到所述第二节点；第一控制电路连接第一电源端、第三节点、信号输入端、第二时钟信号端，用于响应所述信号输入端、第二时钟信号端中的至少一个信号端的信号将所述第一电源端的信号传输到所述第三节点；第二控制电路连接第一电源端、第一节点、第二节点、第四节点，用于响应所述第一节点的信号将所述第一电源端的信号传输到所述第二节点，以及用于响应所述第二节点的信号将所述第一电源端的信号传输到所述第四节点，其中，所述第一节点和第四节点连接；输出电路连接第四节点、第二节点、信号输出端、第一电源端、第二电源端，用于响应所述第四节点的信号将所述第二电源端的信号传输到所述信号输出端，以及用于响应所述第二节点的信号将所述第一电源端的信号传输到所述信号输出端；耦合电路连接于所述第一时钟信号端和所述第三节点之间，用于将所述第一时钟信号端的信号耦合到所述第三节点；第一存储电路连接所述第四节点；第二存储电路连接所述第二节点。

本公开一种示例性实施例中，还包括：第三控制电路，第三控制电路连接所述信号输入端、第二节点、第二时钟信号端、第二电源端，用于响应所述信号输入端和第二时钟信号端的信号将所述第二电源的信号传输到所述第二节点。

本公开一种示例性实施例中，还包括：隔离电路，隔离电路连接于所述第一节点、第四节点、第二电源端，用于响应所述第二电源端信号导通所述第一节点和第四节点。

本公开一种示例性实施例中，所述输入电路包括：第一开关晶体管、第二开关晶体管，第一开关晶体管的第一极连接信号输入端，第二极连接所述第一节点，栅极连接所述第一时钟信号端；第二开关晶体管的第一极连接所述第一时钟信号端，第二连接所述第二节点，栅极连接所述第三节点。

本公开一种示例性实施例中，所述第一控制电路包括：第三开关晶体管、第四开关晶体管，第三开关晶体管的第一极连接所述第一电源端，第二极连接所述第三节点，栅极连接所述信号输入端；第四开关晶体管的第一极连接所述第一电源端，第二极连接所述第三节点，栅极连接所述第二时钟信号端。

本公开一种示例性实施例中，所述第二控制电路包括：第五开关晶体管、第六开关晶体管，第五开关晶体管的第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述第一节点；第六开关晶体管的第一极连接所述第一电源端，第二极连接所述第四节点，栅极连接所述第二节点。

本公开一种示例性实施例中，所述输出电路包括：第七开关晶体管、第八开关晶体管，第七开关晶体管的第一极连接所述第二电源端，第二极连接所述信号输出端，栅极连接所述第四节点；第八开关晶体管的第一极连接所述第一电源端，第二级连接所述信号输出端，栅极连接所述第二节点。

本公开一种示例性实施例中，所述耦合电路包括：第一电容，第一电容连接于所述第一时钟信号端和所述第三节点之间；所述第一存储电路包括：第二电容，第二电容连接于所述第四节点和所述信号输出端之间；所述第二存储电路包括：第三电容，第三电容连接于所述第二节点和所述第一电源端之间。

本公开一种示例性实施例中，所述第三控制电路包括：第九开关晶体管、第十开关晶体管，第九开关晶体管的第一极连接所述第二电源端，栅极连接所述信号输入端；第十开关晶体管的第一极连接所述第九开关晶体管的第二极，第二极连接所述第二节点，栅极连接所述第二时钟信号端。

本公开一种示例性实施例中，所述隔离电路包括：第十一开关晶体管，第十一开关晶体管的第一极连接所述第一节点，第二极连接所述第四节点，栅极连接所述第二电源端。

根据本公开的一个方面，提供一种移位寄存器单元驱动方法，其中，用于驱动上述的移位寄存器单元，所述驱动方法包括：

在第一阶段，向第二时钟信号端、信号输入端输入有效电平信号，向第一时钟信号端输入无效电平信号；

在第二阶段，向第一时钟信号端、信号输入端输入有效电平信号，向第二时钟信号端输入无效电平信号；

在第三阶段，向第一时钟信号端、信号输入端输入无效电平信号，向第二时钟信号端输入有效电平信号；

在第四阶段，向第二时钟信号端、信号输入端输入无效电平信号，向第一时钟信号端输入有效电平信号。

根据本公开的一个方面，提供一种栅极驱动电路，其中，包括：多个级联的上述的移位寄存器单元。

根据本公开的一个方面，提供一种显示面板，包括上述的栅极驱动电路。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本公开。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本公开的实施例，并与说明书一起用于解释本公开的原理。显而易见地，下面描述中的附图仅仅是本公开的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为本公开移位寄存器单元一种示例性实施例的结构示意图；

图2为图1中移位寄存器单元各节点的时序图；

图3为图1中移位寄存器单元在第一阶段的状态图；

图4为图1中移位寄存器单元在第二阶段的状态图；

图5为图1中移位寄存器单元在第三阶段的状态图；

图6为图1中移位寄存器单元在第四阶段的状态图；

图7为本公开移位寄存器单元另一种示例性实施例的结构示意图；

图8为图7中移位寄存器单元在第一阶段的状态图；

图9为图7中移位寄存器单元在第二阶段的状态图；

图10为图7中移位寄存器单元在第三阶段的状态图；

图11为图7中移位寄存器单元在第四阶段的状态图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本公开将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

本示例性实施例首先提供一种移位寄存器单元，如图1所示，为本公开移位寄存器单元一种示例性实施例的结构示意图。其中，该移位寄存器单元可以包括：输入电路1、第一控制电路2、第二控制电路3、输出电路4、耦合电路5、第一存储电路6、第二存储电路7。输入电路1可以连接信号输入端IN、第一节点N1、第一时钟信号端CK、第二节点N2、第三节点N3，用于响应所述第一时钟信号端CK的信号将所述信号输入端IN的信号传输到所述第一节点N1，以及用于响应所述第三节点N3的信号将所述第一时钟信号端CK的信号传输到所述第二节点N2；第一控制电路2可以连接第一电源端VGL、第三节点N3、信号输入端IN、第二时钟信号端CB，用于响应所述信号输入端IN、第二时钟信号端CB中的至少一个信号端的信号将所述第一电源端VGL的信号传输到所述第三节点N3；第二控制电路3可以连接第一电源端VGL、第一节点N1、第二节点N2、第四节点N4，用于响应所述第一节点N1的信号将所述第一电源端VGL的信号传输到所述第二节点N2，以及用于响应所述第二节点N2的信号将所述第一电源端VGL的信号传输到所述第四节点N4，其中，所述第一节点N1和第四节点N4连接；输出电路4可以连接第四节点N4、第二节点N2、信号输出端OUT、第一电源端VGL、第二电源端VGH，用于响应所述第四节点N4的信号将所述第二电源端VGH的信号传输到所述信号输出端OUT，以及用于响应所述第二节点N2的信号将所述第一电源端VGL的信号传输到所述信号输出端OUT；耦合电路5可以连接于所述第一时钟信号端CK和所述第三节点N3之间，用于将所述第一时钟信号端Ck的信号耦合到所述第三节点N3；第一存储电路6可以连接所述第四节点N4；第二存储电路7可以连接所述第二节点N2。其中，所述第一节点N1和第四节点N4连接，可以理解为，第一节点N1和第四节点N4直接连接或间接连接。

本示例性实施例中，第一电源端VGL可以持续输出无效电平，第二电源端VGH可以持续输出有效电平。该移位寄存器单元的驱动方法可以包括四个阶段：第一阶段、第二阶段、第三阶段、第四阶段。在第一阶段：可以向第二时钟信号端CB、信号输入端IN输入有效电平信号，向第一时钟信号端CK输入无效电平信号，第一控制电路2在信号输入端IN有效电平作用下，将第一电源端VGL的无效电平传输到第三节点，输入电路1在第一时钟信号端CK、第三节点N3无效电平作用下关断，第四节点N4维持上一阶段(第四阶段)的无效电平，第二节点N2维持上一阶段的有效电平，输出电路4响应第二节点N2的有效电平将第一电源端的无效电平传输到信号输出端OUT。在第二阶段：向第一时钟信号端CK、信号输入端IN输入有效电平信号，向第二时钟信号端CB输入无效电平信号，输入电路1响应第一时钟信号端CK的有效电平将信号输入端IN的有效电平传输到第一节点N1和第四节点N4，第二控制电路3响应第一节点N1的有效电平将第一电源端的无效电平传输到第二节点，输出电路4响应第四节点的有效电平将第二电源端的有效电平传输到信号输出端OUT。在第三阶段：向第一时钟信号端CK、信号输入端IN输入无效电平信号，向第二时钟信号端CB输入有效电平信号，第一节点N1、第四节点N4在第一存储电路6作用下维持上一阶段的有效电平，第二节点在第二存储电路7作用下维持上一阶段的无效电平，信号输出端OUT依然输出有效电平。在第四阶段：向第二时钟信号端CB、信号输入端IN输入无效电平信号，向第一时钟信号端CK输入有效电平信号，输入电路1响应第一时钟信号端CK的有效电平将信号输入端IN的无效电平传输到第一节点、第四节点，第三节点在耦合电路5作用下，从而无效电平跳变为有效电平，输入电路响应第三节点的有效电平将第一时钟信号端CK有效电平传输到第二节点，输出电路4响应第二节点的有效电平将第一电源端的无效电平传输到信号输出端OUT。从而该移位寄存器单元能够在第一时钟信号端、第二时钟信号端、信号输入端控制下稳定输出移位信号。需要说明的是，有效电平为能够驱动电路工作的电平，例如，如图1所示，输入电路可以包括N型的第一开关晶体管T1，则有效电平为高电平。

本示例性实施例中，如图1所示，所述输入电路1可以包括：第一开关晶体管T1、第二开关晶体管T2，第一开关晶体管T1的第一极连接信号输入端IN，第二极连接所述第一节点N1，栅极连接所述第一时钟信号端CK；第二开关晶体管T2的第一极连接所述第一时钟信号端CK，第二连接所述第二节点N2，栅极连接所述第三节点N3。

本示例性实施例中，如图1所示，所述第一控制电路2可以包括：第三开关晶体管T3、第四开关晶体管T4，第三开关晶体管T3的第一极连接所述第一电源端VGL，第二极连接所述第三节点N3，栅极连接所述信号输入端IN；第四开关晶体管T4的第一极连接所述第一电源端VGL，第二极连接所述第三节点N3，栅极连接所述第二时钟信号端CB。

本示例性实施例中，如图1所示，所述第二控制电路3可以包括：第五开关晶体管T5、第六开关晶体管T6，第五开关晶体管T5的第一极连接所述第一电源端VGL，第二极连接所述第二节点N2，栅极连接所述第一节点N1；第六开关晶体管T6的第一极连接所述第一电源端VGL，第二极连接所述第四节点N4，栅极连接所述第二节点N2。

本示例性实施例中，如图1所示，所述输出电路4可以包括：第七开关晶体管T7、第八开关晶体管T8，第七开关晶体管T7的第一极连接所述第二电源端VGH，第二极连接所述信号输出端OUT，栅极连接所述第四节点N4；第八开关晶体管T8的第一极连接所述第一电源端VGL，第二级连接所述信号输出端OUT，栅极连接所述第二节点N2。

本示例性实施例中，如图1所示，所述耦合电路5可以包括：第一电容C1，第一电容C1连接于所述第一时钟信号端CK和所述第三节点N3之间。所述第一存储电路6可以连接于所述第四节点N4和所述信号输出端OUT之间，第一存储电路6可以包括：第二电容C2，第二电容C2连接于所述第四节点N4和所述信号输出端OUT之间。所述第二存储电路7可以连接于所述第二节点N2和所述第一电源端VGL之间，所述第二存储电路7可以包括：第三电容C3，第三电容C3连接于所述第二节点N2和所述第一电源端VGL之间。

本示例性实施例中，如图1所示，该移位寄存器单元还可以包括：隔离电路8，隔离电路8可以连接于所述第一节点N1、第四节点N4、第二电源端VGH，用于响应所述第二电源端VGH信号导通所述第一节点N1和第四节点N4。隔离电路8能够在第四节点N4电压过大时，隔离第四节点N4和第一节点N1。

本示例性实施例中，如图1所示，所述隔离电路8可以包括：第十一开关晶体管T11，第十一开关晶体管T11的第一极连接所述第一节点N1，第二极连接所述第四节点N4，栅极连接所述第二电源端VGH。

应该理解的是，在其他示例性实施例中，上述的输入电路1、第一控制电路2、第二控制电路3、输出电路4、耦合电路5、第一存储电路6、第二存储电路7、隔离电路8还可以有其他结构，该移位寄存器单元也可以不包括隔离电路，第一节点和第四节点可以直接连接。这些都属于本公开的保护范围。

本示例性实施例中，如图1所示，上述开关晶体管可以为N型开关晶体管，第一电源端VGL可以为低电平信号端，第二电源端VGH可以为高电平信号端。应该理解的是，在其他示例性实施例中，上述开关晶体管也可以为P型晶体管，相应的，第一电源端VGL可以为高电平信号端，第二电源端VGH可以为低电平信号端。

如图2所示，图2为图1中移位寄存器单元各节点的时序图，其中，CK表示第一时钟信号端的时序，CB表示第二时钟信号端的时序，IN表示信号输入端的时序，OUT表示信号输出端的时序。该移位寄存器单元的驱动方法可以包括四个阶段：第一阶段t1、第二阶段t2、第三阶段t3、第四阶段t4。需要说明的是，图2中各节点的时序图为理想状态下的时序图，实际中，各节点的时序图具有一定时长的上升沿和下降沿。

如图3所示，为图1中移位寄存器单元在第一阶段t1的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第一阶段t1，第二时钟信号端CB、信号输入端IN输出高电平信号，第一时钟信号端CK输出低电平信号。第一开关晶体管T1关断，第一节点N1和第四节点N4维持上一阶段(第四阶段)的低电平信号，第七开关晶体管T7关断；第三开关晶体管T3、第四开关晶体管T4导通，第一电源端VGL向第三节点输入低电平信号，第二开关晶体管T2关断，第二节点维持上一阶段的高电平信号，第八开关晶体管T8导通，第一电源端VGL通过第八开关晶体管T8向信号输出端OUT输出低电平信号。

如图4所示，为图1中移位寄存器单元在第二阶段t2的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第二阶段t2，第一时钟信号端CK、信号输入端IN输出高电平信号，第二时钟信号端CB输出低电平信号。第一开关晶体管T1导通，信号输入端IN向第一节点N1输入高电平信号，第十一开关晶体管T11导通，第一节点N1向第四节点N4输入高电平信号，第七开关晶体管T7导通，第二电源端VGH通过第七开关晶体管T7向信号输出端OUT输入高电平信号，当信号输出端OUT输出高电平信号时，第四节点N4(第十一开关晶体管的源极)在第二电容C2耦合作用下电压升高，第十一开关晶体管T11的栅源电压差小于其阈值电压，第十一开关晶体管关断；同时第五开关晶体管T5导通，第一电源端VGL向第二节点输入低电平信号，第八开关晶体管T8关断。第十一开关晶体管T11隔离第一节点N1和第四节点N4可以避免由于第一节点N1的电压过高而关断第一开关晶体管T1。其中，当第一开关晶体管T1关断时，第一节点N1为悬浮状态，其电压不稳定。

如图5所示，为图1中移位寄存器单元在第三阶段t3的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第三阶段，第一时钟信号端CK、信号输入端IN输出低电平信号，第二时钟信号端CB输出高电平信号。第一开关晶体管T1关断，第一节点N1、第四节点N4维持上一阶段的高电平信号，第七开关晶体管T7导通，第二电源端VGH向信号输出端OUT输入高电平信号，第十一开关晶体管持续关断；第五开关晶体管T5持续导通，第二节点N2为低电平信号，第八开关晶体管T8关断。

如图6所示，为图1中移位寄存器单元在第四阶段t4的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第四阶段t4，第二时钟信号端CB、信号输入端IN输出低电平信号，第一时钟信号端CK输出高电平信号。第一开关晶体管T1导通，信号输入端IN向第一节点N1、第四节点N4输入低电平信号，第七开关晶体管T7关断；第一时钟信号端CK由低电平变为高电平，第三节点N3在第一电容C1耦合作用下电压变为高电平，第二开关晶体管T2导通，第一时钟信号端CK向第二节点N2输入高电平信号，第八开关晶体管T8导通，第一电源端VGL向信号输出端OUT输入低电平信号。

该移位寄存器单元不仅能够稳定输出移位信号，同时该移位寄存器单元具有较为简单结构，其成本较低。

如图7所示，为本公开移位寄存器单元另一种示例性实施例的结构示意图。相较于图1所示的移位寄存器单元，该移位寄存器单元还包括：第三控制电路9，所述第三控制电路9可以包括：第九开关晶体管T9、第十开关晶体管T10，第九开关晶体管T9的第一极连接所述第二电源端VGH，栅极连接所述信号输入端IN；第十开关晶体管的第一极连接所述第九开关晶体管的第二极，第二极连接所述第二节点N2，栅极连接所述第二时钟信号端CB。

图7所示移位寄存器单元的驱动方法同样可以包括四个阶段，其中，该移位寄存器单元中各个节点在各阶段的时序可以如图2所示。

如图8所示，为图7中移位寄存器单元在第一阶段t1的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第一阶段t1，第二时钟信号端CB、信号输入端IN输出高电平信号，第一时钟信号端CK输出低电平信号。第一开关晶体管T1关断，第一节点N1和第四节点N4维持上一阶段(第四阶段)的低电平信号，第七开关晶体管T7关断；第三开关晶体管T3、第四开关晶体管T4导通，第一电源端VGL向第三节点输入低电平信号，第二开关晶体管T2关断，第九开关晶体管T9、第十开关晶体管T10导通，第二电源端VGH向第二节点N2输入高电平信号，第八开关晶体管T8导通，第一电源端VGL通过第八开关晶体管T8向信号输出端OUT输出低电平信号。

如图9所示，为图7中移位寄存器单元在第二阶段t2的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第二阶段t2，第一时钟信号端CK、信号输入端IN输出高电平信号，第二时钟信号端CB输出低电平信号。第一开关晶体管T1导通，信号输入端IN向第一节点N1输入高电平信号，第十一开关晶体管T11导通，第一节点N1向第四节点N4输入高电平信号，第七开关晶体管T7导通，第二电源端VGH通过第七开关晶体管T7向信号输出端OUT输入高电平信号，当信号输出端OUT输出高电平信号时，第四节点N4(第十一开关晶体管的源极)在第二电容C2耦合作用下电压升高，第十一开关晶体管T11的栅源电压差小于其阈值电压，第十一开关晶体管关断；同时第五开关晶体管T5导通，第一电源端VGL向第二节点输入低电平信号，第八开关晶体管T8关断。

如图10所示，为图7中移位寄存器单元在第三阶段t3的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第三阶段，第一时钟信号端CK、信号输入端IN输出低电平信号，第二时钟信号端CB输出高电平信号。第一开关晶体管T1关断，第一节点N1、第四节点N4维持上一阶段的高电平信号，第七开关晶体管T7导通，第二电源端VGH向信号输出端OUT输入高电平信号，第十一开关晶体管持续关断；第五开关晶体管T5持续导通，第二节点N2为低电平信号，第八开关晶体管T8关断。

如图11所示，为图7中移位寄存器单元在第四阶段t4的状态图，其中，打叉的开关晶体管关断，未打叉的开关晶体管导通。在第四阶段t4，第二时钟信号端CB、信号输入端IN输出低电平信号，第一时钟信号端CK输出高电平信号。第一开关晶体管T1导通，信号输入端IN向第一节点N1、第四节点N4输入低电平信号，第七开关晶体管T7关断；第一时钟信号端CK由低电平变为高电平，第三节点N3在第一电容C1耦合作用下电压变为高电平，第二开关晶体管T2导通，第一时钟信号端CK向第二节点N2输入高电平信号，第八开关晶体管T8导通，第一电源端VGL向信号输出端OUT输入低电平信号。

图7所示的移位寄存器单元相较于图1所示的移位寄存器单元能够在第一阶段向第二节点N2输入高电平信号，以使第八开关晶体管T8能够在第一阶段充分导通。

本示例性实施例还提供一种移位寄存器单元驱动方法，其中，用于驱动上述的移位寄存器单元，所述驱动方法包括：

在第一阶段，向第二时钟信号端、信号输入端输入有效电平信号，向第一时钟信号端输入无效电平信号；

在第二阶段，向第一时钟信号端、信号输入端输入有效电平信号，向第二时钟信号端输入无效电平信号；

在第三阶段，向第一时钟信号端、信号输入端输入无效电平信号，向第二时钟信号端输入有效电平信号；

在第四阶段，向第二时钟信号端、信号输入端输入无效电平信号，向第一时钟信号端输入有效电平信号。

该驱动方法在上述内容中已作出详细说明，此处不再赘述。

本示例性实施例还提供一种栅极驱动电路，其中，包括：多个级联的上述的移位寄存器单元。其中，上一级移位寄存器单元的信号输出端可以连接下一级移位寄存器单元的信号输入端。

本示例性实施例还提供一种显示面板，包括上述的栅极驱动电路。该显示面板可以用于形成手机、平板电脑等显示装置。

本领域技术人员在考虑说明书及实践这里公开的内容后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限定。

Claims (13)

1.一种移位寄存器单元，其中，包括：

输入电路，连接信号输入端、第一节点、第一时钟信号端、第二节点、第三节点，用于响应所述第一时钟信号端的信号将所述信号输入端的信号传输到所述第一节点，以及用于响应所述第三节点的信号将所述第一时钟信号端的信号传输到所述第二节点；

第一控制电路，连接第一电源端、第三节点、信号输入端、第二时钟信号端，用于响应所述信号输入端、第二时钟信号端中的至少一个信号端的信号将所述第一电源端的信号传输到所述第三节点；

第二控制电路，连接第一电源端、第一节点、第二节点、第四节点，用于响应所述第一节点的信号将所述第一电源端的信号传输到所述第二节点，以及用于响应所述第二节点的信号将所述第一电源端的信号传输到所述第四节点，其中，所述第一节点和第四节点连接；

输出电路，连接第四节点、第二节点、信号输出端、第一电源端、第二电源端，用于响应所述第四节点的信号将所述第二电源端的信号传输到所述信号输出端，以及用于响应所述第二节点的信号将所述第一电源端的信号传输到所述信号输出端；

耦合电路，连接于所述第一时钟信号端和所述第三节点之间，用于将所述第一时钟信号端的信号耦合到所述第三节点；

第一存储电路，连接所述第四节点；

第二存储电路，连接所述第二节点。

2.根据权利要求1所述的移位寄存器单元，其中，还包括：

第三控制电路，连接所述信号输入端、第二节点、第二时钟信号端、第二电源端，用于响应所述信号输入端和第二时钟信号端的信号将所述第二电源的信号传输到所述第二节点。

3.根据权利要求1或2所述的移位寄存器单元，其中，所述第一存储电路连接于所述第四节点和所述信号输出端之间，所述移位寄存器单元还包括：

隔离电路，连接于所述第一节点、第四节点、第二电源端，用于响应所述第二电源端信号导通所述第一节点和第四节点。

4.根据权利要求1所述的移位寄存器单元，其中，所述输入电路包括：

第一开关晶体管，第一极连接信号输入端，第二极连接所述第一节点，栅极连接所述第一时钟信号端；

第二开关晶体管，第一极连接所述第一时钟信号端，第二连接所述第二节点，栅极连接所述第三节点。

5.根据权利要求1所述的移位寄存器单元，其中，所述第一控制电路包括：

第三开关晶体管，第一极连接所述第一电源端，第二极连接所述第三节点，栅极连接所述信号输入端；

第四开关晶体管，第一极连接所述第一电源端，第二极连接所述第三节点，栅极连接所述第二时钟信号端。

6.根据权利要求1所述的移位寄存器单元，其中，所述第二控制电路包括：

第五开关晶体管，第一极连接所述第一电源端，第二极连接所述第二节点，栅极连接所述第一节点；

第六开关晶体管，第一极连接所述第一电源端，第二极连接所述第四节点，栅极连接所述第二节点。

7.根据权利要求1所述的移位寄存器单元，其中，所述输出电路包括：

第七开关晶体管，第一极连接所述第二电源端，第二极连接所述信号输出端，栅极连接所述第四节点；

第八开关晶体管，第一极连接所述第一电源端，第二级连接所述信号输出端，栅极连接所述第二节点。

8.根据权利要求1所述的移位寄存器单元，其中，

所述耦合电路包括：

第一电容，连接于所述第一时钟信号端和所述第三节点之间；

所述第一存储电路包括：

第二电容，连接于所述第四节点和所述信号输出端之间；

所述第二存储电路包括：

第三电容，连接于所述第二节点和所述第一电源端之间。

9.根据权利要求2所述的移位寄存器单元，其中，所述第三控制电路包括：

第九开关晶体管，第一极连接所述第二电源端，栅极连接所述信号输入端；

第十开关晶体管，第一极连接所述第九开关晶体管的第二极，第二极连接所述第二节点，栅极连接所述第二时钟信号端。

10.根据权利要求3所述的移位寄存器单元，其中，所述隔离电路包括：

第十一开关晶体管，第一极连接所述第一节点，第二极连接所述第四节点，栅极连接所述第二电源端。

11.一种移位寄存器单元驱动方法，其中，用于驱动权利要求1-10任一项所述的移位寄存器单元，所述驱动方法包括：

在第一阶段，向第二时钟信号端、信号输入端输入有效电平信号，向第一时钟信号端输入无效电平信号；

在第二阶段，向第一时钟信号端、信号输入端输入有效电平信号，向第二时钟信号端输入无效电平信号；

在第三阶段，向第一时钟信号端、信号输入端输入无效电平信号，向第二时钟信号端输入有效电平信号；

在第四阶段，向第二时钟信号端、信号输入端输入无效电平信号，向第一时钟信号端输入有效电平信号。

12.一种栅极驱动电路，其中，包括：多个级联的权利要求1-10任一项所述的移位寄存器单元。

13.一种显示面板，包括权利要求12所述的栅极驱动电路。

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