CN110767255B - 移位寄存器单元及驱动方法、栅极驱动电路、显示面板 - Google Patents

Abstract

本发明涉及显示技术领域，提出一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板，该移位寄存器单元包括：第一信号端，用于交替输出高低电平；第二信号端，用于交替输出高低电平，且第二信号端和第一信号端输出信号的电平逻辑相反；第一下拉控制电路；第二下拉控制电路；第一下拉电路，连接第一下拉节点、第二信号端以及下拉目标节点，用于响应第一下拉节点的信号将第二信号端的信号传输到下拉目标节点；第二下拉电路，连接第一下拉节点、第一信号端以及下拉目标节点，用于响应第二下拉节点的信号将第一信号端的信号传输到下拉目标节点；该移位寄存单元能够避免第一下拉电路和第二下拉电路中晶体管的阈值漂移。

Description

移位寄存器单元及驱动方法、栅极驱动电路、显示面板

技术领域

本发明涉及显示技术领域，尤其涉及一种移位寄存器单元及驱动方法、栅极驱动电路、显示面板。

背景技术

显示技术领域中，栅极驱动电路一般用于逐行向显示区的像素单元发送栅极驱动信号，从而实现像素单元逐行接收数据信号。栅极驱动电路一般包括多级连接的移位寄存器单元，每一个移位寄存器单元的输出端与一行像素单元连接，用于向像素单元发送上述栅极驱动信号。

相关技术中，移位寄存器单元包括有下拉电路，下拉电路用于其所在像素行处于非扫描状态时，向移位寄存器单元的上拉节点和/或输出信号端写入无效信号，以使移位寄存器单元输出无效驱动信号。

然而，由于下拉电路中的晶体管长期处于偏压状态，从而会导致该晶体管阈值发生漂移。当该晶体管阈值发生漂移后，显示面板会出现显示异常。例如，显示面板在关机时出现画面抖动。

需要说明的是，在上述背景技术部分发明的信息仅用于加强对本发明的背景的理解，因此可以包括不构成对本领域普通技术人员已知的现有技术的信息。

发明内容

本发明的目的在于提供一种移位寄存器单元及驱动方法、栅极驱动电路、显示面板，该移位寄存器单元能够解决下拉电路中晶体管阈值漂移的技术问题。

本发明的其他特性和优点将通过下面的详细描述变得显然，或部分地通过本发明的实践而习得。

根据本发明的一个方面，提供一种移位寄存器单元，该移位寄存器单元包括：第一信号端、第二信号端、第一下拉控制电路、第二下拉控制电路、第一下拉电路、第二下拉电路。第一信号端用于交替输出高低电平；第二信号端用于交替输出高低电平，且所述第二信号端和所述第一信号端输出信号的电平逻辑相反；第一下拉控制电路连接所述第二信号端、上拉节点、第一下拉节点、第三信号端、第一下拉控制节点，用于响应所述上拉节点的信号将所述第三信号端的信号传输到所述第一下拉节点以及第一下拉控制节点，以及用于响应所述第二信号端的信号将所述第二信号端的信号传输到所述第一下拉节点、第一下拉控制节点；第二下拉控制电路连接所述第一信号端、上拉节点、第二下拉节点、第三信号端、第二下拉控制节点，用于响应所述上拉节点的信号将所述第三信号端的信号传输到所述第二下拉节点以及第二下拉控制节点，以及用于响应所述第一信号端的信号将所述第一信号端的信号传输到所述第二下拉节点以及第二下拉控制节点；第一下拉电路连接所述第一下拉节点、第一信号端以及下拉目标节点，用于响应所述第一下拉节点的信号将所述第一信号端的信号传输到所述下拉目标节点；第二下拉电路连接所述第二下拉节点、第二信号端以及下拉目标节点，用于响应所述第二下拉节点的信号将所述第二信号端的信号传输到所述下拉目标节点；其中，所述下拉目标节点包括第一输出端、第二输出端、上拉节点中的一种或多种。

本发明的一种示例性实施例中，所述下拉目标节点包括所述第一输出端，所述第一下拉电路包括第一开关单元，第一开关单元的控制端连接所述第一下拉节点，第一端连接所述第一输出端，第二端连接所述第一信号端；所述第二下拉电路包括第二开关单元，第二开关单元的控制端连接所述第二下拉节点，第一端连接所述第一输出端，第二端连接所述第二信号端。

本发明的一种示例性实施例中，所述下拉目标节点包括所述第二输出端，所述第一下拉电路还包括第三开关单元，第三开关单元的控制端连接所述第一下拉节点，第一端连接所述第一信号端，第二端连接所述第二输出端；所述第二下拉电路还包括第四开关单元，第四开关单元的控制端连接所述第二下拉节点，第一端连接所述第二信号端，第二端连接所述第二输出端。

本发明的一种示例性实施例中，所述下拉目标节点包括所述上拉节点，所述第一下拉电路还包括第五开关单元，第五开关单元的控制端连接所述第一下拉节点，第一端连接所述第一信号端，第二端连接所述上拉节点；所述第二下拉电路还包括第六开关单元，第六开关单元的控制端连接所述第二下拉节点，第一端连接所述第二信号端，第二端连接所述上拉节点。

本发明的一种示例性实施例中，该移位寄存器单元还包括：输入电路、第一输出电路、第二输出电路、第一复位电路、第二复位电路。输入电路连接所述上拉节点、信号输入端，用于响应所述信号输入端的信号将所述信号输入端的信号传输到所述上拉节点；第一输出电路连接所述上拉节点、时钟信号端、第一输出端，用于响应所述上拉节点的信号将所述时钟信号端的信号传输到所述第一输出端；第二输出电路连接所述上拉节点、时钟信号端、第二输出端，用于响应所述上拉节点的信号将所述时钟信号端的信号传输到所述第二输出端；第一复位电路连接所述第三信号端、第一复位信号端以及上拉节点，用于响应所述第一复位信号端的信号将所述第三信号端的信号传输到所述上拉节点；第二复位电路连接所述第三信号端、第二复位信号端以及上拉节点，用于响应所述第二复位信号端的信号将所述第三信号端的信号传输到所述上拉节点。

本发明的一种示例性实施例中，所述第一下拉控制电路包括：第七开关单元、第八开关单元、第九开关单元、第十开关单元，第七开关单元的控制端连接所述第二信号端，第一端连接所述第二信号端，第二端连接所述第一下拉控制节点；第八开关单元的控制端连接所述第一下拉控制节点，第一端连接所述第二信号端，第二端连接所述第一下拉节点；第九开关单元的控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第一下拉控制节点；第十开关单元的控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第一下拉节点。

本发明的一种示例性实施例中，所述第二下拉控制单元包括：第十一开关单元、第十二开关单元、第十三开关单元、第十四开关单元，第十一开关单元的控制端连接所述第一信号端，第一端连接所述第一信号端，第二端连接所述第二下拉控制节点；第十二开关单元的控制端连接所述第二下拉控制节点，第一端连接所述第一信号端，第二端连接所述第二下拉节点；第十三开关单元的控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第二下拉控制节点；第十四开关单元的控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第二下拉节点。

本发明的一种示例性实施例中，所述输入电路包括第十五开关单元，第十五开关单元的控制端连接所述信号输入端，第一端连接所述信号输入端，第二端连接所述上拉节点；所述第一输出电路包括：第十六开关单元、电容，第十六开关单元的控制端连接所述上拉节点，第一端连接所述时钟信号端，第二端连接所述第一输出端；电容连接于所述上拉节点与所述第一输出端之间；所述第二输出电路包括第十七开关单元，第十七开关单元的控制端连接所述上拉节点，第一端连接所述时钟信号端，第二端连接所述第二信号输出端；所述第一复位电路包括第十八开关单元，第十八开关单元的控制端连接所述第一复位信号端，第一端连接所述第三信号端，第二端连接所述上拉节点；所述第二复位电路包括第十九开关单元，第十九开关单元的控制端连接所述第二复位信号端，第一端连接所述第三信号端，第二端连接所述上拉节点。

本发明的一种示例性实施例中，所述第一信号端、第二信号端交替输出的高低电平时长相等。

根据本发明的一个方面，提供一种移位寄存单元驱动方法，用于驱动上述的移位寄存器单元，所述移位寄存器单元应用于显示面板，所述驱动方法包括：

在显示面板显示状态下，利用第一信号端、第二信号端分别交替输出高低电平；

其中，所述第二信号端和所述第一信号端输出信号的电平逻辑相反。

根据本发明的一个方面，提供一种栅极驱动电路，该栅极驱动电路包括级联的多个上述的移位寄存器单元。

根据本发明的一个方面，提供一种显示面板，该显示面板包括上述的栅极驱动电路。

本公开提供一种移位寄存器单元及其驱动方法、栅极驱动电路、显示面板。本公开提供的移位寄存器单元中，第一下拉控制电路和第二下拉控制电路交替工作。当第一信号端为有效电平时，第二信号端为无效电平，第一下拉节点为无效电平，第二下拉节点为有效电平，第二下拉电路处于工作状态。此时，第二下拉电路中晶体管的栅极为有效电平，源极为无效电平，第二下拉电路中的晶体管处于正向漂移；同时，第一下拉电路中晶体管的栅极为无效电平，源极为有效电平，第一下拉电路中的晶体管处于负向漂移。当第一信号端为无效电平时，第二信号端为有效电平，第一下拉节点为有效电平，第二下拉节点为无效电平，第一下拉电路处于工作状态。此时，第一下拉电路中晶体管的栅极为有效电平，源极为无效电平，第一下拉电路中的晶体管处于正向漂移；同时，第二下拉电路中晶体管的栅极为有效电平，源极为无效电平，第二下拉电路中的晶体管处于负向漂移。第一下拉电路、第二下拉电路中的晶体管在第一下拉控制电路和第二下拉控制电路交替工作中具有不同的阈值偏移方向，从而使得第一下拉电路、第二下拉电路中晶体管的阈值漂移产生中和，最终不发生漂移。

应当理解的是，以上的一般描述和后文的细节描述仅是示例性和解释性的，并不能限制本发明。

附图说明

此处的附图被并入说明书中并构成本说明书的一部分，示出了符合本发明的实施例，并与说明书一起用于解释本发明的原理。显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1为相关技术中一种移位寄存器单元的结构示意图；

图2为晶体管阈值漂移前显示面板关机时各信号端的时序图；

图3为晶体管阈值漂移后显示面板关机时各信号端的时序图；

图4为本公开移位寄存器单元一种示例性实施例的结构示意图；

图5为本公开移位寄存器单元一种示例性实施例中各节点的时序图。

具体实施方式

现在将参考附图更全面地描述示例实施例。然而，示例实施例能够以多种形式实施，且不应被理解为限于在此阐述的范例；相反，提供这些实施例使得本发明将更加全面和完整，并将示例实施例的构思全面地传达给本领域的技术人员。图中相同的附图标记表示相同或类似的结构，因而将省略它们的详细描述。

虽然本说明书中使用相对性的用语，例如“上”“下”来描述图标的一个组件对于另一组件的相对关系，但是这些术语用于本说明书中仅出于方便，例如根据附图中所述的示例的方向。能理解的是，如果将图标的装置翻转使其上下颠倒，则所叙述在“上”的组件将会成为在“下”的组件。其他相对性的用语，例如“高”“低”“顶”“底”“左”“右”等也作具有类似含义。当某结构在其它结构“上”时，有可能是指某结构一体形成于其它结构上，或指某结构“直接”设置在其它结构上，或指某结构通过另一结构“间接”设置在其它结构上。

用语“一个”、“一”、“所述”用以表示存在一个或多个要素/组成部分/等；用语“包括”和“具有”用以表示开放式的包括在内的意思并且是指除了列出的要素/组成部分/等之外还可存在另外的要素/组成部分/等。

如图1所示，为相关技术中一种移位寄存器单元的结构示意图，该移位寄存器单元包括输入电路3、第一下拉控制电路11、第二下拉控制电路12、第一下拉电路21、第二下拉电路22、第一输出电路41、第二输出电路42、第一复位电路51、第二复位电路52。第一下拉控制电路11和第二下拉控制电路12交替工作。该移位寄存器单元工作分为四个阶段：信号输入阶段、信号输出阶段、下拉阶段、复位阶段。本公开以第一下拉控制电路11工作为例进行说明，在信号输入阶段，输入电路3将信号输入端INPUT的信号传输到上拉节点；信号输出阶段，第一输出电路41将时钟信号端CLK的信号传输到第一输出端OUT1，第二输出电路42将时钟信号端CLK的信号传输到第二输出端OUT2，同时第一下拉控制电路11在上拉节点PU控制下将第三信号端VSS的信号传输到第一下拉控制节点DP-CN1、第一下拉节点PD1；在下拉阶段，第一下拉控制电路11将第二信号端VDD2的信号传输到第一下拉节点PD1，第一下拉电路21在第一下拉节点控制下将第三信号端VSS的信号传输到第一输出端OUT1、第二输出端OUT2、上拉节点PU，以对第一输出端OUT1、第二输出端OUT2、上拉节点PU进行降噪；在复位阶段，第一复位电路51在第一复位信号端RESET1控制下导通将第三信号端VSS的信号传输到上拉节点PU，第二复位电路52可以用于在一帧画面前后对上拉节点PU进行复位。同理，当第二下拉控制电路12工作时，移位寄存器单元驱动方法如上所述。

相关技术中，如图1所示，第一下拉电路21可以包括开关单元T1、T3、T5，第二下拉电路22包括开关单元T2、T4、T6，开关单元T1、T3、T5、T2、T4、T6可以为开关晶体管。由于开关单元T1、T3、T5、T2、T4、T6长期处于偏压状态，开关单元T1、T3、T5、T2、T4、T6的阈值会发生漂移，从而导致显示面板显示异常。例如，如图2所示，为晶体管阈值漂移前显示面板关机时各信号端的时序图，Vin为显示面板的电源信号，VSS为移位寄存器单元第三信号端VSS的信号，OUT1为移位寄存器单元中第一输出端OUT1上的信号。显示面板在关机时，会向第三信号端VSS写入有效电平(此处以高电平为有效电平为例进行说明)从而通过开关单元T1或T2向第一输出端OUT1输入有效电平，进而释放显示面板中的电荷，以避免显示面板抖动。如图2所示，开关单元阈值漂移前，显示面板关机时，写入第三信号端VSS的有效电平可以为20V，通过第三信号端VSS写入第一信号输出端OUT1的有效电平可以为15V，第一信号输出端OUT1的有效电平持续时长可以为26ms。如图3所示，为晶体管阈值漂移后显示面板关机时各信号端的时序图，Vin为显示面板的电源信号，VSS为移位寄存器单元第三信号端VSS的信号，OUT1为移位寄存器单元中第一输出端OUT1上的信号。如图3所示，开关单元阈值漂移后，显示面板关机时，写入第三信号端VSS的有效电平可以为20V，由于开关单元T1、T2阈值发生漂移，通过第三信号端VSS写入第一信号输出端OUT1的有效电平仅为10V，且第一信号输出端OUT1的有效电平持续时长仅为8ms。因此，开关单元T1、T3、T5、T2、T4、T6阈值漂移后无法有效对显示面板中电荷进行释放，从而导致显示面板抖动现象。此外，开关单元T1、T3、T5、T2、T4、T6阈值漂移还会导致在下拉阶段，对第一输出端OUT1、第二输出端OUT2、上拉节点PU降噪效果较差，从而导致显示异常。

基于此，本示例性实施例首先提供一种移位寄存器单元，如图4所示为本公开移位寄存器单元一种示例性实施例的结构示意图。该移位寄存器单元包括：第一信号端VDD1、第二信号端VDD2、第一下拉控制电路11、第二下拉控制电路12、第一下拉电路21、第二下拉电路22。第一信号端VDD1用于交替输出高低电平；第二信号端VDD2用于交替输出高低电平，且所述第二信号端VDD2和所述第一信号端VDD1输出信号的电平逻辑相反；第一下拉控制电路11连接所述第二信号端VDD2、上拉节点PU、第一下拉节点PD1、第三信号端VSS、第一下拉控制节点PD-CN1，用于响应所述上拉节点PU的信号将所述第三信号端VSS的信号传输到所述第一下拉节点PD1以及第一下拉控制节点PD-CN1，以及用于响应所述第二信号端VDD2的信号将所述第二信号端VDD2的信号传输到所述第一下拉节点PD1以及第一下拉控制节点PD-CN1；第二下拉控制电路12连接所述第一信号端VDD1、上拉节点PU、第二下拉节点PD2、第三信号端VSS、第二下拉控制节点PD-CN2，用于响应所述上拉节点PU的信号将所述第三信号端VSS的信号传输到所述第二下拉节点PD2以及第二下拉控制节点PD-CN2，以及用于响应所述第一信号端VDD1的信号将所述第一信号端VDD1的信号传输到所述第二下拉节点PD2以及第二下拉控制节点PD-CN2；第一下拉电路21连接所述第一下拉节点PD1、第一信号端VDD1以及下拉目标节点，用于响应所述第一下拉节点PD1的信号将所述第一信号端VDD1的信号传输到所述下拉目标节点；第二下拉电路22连接所述第一下拉节点PD1、第二信号端VDD2以及下拉目标节点，用于响应所述第二下拉节点PD2的信号将所述第二信号端VDD2的信号传输到所述下拉目标节点；其中，所述下拉目标节点包括第一输出端OUT1、第二输出端OUT2、上拉节点PU中的一种或多种。

本公开提供的移位寄存器单元中，第一下拉控制电路和第二下拉控制电路交替工作。当第一信号端为有效电平时，第二信号端为无效电平，第一下拉节点为无效电平，第二下拉节点为有效电平，第二下拉电路处于工作状态。此时，第二下拉电路中晶体管的栅极为有效电平，源极为无效电平，第二下拉电路中的晶体管处于正向漂移；同时，第一下拉电路中晶体管的栅极为无效电平，源极为有效电平，第一下拉电路中的晶体管处于负向漂移。当第一信号端为无效电平时，第二信号端为有效电平，第一下拉节点为有效电平，第二下拉节点为无效电平，第一下拉电路处于工作状态。此时，第一下拉电路中晶体管的栅极为有效电平，源极为无效电平，第一下拉电路中的晶体管处于正向漂移；同时，第二下拉电路中晶体管的栅极为有效电平，源极为无效电平，第二下拉电路中的晶体管处于负向漂移。第一下拉电路、第二下拉电路中的晶体管在第一下拉控制电路和第二下拉控制电路交替工作中具有不同的阈值偏移方向，从而使得第一下拉电路、第二下拉电路中晶体管的阈值漂移产生中和，最终不发生漂移。

本示例性实施例中，如图4所示，所述下拉目标节点可以包括所述第一输出端OUT1，所述第一下拉电路21可以包括第一开关单元T1，第一开关单元T1的控制端连接所述第一下拉节点PD1，第一端连接所述第一输出端OUT1，第二端连接所述第一信号端VDD1；所述第二下拉电路22可以包括第二开关单元T2，第二开关单元T2的控制端连接所述第二下拉节点PD2，第一端连接所述第一输出端OUT1，第二端连接所述第二信号端VDD2。

本示例性实施例中，所述下拉目标节点还可以包括所述第二输出端OUT2，所述第一下拉电路21还可以包括第三开关单元T3，第三开关单元T3的控制端连接所述第一下拉节点PD1，第一端连接所述第一信号端VDD1，第二端连接所述第二输出端OUT2；所述第二下拉电路22还可以包括第四开关单元T4，第四开关单元T4的控制端连接所述第二下拉节点PD2，第一端连接所述第二信号端VDD2，第二端连接所述第二输出端OUT2。

本示例性实施例中，如图4所示，所述下拉目标节点还可以包括所述上拉节点PU，所述第一下拉电路21还可以包括第五开关单元T5，第五开关单元T5的控制端连接所述第一下拉节点PD1，第一端连接所述第一信号端VDD1，第二端连接所述上拉节点PU；所述第二下拉电路22还可以包括第六开关单元T6，第六开关单元T6的控制端连接所述第二下拉节点PD2，第一端连接所述第二信号端VDD2，第二端连接所述上拉节点PU。

本示例性实施例中，如图4所示，该移位寄存器单元还可以包括：输入电路3、第一输出电路41、第二输出电路42、第一复位电路51、第二复位电路52。输入电路3连接所述上拉节点PU、信号输入端INPUT，用于响应所述信号输入端INPUT的信号将所述信号输入端INPUT的信号传输到所述上拉节点PU；第一输出电路41连接所述上拉节点PU、时钟信号端CKL、第一输出端OUT1，用于响应所述上拉节点PU的信号将所述时钟信号端CLK的信号传输到所述第一输出端OUT1；第二输出电路42连接所述上拉节点PU、时钟信号端CLK、第二输出端OUT2，用于响应所述上拉节点PU的信号将所述时钟信号端CLK的信号传输到所述第二输出端OUT2；第一复位电路51连接所述第三信号端VSS、第一复位信号端RESET1以及上拉节点PU，用于响应所述第一复位信号端RESET1的信号将所述第三信号端VSS的信号传输到所述上拉节点PU；第二复位电路52连接所述第三信号端VSS、第二复位信号端RESET2以及上拉节点PU，用于响应所述第二复位信号端RESET2的信号将所述第三信号端VSS的信号传输到所述上拉节点PU。

本示例性实施例中，如图4所示，所述第一下拉控制电路11可以包括：第七开关单元T7、第八开关单元T8、第九开关单元T9、第十开关单元T10，第七开关单元的控制端连接所述第二信号端VDD2，第一端连接所述第二信号端VDD2，第二端连接所述第一下拉控制节点PD-CN1；第八开关单元的控制端连接所述第一下拉控制节点PD-CN1，第一端连接所述第二信号端VDD2，第二端连接所述第一下拉节点PD1；第九开关单元的控制端连接所述上拉节点PU，第一端连接所述第三信号端VSS，第二端连接所述第一下拉控制节点PD-CN1；第十开关单元的控制端连接所述上拉节点PU，第一端连接所述第三信号端VSS，第二端连接所述第一下拉节点PD1。

本示例性实施例中，如图4所示，所述第二下拉控制单元12可以包括：第十一开关单元T11、第十二开关单元T12、第十三开关单元T13、第十四开关单元T14，第十一开关单元的控制端连接所述第一信号端VDD1，第一端连接所述第一信号端VDD1，第二端连接所述第二下拉控制节点PD-CN2；第十二开关单元的控制端连接所述第二下拉控制节点PD-CN2，第一端连接所述第一信号端VDD1，第二端连接所述第二下拉节点PD2；第十三开关单元的控制端连接所述上拉节点PU，第一端连接所述第三信号端VSS，第二端连接所述第二下拉控制节点PD-CN2；第十四开关单元的控制端连接所述上拉节点PU，第一端连接所述第三信号端VSS，第二端连接所述第二下拉节点PD2。

本示例性实施例中，如图4所示，所述输入电路3可以包括第十五开关单元T15，第十五开关单元T15的控制端连接所述信号输入端INPUT，第一端连接所述信号输入端INPUT，第二端连接所述上拉节点PU；所述第一输出电路41可以包括：第十六开关单元T16、电容C，第十六开关单元T16的控制端连接所述上拉节点PU，第一端连接所述时钟信号端CLK，第二端连接所述第一输出端OUT1；电容C连接于所述上拉节点PU与所述第一输出端OUT1之间；所述第二输出电路42可以包括第十七开关单元T17，第十七开关单元T17的控制端连接所述上拉节点PU，第一端连接所述时钟信号端CLK，第二端连接所述第二信号输出端OUT2；所述第一复位电路51可以包括第十八开关单元T18，第十八开关单元T18的控制端连接所述第一复位信号端RESET1，第一端连接所述第三信号端VSS，第二端连接所述上拉节点PU；所述第二复位电路52可以包括第十九开关单元T19，第十九开关单元T19的控制端连接所述第二复位信号端RESET2，第一端连接所述第三信号端VSS，第二端连接所述上拉节点PU。

如图4所示，第一开关单元T1到第十九开关单元T19可以为开关晶体管，其中，第一开关单元T1到第十九开关单元T19可以为N型开关晶体管或者P型开关晶体管，以下本示例性实施例以第一开关单元T1到第十九开关单元T19为N型开关晶体管为例对该移位寄存器单元的驱动方法进行说明：

如图5所示，为本公开移位寄存器单元一种示例性实施例中各节点的时序图。如图5所示，第一信号端VDD1交替输出高低电平；第二信号端VDD2交替输出高低电平，且所述第二信号端VDD2和所述第一信号端VDD1输出信号的电平逻辑相反。在T1时间段，在第一信号端VDD1输出低电平信号，第二信号端VDD2输出高电平信号，此时第一下拉控电路11处于工作状态，该移位寄存器单元驱动方法可以包括四个阶段：信号输入阶段t1、信号输出阶段t2、下拉阶段t3、复位阶段t4。在信号输入阶段t1，输入信号端INPUT为高电平，第十五开关单元在输入信号端INPUT高电平作用下导通，以将输入信号端INPUT的高电平传输到上拉节点PU，并向电容C充电，同时第十开关单元T10在上拉节点PU作用下导通以将第三信号端VSS的低电平信号传输到第一下拉节点PD1，第九开关单元在上拉节点PU作用下导通以将第三信号端VSS的低电平信号传输到第一下拉控制节点PD-CN1；在信号输出阶段t2，时钟信号端CLK为高电平信号，第十六开关单元、第十七开关单元在上拉节点PU高电平作用下导通，以将时钟信号端CLK的高电平信号传输到第一输出端OUT1、第二输出端OUT2；在下拉阶段t3，时钟信号端CLK为低电平，第七晶体管T7、第八晶体管T8导通，以将第二信号端VDD2的高电平信号传输到第一下拉控制节点PD-CN1、第一下拉节点PD1，第一开关单元T1在第一下拉节点PD1作用下导通以将第一信号端VDD1的低电平信号传输到第一输出端OUT1，第三开关单元T3在第一下拉节点PD1作用下导通以将第一信号端VDD1的低电平信号传输到第二输出端OUT2，第五开关单元T2在第一下拉节点PD1作用下导通以将第一信号端VDD1的低电平信号传输到上拉节点PU；在复位阶段，第一复位信号端RESET1为高电平，第十八开关单元在第一复位信号端高电平作用下导通，以将第三信号端VSS的低电平信号传输到上拉节点PU。第二复位电路52可以用于在一帧画面前后对上拉节点PU进行复位。

由上述驱动方法可知，在T1阶段的一帧扫描中，第一下拉节点PD1除本行扫描的信号输入阶段t1、信号输出阶段t2以外，在其他时段均为高电平。由于第一开关单元T1、第三开关单元T3、第五开关单元T5的源极连接第一信号端VDD1，栅极连接第一下拉节点PD1，且第一下拉节点PD1长期处于高电平，第一信号端VDD1为低电平，因此，第一开关单元T1、第三开关单元T3、第五开关单元T5的阈值发生正向漂移。同时，由于第二开关单元T2、第四开关单元T4、第六开关单元T6的源极连接第二信号端VDD2，栅极连接第二下拉节点PD2，且第二下拉节点PD2为低电平，第二信号端VDD2为高电平，因此，第二开关单元T2、第四开关单元T4、第六开关单元T6的阈值发生负向漂移。同理，在T2阶段，第一开关单元T1、第三开关单元T3、第五开关单元T5的阈值发生负向漂移；第二开关单元T2、第四开关单元T4、第六开关单元T6的阈值发生正向漂移。由于第一到第六开关单元在不同时段的漂移方向不同，第一到第六开关单元的阈值漂移产生中和，最终不发生漂移。

本示例性实施例中，所述第一信号端、第二信号端交替输出的高低电平时长T1和T2可以相等。例如，T1和T2可以为2-3s。

本示例性实施例还提供一种移位寄存单元驱动方法，用于驱动上述的移位寄存器单元，所述移位寄存器单元应用于显示面板，所述驱动方法包括：

在显示面板显示状态下，利用第一信号端、第二信号端分别交替输出高低电平；

其中，所述第二信号端和所述第一信号端输出信号的电平逻辑相反。

本示例性实施例还提供一种栅极驱动电路，该栅极驱动电路包括级联的多个上述的移位寄存器单元。

本示例性实施例还提供一种显示面板，该显示面板包括上述的栅极驱动电路。该显示面板可以应用于手机、平板电脑、电视等显示装置。

本领域技术人员在考虑说明书及实践这里公开的发明后，将容易想到本公开的其他实施例。本申请旨在涵盖本公开的任何变型、用途或者适应性变化，这些变型、用途或者适应性变化遵循本公开的一般性原理并包括本公开未公开的本技术领域中的公知常识或惯用技术手段。说明书和实施例仅被视为示例性的，本公开的真正范围和精神由权利要求指出。

应当理解的是，本公开并不局限于上面已经描述并在附图中示出的精确结构，并且可以在不脱离其范围进行各种修改和改变。本公开的范围仅由所附的权利要求来限。

Claims (12)

1.一种移位寄存器单元，其特征在于，包括：

第一信号端，用于交替输出高低电平；

第二信号端，用于交替输出高低电平，且所述第二信号端和所述第一信号端输出信号的电平逻辑相反；

第一下拉控制电路，连接所述第二信号端、上拉节点、第一下拉节点、第三信号端、第一下拉控制节点，用于响应所述上拉节点的信号将所述第三信号端的信号传输到所述第一下拉节点以及第一下拉控制节点，以及用于响应所述第二信号端的信号将所述第二信号端的信号传输到所述第一下拉节点、第一下拉控制节点；

第二下拉控制电路，连接所述第一信号端、上拉节点、第二下拉节点、第三信号端、第二下拉控制节点，用于响应所述上拉节点的信号将所述第三信号端的信号传输到所述第二下拉节点以及第二下拉控制节点，以及用于响应所述第一信号端的信号将所述第一信号端的信号传输到所述第二下拉节点以及第二下拉控制节点；

第一下拉电路，连接所述第一下拉节点、第一信号端以及下拉目标节点，用于响应所述第一下拉节点的信号将所述第一信号端的信号传输到所述下拉目标节点；

第二下拉电路，连接所述第二下拉节点、第二信号端以及下拉目标节点，用于响应所述第二下拉节点的信号将所述第二信号端的信号传输到所述下拉目标节点；

其中，所述下拉目标节点包括第一输出端、第二输出端、上拉节点中的一种或多种。

2.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉目标节点包括所述第一输出端；

所述第一下拉电路包括：

第一开关单元，控制端连接所述第一下拉节点，第一端连接所述第一输出端，第二端连接所述第一信号端；

所述第二下拉电路包括：

第二开关单元，控制端连接所述第二下拉节点，第一端连接所述第一输出端，第二端连接所述第二信号端。

3.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉目标节点包括所述第二输出端，

所述第一下拉电路还包括：

第三开关单元，控制端连接所述第一下拉节点，第一端连接所述第一信号端，第二端连接所述第二输出端；

所述第二下拉电路还包括：

第四开关单元，控制端连接所述第二下拉节点，第一端连接所述第二信号端，第二端连接所述第二输出端。

4.根据权利要求1所述的移位寄存器单元，其特征在于，所述下拉目标节点包括所述上拉节点，

所述第一下拉电路还包括：

第五开关单元，控制端连接所述第一下拉节点，第一端连接所述第一信号端，第二端连接所述上拉节点；

所述第二下拉电路还包括：

第六开关单元，控制端连接所述第二下拉节点，第一端连接所述第二信号端，第二端连接所述上拉节点。

5.根据权利要求1所述的移位寄存器单元，其特征在于，还包括：

输入电路，连接所述上拉节点、信号输入端，用于响应所述信号输入端的信号将所述信号输入端的信号传输到所述上拉节点；

第一输出电路，连接所述上拉节点、时钟信号端、第一输出端，用于响应所述上拉节点的信号将所述时钟信号端的信号传输到所述第一输出端；

第二输出电路，连接所述上拉节点、时钟信号端、第二输出端，用于响应所述上拉节点的信号将所述时钟信号端的信号传输到所述第二输出端；

第一复位电路，连接所述第三信号端、第一复位信号端以及上拉节点，用于响应所述第一复位信号端的信号将所述第三信号端的信号传输到所述上拉节点；

第二复位电路，连接所述第三信号端、第二复位信号端以及上拉节点，用于响应所述第二复位信号端的信号将所述第三信号端的信号传输到所述上拉节点。

6.根据权利要求1所述的移位寄存器单元，其特征在于，所述第一下拉控制电路包括：

第七开关单元，控制端连接所述第二信号端，第一端连接所述第二信号端，第二端连接所述第一下拉控制节点；

第八开关单元，控制端连接所述第一下拉控制节点，第一端连接所述第二信号端，第二端连接所述第一下拉节点；

第九开关单元，控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第一下拉控制节点；

第十开关单元，控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第一下拉节点。

7.根据权利要求1所述的移位寄存器单元，其特征在于，所述第二下拉控制电路包括：

第十一开关单元，控制端连接所述第一信号端，第一端连接所述第一信号端，第二端连接所述第二下拉控制节点；

第十二开关单元，控制端连接所述第二下拉控制节点，第一端连接所述第一信号端，第二端连接所述第二下拉节点；

第十三开关单元，控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第二下拉控制节点；

第十四开关单元，控制端连接所述上拉节点，第一端连接所述第三信号端，第二端连接所述第二下拉节点。

8.根据权利要求5所述的移位寄存器单元，其特征在于，

所述输入电路包括：第十五开关单元，控制端连接所述信号输入端，第一端连接所述信号输入端，第二端连接所述上拉节点；

所述第一输出电路包括：第十六开关单元，控制端连接所述上拉节点，第一端连接所述时钟信号端，第二端连接所述第一输出端；

电容，连接于所述上拉节点与所述第一输出端之间；

所述第二输出电路包括：

第十七开关单元，控制端连接所述上拉节点，第一端连接所述时钟信号端，第二端连接所述第二信号输出端；

所述第一复位电路包括：第十八开关单元，控制端连接所述第一复位信号端，第一端连接所述第三信号端，第二端连接所述上拉节点；

所述第二复位电路包括：

第十九开关单元，控制端连接所述第二复位信号端，第一端连接所述第三信号端，第二端连接所述上拉节点。

9.根据权利要求1-8任一项所述的移位寄存器单元，其特征在于，

所述第一信号端、第二信号端交替输出的高低电平时长相等。

10.一种移位寄存单元驱动方法，用于驱动权利要求1-9任一项所述的移位寄存器单元，其特征在于，所述移位寄存器单元应用于显示面板，所述驱动方法包括：

在显示面板显示状态下，利用第一信号端、第二信号端分别交替输出高低电平；

其中，所述第二信号端和所述第一信号端输出信号的电平逻辑相反。

11.一种栅极驱动电路，其特征在于，包括级联的多个如权利要求1-9任一项所述的移位寄存器单元。

12.一种显示面板，其特征在于，包括权利要求11所述的栅极驱动电路。

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