CN112838059B - 一种阵列基板及其制作方法 - Google Patents
一种阵列基板及其制作方法 Download PDFInfo
- Publication number
- CN112838059B CN112838059B CN201911158931.3A CN201911158931A CN112838059B CN 112838059 B CN112838059 B CN 112838059B CN 201911158931 A CN201911158931 A CN 201911158931A CN 112838059 B CN112838059 B CN 112838059B
- Authority
- CN
- China
- Prior art keywords
- common voltage
- manufacturing
- pixel electrodes
- lines
- forming
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
- 239000000758 substrate Substances 0.000 title claims abstract description 56
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 54
- 238000012360 testing method Methods 0.000 claims abstract description 28
- 238000000034 method Methods 0.000 claims description 36
- 238000005530 etching Methods 0.000 claims description 29
- 230000008569 process Effects 0.000 claims description 19
- 230000007547 defect Effects 0.000 abstract description 13
- 238000001514 detection method Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 45
- 229910052751 metal Inorganic materials 0.000 description 8
- 239000002184 metal Substances 0.000 description 8
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical group [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 6
- 239000000463 material Substances 0.000 description 4
- 239000004020 conductor Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 239000000047 product Substances 0.000 description 3
- 230000002238 attenuated effect Effects 0.000 description 2
- 239000011248 coating agent Substances 0.000 description 2
- 238000000576 coating method Methods 0.000 description 2
- 238000011161 development Methods 0.000 description 2
- 230000009977 dual effect Effects 0.000 description 2
- 238000009413 insulation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 238000000059 patterning Methods 0.000 description 2
- 229920002120 photoresistant polymer Polymers 0.000 description 2
- 239000002994 raw material Substances 0.000 description 2
- 230000004075 alteration Effects 0.000 description 1
- 230000009286 beneficial effect Effects 0.000 description 1
- 230000000903 blocking effect Effects 0.000 description 1
- 230000008859 change Effects 0.000 description 1
- 238000005229 chemical vapour deposition Methods 0.000 description 1
- 238000005520 cutting process Methods 0.000 description 1
- 230000002950 deficient Effects 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005137 deposition process Methods 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 229910003460 diamond Inorganic materials 0.000 description 1
- 239000010432 diamond Substances 0.000 description 1
- 238000001312 dry etching Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 239000012467 final product Substances 0.000 description 1
- 238000007689 inspection Methods 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 230000001788 irregular Effects 0.000 description 1
- 238000003698 laser cutting Methods 0.000 description 1
- SQEHCNOBYLQFTG-UHFFFAOYSA-M lithium;thiophene-2-carboxylate Chemical compound [Li+].[O-]C(=O)C1=CC=CS1 SQEHCNOBYLQFTG-UHFFFAOYSA-M 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 230000003287 optical effect Effects 0.000 description 1
- 238000005240 physical vapour deposition Methods 0.000 description 1
- 238000000623 plasma-assisted chemical vapour deposition Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Liquid Crystal (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
本发明公开了一种阵列基板及其制作方法，该制作方法包括：在衬底基板上形成多个像素电极、多条数据线、多条公共电压线和连接部的图案，每一公共电压线与相邻各像素电极经连接部电连接；对各数据线加载测试信号后，接收并比较经各数据线传输后的测试信号，在判定至少一条数据线传输后的测试信号与其他数据线传输后的测试信号不同时，确定该至少一条数据线与像素电极之间存在短路残留物，去除短路残留物；该至少一条数据线的数量小于其他数据线的数量；刻蚀连接部，使公共电压线与像素电极绝缘。通过将公共电压线与相邻的各像素电极电连接，使短路残留物造成的数据线与像素电极之间的点不良转换成线不良，从而便于检测出短路残留物。
Description
技术领域
本发明涉及显示技术领域，尤其涉及一种阵列基板及其制作方法。
背景技术
相关技术中，车载产品目前采用的双栅(Dual Gate)型高开口率-高级超维场开关(High-Adwanced Dimension Switch,HADS)设计结构，如图1所示。具体包括：阵列排布的像素电极101、数据线102、公共电压线103、栅线104和晶体管105；其中，像素电极101与数据线102之间通过间隙实现相互绝缘。在制作数据线102的过程中形成的源漏极金属残留(SDRemain)，或在制作像素电极101的过程中形成的氧化铟锡残留(ITO Remain)，这些短路残留物r容易造成数据线102与像素电极101之间发生短路(SD-PXL Short)，从而引发后端点灯亮点类不良。
发明内容
有鉴于此，本发明实施例提供一种阵列基板及其制作方法，用以实现对造成数据线与像素电极之间短路的源漏极金属残留或氧化铟锡残留等短路残留物的检测。
因此，本发明实施例提供的一种阵列基板的制作方法，包括：
提供一衬底基板；
在所述衬底基板上形成多个像素电极、多条数据线、多条公共电压线和连接部的图案，其中，每一所述公共电压线与相邻的各所述像素电极通过所述连接部电连接；
对各所述数据线加载测试信号后，接收并比较经各所述数据线传输后的所述测试信号，在判定至少一条所述数据线传输后的所述测试信号与其他所述数据线传输后的所述测试信号不同时，确定该至少一条所述数据线与所述像素电极之间是否存在短路残留物，且在确定存在所述短路残留物时，去除所述短路残留物；其中，该至少一条所述数据线的数量小于其他所述数据线的数量；
对所述连接部进行刻蚀，使各所述公共电压线与各所述像素电极之间相互绝缘。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在所述衬底基板上形成多个像素电极的图案的同时，还包括：
形成连接每一所述公共电压线与相邻的所述像素电极的连接部。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，各所述数据线和各所述公共电压线的图案在同一膜层形成；
在所述衬底基板上形成多条数据线和多条公共电压线的图案的同时，还包括：
形成连接每一所述公共电压线与相邻的所述像素电极的连接部。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，每一所述像素电极分别通过至少一个对应的所述连接部与相邻的所述公共电压线电连接；或者，每列所述像素电极分别通过一个对应的所述连接部与相邻的所述公共电压线电连接。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在所述衬底基板上形成多个像素电极、多条数据线和多条公共电压线的图案，具体包括：
在所述衬底基板上形成阵列排布的所述像素电极；
在各所述像素电极的列间隙处交替形成所述数据线和所述公共电压线。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在所述衬底基板上形成多个像素电极、多条数据线和多条公共电压线的图案，具体包括：
在所述衬底基板上形成交替设置的所述数据线与所述公共电极线；
在所述数据线与所述公共电极线之间的区域形成阵列排布的所述像素电极。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在去除所述短路残留物之后，且在对所述连接部进行刻蚀之前，还包括：
形成在与所述连接部对应的区域具有过孔的绝缘层；
在所述绝缘层上形成公共电极层。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，对所述连接部进行刻蚀，具体包括：
采用一次刻蚀工艺，对所述连接部和所述过孔对应的所述公共电极层进行刻蚀处理。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在所述绝缘层上形成公共电极层之后，且在对所述连接部进行刻蚀之前，还包括：
对所述过孔对应的所述公共电极层进行刻蚀处理。
在一种可能的实现方式中，在本发明实施例提供的上述制作方法中，在对所述连接部进行刻蚀之后，还包括：
在所述衬底基板上依次形成绝缘层和公共电极层。
基于同一发明构思，本发明实施例还提供了一种阵列基板，所述阵列基板采用上述制作方法制备。
本发明有益效果如下：
本发明实施例提供了一种阵列基板及其制作方法，该制作方法包括：提供一衬底基板；在衬底基板上形成多个像素电极、多条数据线、多条公共电压线和连接部的图案，其中，每一公共电压线与相邻的各像素电极通过连接部电连接；对各数据线加载测试信号后，接收并比较经各数据线传输后的测试信号，在判定至少一条数据线传输后的测试信号与其他数据线传输后的测试信号不同时，确定该至少一条数据线与像素电极之间存在短路残留物，且在确定存在短路残留物时，去除短路残留物；其中，该至少一条数据线的数量小于其他数据线的数量；对连接部进行刻蚀，使各公共电压线与各像素电极之间相互绝缘。通过将公共电压线与相邻的各像素电极电连接，可将短路残留物造成的数据线与像素电极之间的点不良转换成线不良，从而便于检测出源漏金属残留或氧化铟锡残留等短路残留物。
附图说明
图1为相关技术中进行短路残留物检测的示意图；
图2为本发明实施例提供的阵列基板的制作方法的流程图；
图3至图6分别为本发明实施例提供的阵列基板的结构示意图；
图7至图10分别为采用图2所示制作方法制备阵列基板的过程中各步骤对应阵列基板沿II’的结构示意图。
具体实施方式
为使本发明实施例的目的、技术方案和优点更加清楚，下面将结合本发明实施例的附图，对本发明实施例的技术方案进行清楚、完整地描述。显然，所描述的实施例是本发明的一部分实施例，而不是全部的实施例。基于所描述的本发明实施例，本领域普通技术人员在无需创造性劳动的前提下所获得的所有其它实施例，都属于本发明保护的范围。
除非另作定义，此处使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本发明说明书以及权利要求书中使用的“第一”、“第二”以及类似的词语并不表示任何顺序、数量或者重要性，而只是用来区分不同的组成部分。“包括”或者“包含”等类似的词语意指出现该词前面的元件或者物件涵盖出现在该词后面列举的元件或者物件及其等同，而不排除其他元件或者物件。“内”、“外”、“上”、“下”等仅用于表示相对位置关系，当被描述对象的绝对位置改变后，则该相对位置关系也可能相应地改变。
相关技术中，通过开短路(OS)测试设备对数据线102与像素电极101之间的短路不良进行检测，具体如图1所示。通过OS测试设备在发射端(即图1中A端)对数据线102加载OS信号，并在接收端(即图1中B端)接收经数据线102传输的OS信号，然对接收的OS信号进行相应算法处理，找出发生不良的线。然而，因各像素电极101是相互独立的，即使存在源漏极金属残留或氧化铟锡残留等短路残留物r引起的数据线102与像素电极101的短路不良，该短路不良也不会对OS信号造成影响，从而无法通过OS测试设备检出。以致后续在进行阵列基板检测(Array Test，AT)时，就会检出亮点不良。然而，因车载产品的尺寸较小，相应地，其像素电极101较小，容易出现漏检现象，一旦短路残留物r没有在AT检测阶段被检出，后端会形成亮点类不良，影响用户体验。即使在AT检测阶段检测到短路残留物r造成的亮点不良，因阵列基板的最上层是公共电极层，致使该类不良无法维修，即使勉强采用激光打穿数据线102和像素电极101上方的膜层，以切除短路残留物r，激光溶解公共电极层会造成数据线102与公共电极层之间发生短路(DCS)，造成新的不良。
针对相关技术中存在的上述问题，本发明实施例提供了一种阵列基板及其制作方法。
下面结合附图，对本发明实施例提供的阵列基板及其制作方法的具体实施方式进行详细地说明。附图中各膜层的厚度和形状不反映真实比例，目的只是示意说明本发明内容。
本发明实施例提供的一种阵列基板的制作方法，如图2所示，包括：
S201、提供一衬底基板；
S202、在衬底基板上形成多个像素电极、多条数据线、多条公共电压线和连接部的图案，其中，每一公共电压线与相邻的各像素电极通过连接部电连接；
S203、对各数据线加载测试信号后，接收并比较经各数据线传输后的测试信号，在判定至少一条数据线传输后的测试信号与其他数据线传输后的测试信号不同时，确定该至少一条数据线与像素电极之间存在短路残留物，且在确定存在短路残留物时，去除短路残留物；其中，该至少一条数据线的数量小于其他数据线的数量；
S204、对连接部进行刻蚀，使各公共电压线与各像素电极之间相互绝缘。
在本发明实施例提供的上述制作方法中，如图3至图5所示，在步骤S202中形成了与相邻的各像素电极101电连接的公共电压线103，使得在短路残留物r存在时，步骤S203中对数据线102加载的测试信号(即OS信号)到达接收端(即图3至图5中B端)时会大幅度衰减。OS测试设备通过比较数据线102传输后的测试信号的幅值大小，很容易辨别出少部分数据线102发生了不良，大部分数据线102正常。也就是说，本发明通过将短路残留物r造成的数据线102与像素电极101之间的点不良转化为了线不良，从而比较容易检出源漏极金属残留或氧化铟锡残留等短路残留物r。
在检测出存在短路残留物r后，进一步采用自动光学检测(AOI)装置找出具体的不良点，实现对短路残留物r的定位，进而采用激光切割或其他可能的方式去除短路残留物r。随后在步骤S204中刻蚀掉连接部106，使像素电极101与公共电压线103之间相互绝缘，即可不影响最终产品的功能，如图6所示。
可选地，在本发明实施例提供的上述制作方法中，为简化制作工艺，节省原料成本，在执行步骤S202中在衬底基板上形成多个像素电极的图案的同时，还可以执行以下步骤：
形成连接每一公共电压线与相邻的像素电极的连接部。
也就是说，像素电极101与连接部106采用同一导电材料层(例如ITO)形成，节省了成本，简化了工艺。
可选地，在本发明实施例提供的上述制作方法中，为简化制作工艺，节省原料成本，多条数据线102和多条公共电压线103的图案在同一膜层形成；
在执行步骤S202中在衬底基板上形成多条数据线和多条公共电压线的图案的同时，还可以执行以下步骤：
形成连接每一公共电压线与相邻的像素电极的连接部。
也就是说，数据线102、公共电压线103和连接部106采用同一导电材料层(例如金属层)形成，节省了成本，简化了工艺。
可以理解的是，在本发明实施例提供的上述制作方法中，也可以单独制作连接部106，以实现公共电压线103与相邻的像素电极101之间的电连接。
可选地，在本发明实施例提供的上述制作方法中，连接部106的设计方式可以有多种，例如，每一像素电极101分别通过至少一个对应的连接部106与相邻的公共电压线103电连接，如图3和图4所示；又如，每列像素电极101分别通过一个对应的连接部106与相邻的公共电压线103电连接，如图5所示。需要说明的是，在每一像素电极101分别通过一条对应的连接部106与相邻的公共电压线103电连接的情况下，如图3所示，每一连接部106只要起到实现公共电压线103与相邻的两个像素电极101之间电连接的效果即可，连接部106的尺寸可根据实际产品进行设计，例如，连接部106在栅线104延伸方向上的长度为12.5μm，在公共电压线103的延伸方向上的宽度为3.5μm。
可选地，在本发明实施例提供的上述制作方法中，步骤S202在衬底基板上形成多个像素电极、多条数据线和多条公共电压线的图案，具体可以通过以下两种方式进行实现：
在衬底基板上形成阵列排布的像素电极之后，在各像素电极的列间隙处交替形成数据线和公共电压线。
或者，在衬底基板上形成交替设置的数据线与公共电极线之后，在数据线与公共电极线之间的区域形成阵列排布的像素电极。
一般地，在执行完本发明实施例提供的上述制作方法中的步骤S204之后，所得阵列基板的结构如图6所示。其中，晶体管105可以为顶栅型晶体管，也可以为底栅型晶体管，其包括位于衬底基板100(如图6所示)之上的有源层、栅绝缘层107(如图6所示)、栅极、层间介质层和源漏极。
可选地，在本发明实施例提供的上述制作方法中，在连接部106与像素电极101采用同一导电层101’(如图7至图10所示)制作的情况下，在执行步骤S203去除短路残留物之后，且在执行步骤S204对连接部进行刻蚀之前，还可以执行以下步骤：
在步骤S203所得阵列基板上涂覆绝缘层108，如图7所示；
在绝缘层108中与连接部106对应的区域形成过孔，如图8所示；
在绝缘层108上形成公共电极层109，如图9所示。
相应地，步骤S204对连接部进行刻蚀，具体可以包括：
采用一次刻蚀工艺，对连接部和过孔对应的公共电极层进行刻蚀处理。
即在连接部106与公共电极层109的材质相同的情况下，为简化工艺流程，可采用一次刻蚀工艺，对连接部106和过孔对应的公共电极层109进行刻蚀处理，如图10所示。
可选地，在本发明实施例提供的上述制作方法中，在连接部106与数据线102、公共电压线103采用同一膜层制作的情况下，在执行步骤在绝缘层上形成公共电极层之后，且在执行步骤S204对连接部进行刻蚀之前，还可以包括：
对过孔对应的公共电极层进行刻蚀处理。
即在连接部106与公共电极层109的材质不同的情况下，例如连接部106的材质为金属，公共电极层109的材质为ITO类等透明导电材料，需要采用第一次刻蚀工艺，对过孔对应的公共电极层109进行刻蚀处理，以暴露出连接部106；然后在再采用第二次刻蚀工艺，对连接部106进行刻蚀处理，以实现公共电压线103与像素电极101的相互绝缘。
可以理解的是，在本发明实施例提供的上述制作方法中，刻蚀连接部106后所形成的过孔的形状可以有多种，例如圆形、椭圆形、三角形、正方形、长方形、菱形、梯形、五角星行、正多边形等任意规则或不规则的图形，在此不做限定。过孔尺寸满足沿公共电压线103的连接部106可全部刻蚀，以达到阻断效果即可，例如，一个像素电极101与公共电压线103之间的过孔在栅线104延伸方向上的宽度为4μm，在公共电压线103的延伸方向上的长度为5.5μm。
可选地，在本发明实施例提供的上述制作方法中，在执行步骤S204对连接部进行刻蚀之后，还可以执行以下步骤：
在衬底基板上依次形成绝缘层和公共电极层。
由以上描述可知，在本发明实施例提供的上述制作方法中，在检出并去除短路残留物r后，既可以先制作在与连接部106对应区域具有过孔的绝缘层108和公共电极层109，再对连接部106进行刻蚀，以实现数据线102与像素电极101之间的绝缘；又可以先对接线106进行刻蚀，以实现数据线102与像素电极101之间的绝缘，再采用现有制作工艺制备绝缘层108和公共电极层109。
需要说明的是，在本发明实施例提供的上述制作方法中，形成各层结构涉及到的构图工艺，不仅可以包括沉积、光刻胶涂覆、掩模板掩模、曝光、显影、刻蚀、光刻胶剥离等部分或全部的工艺过程，还可以包括其他工艺过程，具体以实际制作过程中形成所需构图的图形为准，在此不做限定。例如，在显影之后和刻蚀之前还可以包括后烘工艺。
其中，沉积工艺可以为化学气相沉积法、等离子体增强化学气相沉积法或物理气相沉积法，在此不做限定；掩膜工艺中所用的掩膜板可以为半色调掩膜板(Half ToneMask)、单缝衍射掩模板(Single Slit Mask)或灰色调掩模板(Gray Tone Mask)，在此不做限定；刻蚀可以为干法刻蚀或者湿法刻蚀，在此不做限定。
基于同一发明构思，本发明实施例还提供了一种阵列基板，该阵列基板采用上述制作方法制备。由于该阵列基板解决问题的原理与上述制作方法解决问题的原理相似，因此，本发明实施例提供的该阵列基板的实施可以参见本发明实施例提供的上述制作方法的实施，重复之处不再赘述。
在本发明实施例提供的上述阵列基板及其制作方法中，通过形成与相邻的各像素电极电连接的公共电压线，使得在存在短路残留物时，对数据线加载的测试信号(即OS信号)到达接收端时会大幅度衰减，即将短路残留物造成的数据线与像素电极之间的点不良转化为了线不良，从而比较容易检出源漏极金属残留或氧化铟锡残留等短路残留物。
显然，本领域的技术人员可以对本发明进行各种改动和变型而不脱离本发明的精神和范围。这样，倘若本发明的这些修改和变型属于本发明权利要求及其等同技术的范围之内，则本发明也意图包含这些改动和变型在内。
Claims (9)
1.一种阵列基板的制作方法，其特征在于，包括：
提供一衬底基板；
在所述衬底基板上形成多个像素电极、多条数据线、多条公共电压线和连接部的图案，其中，每一所述公共电压线与相邻的各所述像素电极通过所述连接部电连接；
对各所述数据线加载测试信号后，接收并比较经各所述数据线传输后的所述测试信号，在判定至少一条所述数据线传输后的所述测试信号与其他所述数据线传输后的所述测试信号不同时，确定该至少一条所述数据线与所述像素电极之间存在短路残留物，且在确定存在所述短路残留物时，去除所述短路残留物；其中，该至少一条所述数据线的数量小于其他所述数据线的数量；
对所述连接部进行刻蚀，使各所述公共电压线与各所述像素电极之间相互绝缘；
在所述衬底基板上形成多个像素电极的图案的同时，还包括：形成连接每一所述公共电压线与相邻的所述像素电极的所述连接部；
或者，各所述数据线和各所述公共电压线的图案在同一膜层形成；在所述衬底基板上形成多条数据线和多条公共电压线的图案的同时，还包括：形成连接每一所述公共电压线与相邻的所述像素电极的所述连接部。
2.如权利要求1所述的制作方法，其特征在于，每一所述像素电极分别通过至少一个对应的所述连接部与相邻的所述公共电压线电连接；或者，每列所述像素电极分别通过一个对应的所述连接部与相邻的所述公共电压线电连接。
3.如权利要求1所述的制作方法，其特征在于，在所述衬底基板上形成多个像素电极、多条数据线和多条公共电压线的图案，具体包括：
在所述衬底基板上形成阵列排布的所述像素电极；
在各所述像素电极的列间隙处交替形成所述数据线和所述公共电压线。
4.如权利要求1所述的制作方法，其特征在于，在所述衬底基板上形成多个像素电极、多条数据线和多条公共电压线的图案，具体包括：
在所述衬底基板上形成交替设置的所述数据线与所述公共电极线；
在所述数据线与所述公共电极线之间的区域形成阵列排布的所述像素电极。
5.如权利要求1所述的制作方法，其特征在于，在去除所述短路残留物之后，且在对所述连接部进行刻蚀之前，还包括：
形成在与所述连接部对应的区域具有过孔的绝缘层；
在所述绝缘层上形成公共电极层。
6.如权利要求5所述的制作方法，其特征在于，对所述连接部进行刻蚀，具体包括：
采用一次刻蚀工艺，对所述连接部和所述过孔对应的所述公共电极层进行刻蚀处理。
7.如权利要求5所述的制作方法，其特征在于，在所述绝缘层上形成公共电极层之后，且在对所述连接部进行刻蚀之前，还包括：
对所述过孔对应的所述公共电极层进行刻蚀处理。
8.如权利要求1所述的制作方法，其特征在于，在对所述连接部进行刻蚀之后，还包括：
在所述衬底基板上依次形成绝缘层和公共电极层。
9.一种阵列基板，其特征在于，所述阵列基板采用如权利要求1-8任一项所述的制作方法制备。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911158931.3A CN112838059B (zh) | 2019-11-22 | 2019-11-22 | 一种阵列基板及其制作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN201911158931.3A CN112838059B (zh) | 2019-11-22 | 2019-11-22 | 一种阵列基板及其制作方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN112838059A CN112838059A (zh) | 2021-05-25 |
| CN112838059B true CN112838059B (zh) | 2024-06-25 |
Family
ID=75921764
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201911158931.3A Active CN112838059B (zh) | 2019-11-22 | 2019-11-22 | 一种阵列基板及其制作方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN112838059B (zh) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104914640A (zh) * | 2015-06-26 | 2015-09-16 | 合肥鑫晟光电科技有限公司 | 一种阵列基板及其制作方法、显示面板、显示装置 |
| CN205282049U (zh) * | 2016-01-04 | 2016-06-01 | 京东方科技集团股份有限公司 | 阵列基板及显示装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR101534421B1 (ko) * | 2011-11-25 | 2015-07-06 | 상하이 티안마 마이크로-일렉트로닉스 컴퍼니., 리미티드 | Tft 어레이 기판 및 그의 형성 방법, 및 디스플레이 패널 |
| CN109426014B (zh) * | 2017-08-29 | 2020-11-06 | 京东方科技集团股份有限公司 | 阵列基板制备方法 |
| CN109036236B (zh) * | 2018-09-14 | 2021-10-26 | 京东方科技集团股份有限公司 | 阵列基板检测方法及检测装置 |
| CN109102768B (zh) * | 2018-09-26 | 2022-01-28 | 京东方科技集团股份有限公司 | 一种阵列基板母板及其检测方法 |
-
2019
- 2019-11-22 CN CN201911158931.3A patent/CN112838059B/zh active Active
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104914640A (zh) * | 2015-06-26 | 2015-09-16 | 合肥鑫晟光电科技有限公司 | 一种阵列基板及其制作方法、显示面板、显示装置 |
| CN205282049U (zh) * | 2016-01-04 | 2016-06-01 | 京东方科技集团股份有限公司 | 阵列基板及显示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| CN112838059A (zh) | 2021-05-25 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| WO2015027615A1 (zh) | 阵列基板及其检测方法和制备方法 | |
| US10197877B2 (en) | Array substrate and method for manufacturing the same and display device | |
| JP5777153B2 (ja) | アレイ基板のマザーボードの製造方法 | |
| US11594557B2 (en) | Display panel, manufacturing method thereof, and display device | |
| US20150332979A1 (en) | Manufacturing method of array substrate | |
| US11569274B2 (en) | Array substrate, display device and method of forming array substrate | |
| WO2016201868A1 (zh) | 阵列基板及其制作方法、显示器件 | |
| JP2016529562A (ja) | 液晶ディスプレイ、液晶ディスプレイテスト方法及び電子装置 | |
| US20200194470A1 (en) | Display substrate and method of manufacturing same, and display device | |
| CN106876260B (zh) | 一种闸电极结构及其制造方法和显示装置 | |
| CN109061914B (zh) | 显示基板的制造方法、显示基板、显示装置 | |
| US20130146333A1 (en) | Touch panel, method for forming the same, and display system | |
| US11631619B2 (en) | Array substrate and fabricating method thereof, display panel and display device | |
| CN112838059B (zh) | 一种阵列基板及其制作方法 | |
| CN107706196B (zh) | 一种阵列基板及其制备方法、显示装置 | |
| CN107665863B (zh) | 像素结构及制作方法、阵列基板及制作方法和显示装置 | |
| CN105425492A (zh) | 阵列基板及其制备方法 | |
| US11362302B2 (en) | Array substrate, manufacturing method thereof and display panel | |
| US20170031486A1 (en) | Touch substrate, method for manufacturing the same, and touch display apparatus | |
| CN101621038B (zh) | 有源元件阵列基板的制造方法 | |
| US10578937B2 (en) | Method and apparatus of repairing transistor | |
| CN108536324B (zh) | 阵列基板及其制作方法、显示装置 | |
| CN107170710B (zh) | 阵列基板的制备方法 | |
| US20220375803A1 (en) | Array substrate, display panel and manufacturing method thereof | |
| CN106206607B (zh) | 一种阵列基板的制作方法、阵列基板及显示面板 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| GR01 | Patent grant |