WO2023223589A1 - 半導体チップ - Google Patents

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WO2023223589A1
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gate
region
wiring
gate wiring
semiconductor chip
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PCT/JP2022/046592
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English (en)
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Inventor
健良 増田
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住友電気工業株式会社
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    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate

Definitions

  • the present disclosure relates to a semiconductor chip.
  • a semiconductor chip including a plurality of transistor cells arranged in parallel is known (for example, see Patent Document 1).
  • a semiconductor chip of the present disclosure includes a plurality of transistor cells arranged in a row along a first direction, and the transistor cell has a gate wiring extending along a second direction orthogonal to the first direction.
  • the gate wiring is arranged so that mutual inductance generated between the gate wiring of the adjacent transistor cell has a negative value.
  • FIG. 1 is a circuit diagram showing a semiconductor chip according to an embodiment.
  • FIG. 2 is a plan view showing the semiconductor chip according to the embodiment.
  • FIG. 3 is a cross-sectional view (part 1) showing the semiconductor chip according to the embodiment.
  • FIG. 4 is a cross-sectional view (part 2) showing the semiconductor chip according to the embodiment.
  • FIG. 5 is a cross-sectional view (part 3) showing the semiconductor chip according to the embodiment.
  • An object of the present disclosure is to provide a semiconductor chip that can reduce internal inductance.
  • a semiconductor chip includes a plurality of transistor cells arranged in a row along a first direction, and the transistor cells are arranged along a second direction orthogonal to the first direction.
  • the gate wiring has an extending gate wiring, and the gate wiring is arranged so that mutual inductance generated between the gate wiring of the adjacent transistor cell has a negative value.
  • the mutual inductance acts in a direction that reduces the self-inductance, so the internal inductance of the gate wiring can be reduced. Therefore, ringing of the gate voltage can be suppressed.
  • the gate wiring may be arranged so that the direction of current flowing along the second direction is opposite to the gate wiring of the adjacent transistor cell. In this case, mutual inductance tends to be a negative value.
  • a semiconductor substrate In [1] or [2], a semiconductor substrate, a gate pad disposed on the semiconductor substrate, a first connection wiring that electrically connects the gate wiring and the gate pad, and the a second connection wiring that electrically connects the gate wiring and the gate pad, the first connection wiring extending along the first direction, and the second connection wiring connecting the first connection wiring a first gate wiring that is electrically connected to the first connection wiring, and a first gate wiring that is electrically connected to the second connection wiring.
  • second gate wirings, and the first gate wirings and the second gate wirings may be arranged alternately along the first direction. In this case, currents in opposite directions tend to flow through adjacent gate wirings.
  • the first gate wiring and the second gate wiring may be parallel to each other. In this case, mutual inductance tends to act in a direction that reduces self-inductance.
  • the semiconductor substrate may be a silicon carbide substrate. In this case, it is easy to obtain an excellent withstand voltage.
  • the plurality of transistor cells may be electrically connected to a common source terminal and electrically connected to a common drain terminal.
  • a plurality of transistor cells can be mounted on one semiconductor chip.
  • the transistor cell may be a vertical transistor cell. In this case, it is easy to achieve both reduction in on-resistance and improvement in breakdown voltage.
  • a semiconductor chip 1 according to an embodiment will be explained.
  • FIG. 1 is a circuit diagram showing a semiconductor chip 1 according to an embodiment. As shown in FIG. 1, the semiconductor chip 1 according to the embodiment includes a plurality of transistor cells 100.
  • the plurality of transistor cells 100 are electrically connected in parallel.
  • the plurality of transistor cells 100 are electrically connected to a common gate terminal G, a common source terminal S, and a common drain terminal D.
  • a plurality of transistor cells 100 can be mounted on one semiconductor chip 1.
  • a body diode BD is generated between a source terminal S and a drain terminal D.
  • Each transistor cell 100 is connected to a gate terminal G by a gate wiring 22.
  • Each gate wiring 22 may have internal inductance.
  • the internal inductance includes the self-inductance of each gate wiring 22 and mutual inductance due to each gate wiring 22 and adjacent gate wirings 22.
  • Each gate wiring 22 is arranged so that the mutual inductance generated between the gate wiring 22 of the adjacent transistor cell 100 has a negative value.
  • the mutual inductance acts in a direction to reduce the self-inductance, so the internal inductance of the gate wiring 22 can be reduced. Therefore, ringing of the gate voltage can be suppressed.
  • each gate wiring 22 For example, if the absolute value of the self-inductance of each gate wiring 22 is L and the absolute value of mutual inductance is M, then the internal inductance of each gate wiring 22 is LM. Therefore, the internal inductance of each gate wiring 22 can be reduced.
  • each gate wiring 22 is arranged so that the mutual inductance generated between the gate wiring 22 of the adjacent transistor cell 100 has a positive value, the internal inductance of each gate wiring 22 becomes L+M. Therefore, the internal inductance of each gate wiring 22 increases.
  • FIG. 2 is a plan view showing the semiconductor chip 1 according to the embodiment. As shown in FIG. 2, the semiconductor chip 1 according to the embodiment includes a plurality of transistor cells 100.
  • the plurality of transistor cells 100 are arranged side by side along the Y-axis direction, with the X-axis direction being the longitudinal direction.
  • the Y-axis direction is an example of a first direction
  • the X-axis direction is an example of a second direction.
  • Each transistor cell 100 is, for example, a vertical transistor cell with a trench gate structure.
  • Each transistor cell 100 may be a vertical transistor cell with a planar gate structure. When each transistor cell 100 is a vertical transistor cell, it is easy to reduce on-resistance and improve breakdown voltage.
  • Each transistor cell 100 has a gate wiring 22 extending along the X-axis direction.
  • Each gate wiring 22 is arranged such that, for example, the direction of current flowing along the X-axis direction is opposite to that of the gate wiring 22 of an adjacent transistor cell 100. In this case, mutual inductance tends to be a negative value.
  • the plurality of gate wirings 22 include a first gate wiring 22a and a second gate wiring 22b.
  • the first gate wiring 22a is electrically connected to the gate runner 51 and not electrically connected to the gate runner 52.
  • the second gate wiring 22b is electrically connected to the gate runner 52 and not electrically connected to the gate runner 51.
  • the first gate wiring 22a and the second gate wiring 22b are arranged alternately along the Y-axis direction, for example. In this case, currents in opposite directions are likely to flow through adjacent gate wirings 22 .
  • the first gate wiring 22a, the second gate wiring 22b, and the gate runners 51 and 52 are arranged, for example, in a comb shape. Gate runners 51 and 52 are electrically connected to gate pad 60.
  • the plurality of gate wirings 22 are, for example, parallel to each other. In this case, mutual inductance tends to act in a direction that reduces self-inductance.
  • FIG. 3 to 5 are cross-sectional views showing the semiconductor chip 1 according to the embodiment.
  • FIG. 3 is a cross-sectional view taken along line AA in FIG.
  • FIG. 4 is a sectional view taken along line BB in FIG.
  • FIG. 5 is a sectional view taken along line CC in FIG. 2.
  • the semiconductor chip 1 mainly includes a silicon carbide substrate 10, a gate insulating film 21, a gate wiring 22, an interlayer insulating film 23, a source electrode 30, It has a drain electrode 40, gate runners 51 and 52, and a gate pad 60.
  • Silicon carbide substrate 10 is an example of a semiconductor substrate. When using silicon carbide substrate 10, it is easy to obtain excellent breakdown voltage. Silicon carbide substrate 10 includes a silicon carbide single crystal substrate 11 and a silicon carbide epitaxial layer 12 on silicon carbide single crystal substrate 11 . Silicon carbide substrate 10 has a first main surface 10A and a second main surface 10B opposite to the first main surface 10A. Silicon carbide epitaxial layer 12 constitutes first principal surface 10A, and silicon carbide single crystal substrate 11 constitutes second principal surface 10B. Silicon carbide single crystal substrate 11 and silicon carbide epitaxial layer 12 are made of, for example, hexagonal silicon carbide of polytype 4H. Silicon carbide single crystal substrate 11 contains an n-type impurity such as nitrogen (N), and has n-type conductivity type. A plurality of transistor cells 100 are formed on a silicon carbide substrate 10.
  • N nitrogen
  • Silicon carbide epitaxial layer 12 mainly includes a drift region 13 , a body region 14 , a source region 15 , a contact region 16 , an electric field relaxation region 17 , and a connection region 18 .
  • the drift region 13 contains an n-type impurity such as nitrogen or phosphorus (P), and has an n-type conductivity type.
  • the drift region 13 has a first region 13A, a second region 13B, and a third region 13C.
  • Body region 14 is provided above the drift region 13.
  • Body region 14 contains, for example, a p-type impurity such as aluminum (Al), and has p-type conductivity type.
  • Source region 15 is provided on the body region 14.
  • Source region 15 contains an n-type impurity such as nitrogen or phosphorus, and has n-type conductivity.
  • Source region 15 is separated from drift region 13 by body region 14 .
  • Source region 15 constitutes first main surface 10A.
  • Contact region 16 contains, for example, a p-type impurity such as aluminum, and has p-type conductivity type. Contact region 16 penetrates source region 15 and contacts body region 14 . Contact region 16 constitutes first main surface 10A.
  • the effective concentration of p-type impurities in the contact region 16 is, for example, 1 ⁇ 10 18 cm ⁇ 3 or more and 2 ⁇ 10 20 cm ⁇ 3 or less.
  • a gate trench 5 defined by a side surface 3 and a bottom surface 4 is provided on the first main surface 10A.
  • Side surface 3 penetrates source region 15 and body region 14 to reach drift region 13 .
  • the side surface 3 may be, for example, a surface inclined from the second main surface 10B, or a surface perpendicular to the second main surface 10B.
  • the bottom surface 4 is continuous with the side surface 3.
  • the bottom surface 4 is in the drift region 13.
  • the bottom surface 4 is, for example, a plane parallel to the second main surface 10B.
  • the gate trench 5 extends, for example, in a stripe shape along the X-axis direction.
  • the plurality of gate trenches 5 When viewed in plan from a direction perpendicular to the first main surface 10A, the plurality of gate trenches 5 are provided at regular intervals in the Y-axis direction.
  • the plurality of gate trenches 5 may be provided, for example, in an array.
  • the electric field relaxation region 17 contains a p-type impurity such as aluminum, and has a p-type conductivity type.
  • the electric field relaxation region 17 extends along the X-axis direction.
  • Electric field relaxation region 17 is located between body region 14 and second main surface 10B. When viewed in plan from a direction perpendicular to the first main surface 10A, the electric field relaxation region 17 includes a portion that overlaps with the gate trench 5.
  • the electric field relaxation region 17 relieves electric field concentration on the gate insulating film 21 in contact with the bottom surface 4 when a high voltage is applied.
  • the upper end surface of the electric field relaxation region 17 is separated from the bottom surface 4 in the direction perpendicular to the second main surface 10B.
  • the upper end surface of the electric field relaxation region 17 may include the bottom surface 4 of the gate trench 5. A portion of the upper end surface of electric field relaxation region 17 faces a portion of the lower end surface of body region 14 .
  • Electric field relaxation region 17 is electrically connected to source electrode 30 . In this case, the electric field relaxation region 17 becomes the source potential, and the parasitic capacitance between the gate wiring 22 and the drain electrode 40 can be reduced. Therefore, switching speed is improved.
  • the effective concentration of p-type impurities in the electric field relaxation region 17 is, for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 18 cm ⁇ 3 or less.
  • connection region 18 contains, for example, a p-type impurity such as aluminum, and has a p-type conductivity type.
  • the connection region 18 penetrates the first region 13A and reaches the electric field relaxation region 17.
  • Connection region 18 electrically connects body region 14 and electric field relaxation region 17 .
  • Connection region 18 contacts body region 14 .
  • Connection region 18 may contact contact region 16 .
  • Connection region 18 may contact each of body region 14 and contact region 16 .
  • Connection region 18 is between contact region 16 and electric field relaxation region 17 .
  • Connection region 18 is closer to second main surface 10B than contact region 16 is.
  • the connection region 18 is located closer to the first main surface 10A than the electric field relaxation region 17 is.
  • a plurality of connection regions 18 are arranged at regular intervals along the X-axis direction, for example.
  • the effective concentration of p-type impurities in connection region 18 may be approximately the same as the effective concentration of p-type impurities in electric field relaxation region 17 .
  • the effective concentration of p-type impurities in the connection region 18 is, for example, 5 ⁇ 10 17 cm ⁇ 3 or more and 5 ⁇ 10 18 cm ⁇ 3 or less.
  • the first region 13A of the drift region 13 is located between the body region 14 and the electric field relaxation region 17.
  • the first region 13A is in contact with the body region 14 and the electric field relaxation region 17.
  • the first region 13A is closer to the first main surface 10A than the electric field relaxation region 17 is.
  • the second region 13B is closer to the second main surface 10B than the first region 13A.
  • the second region 13B is continuous with the first region 13A.
  • the second region 13B contacts the electric field relaxation region 17 in a direction parallel to the second main surface 10B.
  • the second region 13B and the electric field relaxation region 17 may be located on the same plane parallel to the second main surface 10B.
  • the effective concentration of n-type impurities in the second region 13B may be higher than the effective concentration of n-type impurities in the first region 13A.
  • the third region 13C is closer to the second main surface 10B than the second region 13B.
  • the third region 13C is continuous with the second region 13B.
  • the third region 13C contacts the electric field relaxation region 17.
  • the third region 13C is closer to the second main surface 10B than the electric field relaxation region 17 is.
  • Third region 13C may be between second region 13B and silicon carbide single crystal substrate 11.
  • Third region 13C may be continuous with silicon carbide single crystal substrate 11.
  • the effective concentration of n-type impurities in the third region 13C may be the same as the effective concentration of n-type impurities in the second region 13B.
  • the gate insulating film 21 is, for example, an oxide film.
  • the gate insulating film 21 is made of a material containing silicon dioxide, for example.
  • the gate insulating film 21 is in contact with the side surfaces 3 and the bottom surface 4.
  • the gate insulating film 21 contacts the first region 13A at the bottom surface 4.
  • the gate insulating film 21 contacts the source region 15, the body region 14, and the first region 13A at the side surface 3.
  • Gate insulating film 21 may be in contact with source region 15 on first main surface 10A.
  • the gate wiring 22 is provided on the gate insulating film 21.
  • the gate wiring 22 is made of, for example, polysilicon containing conductive impurities.
  • Gate wiring 22 is provided inside gate trench 5 . A portion of the gate wiring 22 may be provided on the first main surface 10A.
  • the interlayer insulating film 23 covers the gate wiring 22.
  • the interlayer insulating film 23 is in contact with the gate wiring 22 and the gate insulating film 21 .
  • the interlayer insulating film 23 is, for example, an oxide film.
  • the interlayer insulating film 23 is made of a material containing silicon dioxide, for example. Interlayer insulating film 23 electrically insulates gate wiring 22 and source electrode 30 from each other. A part of the interlayer insulating film 23 may be provided inside the gate trench 5.
  • a contact hole 24 is formed in the interlayer insulating film 23 and the gate insulating film 21.
  • Contact holes 24 are provided at regular intervals in the Y-axis direction. The contact holes 24 are provided so that the gate trench 5 is located between the contact holes 24 adjacent in the Y-axis direction when viewed in plan from a direction perpendicular to the first main surface 10A.
  • Contact hole 24 extends along the X-axis direction. Source region 15 and contact region 16 are exposed from interlayer insulating film 23 and gate insulating film 21 through contact hole 24 . The contact regions 16 do not need to be provided over the entire area in the X-axis direction, and may be provided periodically.
  • a barrier metal film may be formed to cover the upper surface and side surfaces of the interlayer insulating film 23 and the side surfaces of the gate insulating film 21.
  • the source electrode 30 is in contact with the first main surface 10A.
  • the source electrode 30 has a contact electrode 31 and a source wiring 32.
  • the contact electrode 31 contacts the source region 15 and the contact region 16 on the first main surface 10A.
  • the contact electrode 31 is made of a material containing, for example, nickel silicide (NiSi).
  • Contact electrode 31 may be made of a material containing titanium, aluminum, and silicon. Contact electrode 31 makes an ohmic contact with contact region 16 .
  • the source wiring 32 covers the upper surface and side surfaces of the interlayer insulating film 23 and the upper surface of the contact electrode 31.
  • the source wiring 32 is in contact with the contact electrode 31.
  • the source wiring 32 is made of a material containing aluminum, for example.
  • the drain electrode 40 is in contact with the second main surface 10B. Drain electrode 40 contacts silicon carbide single crystal substrate 11 at second main surface 10B. Drain electrode 40 is electrically connected to drift region 13 .
  • the drain electrode 40 is made of a material containing, for example, nickel silicide. Drain electrode 40 may be made of a material containing titanium, aluminum, and silicon. Drain electrode 40 makes an ohmic contact with silicon carbide single crystal substrate 11 .
  • the gate runner 51 is provided on the positive side of the X-axis relative to the plurality of gate wirings 22. Gate runner 51 extends along the Y-axis direction. The gate runner 51 electrically connects the first gate wiring 22a and the gate pad 60. The gate runner 51 is electrically connected to the end of the first gate wiring 22a on the positive side of the X-axis.
  • the charging current flows from the positive side of the X-axis toward the negative side of the X-axis, as shown by the arrows in FIGS. 2 and 4.
  • the discharge current flows from the negative side of the X-axis toward the positive side of the X-axis.
  • the gate runner 51 is made of a material with lower electrical resistivity than the gate wiring 22.
  • the gate runner 51 is made of a material containing aluminum or copper, for example.
  • Gate runner 51 may be made of a material containing aluminum and copper.
  • the gate runner 51 is an example of a first connection wiring.
  • the gate runner 52 is provided on the negative side of the X-axis relative to the plurality of gate wirings 22.
  • the gate runner 52 extends along the Y-axis direction.
  • the gate runner 52 is arranged with a plurality of gate wirings 22 interposed between it and the gate runner 51.
  • the gate runner 52 electrically connects the second gate wiring 22b and the gate pad 60.
  • the gate runner 52 is electrically connected to the end of the second gate wiring 22b on the negative side of the X-axis. In this case, the charging current flows from the negative side of the X-axis toward the positive side of the X-axis as shown by the arrows in FIGS. 2 and 5.
  • Gate runner 52 is made of the same material as gate runner 51.
  • the gate runner 52 is an example of the second connection wiring.
  • the gate pad 60 is provided on the positive side of the Y-axis relative to the plurality of gate wirings 22.
  • the gate pad 60 may be provided on the negative side of the Y-axis with respect to the plurality of gate wirings 22.
  • Gate pad 60 has, for example, a rectangular shape.
  • Gate pad 60 is made of a material containing aluminum or copper, for example.
  • Gate pad 60 may be constructed from a material including aluminum and copper.

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Abstract

半導体チップ（1）は、第１方向（Y）に沿って並んで配置される複数のトランジスタセル（100）を備え、前記トランジスタセルは、前記第１方向と直交する第２方向（X）に沿って延びるゲート配線（22a, 22b）を有し、前記ゲート配線は、隣り合う前記トランジスタセルの前記ゲート配線との間に生じる相互インダクタンスが負の値となるように配置される。

Description

半導体チップ
　本開示は、半導体チップに関する。
　本出願は、２０２２年５月１９日出願の日本出願第２０２２－０８２０４６号に基づく優先権を主張し、前記日本出願に記載された全ての記載内容を援用するものである。
　並列に配置された複数のトランジスタセルを含む半導体チップが知られている（例えば、特許文献１参照）。
日本国特開２０１２－２３２９１号公報
　本開示の半導体チップは、第１方向に沿って並んで配置される複数のトランジスタセルを備え、前記トランジスタセルは、前記第１方向と直交する第２方向に沿って延びるゲート配線を有し、前記ゲート配線は、隣り合う前記トランジスタセルの前記ゲート配線との間に生じる相互インダクタンスが負の値となるように配置される。
図１は、実施形態に係る半導体チップを示す回路図である。 図２は、実施形態に係る半導体チップを示す平面図である。 図３は、実施形態に係る半導体チップを示す断面図（その１）である。 図４は、実施形態に係る半導体チップを示す断面図（その２）である。 図５は、実施形態に係る半導体チップを示す断面図（その３）である。
　［本開示が解決しようとする課題］
　従来の半導体チップでは、隣り合うトランジスタセルのゲート配線に同じ方向の電流が流れ、隣り合うゲート配線との間に生じる相互インダクタンスによりゲート配線の内部インダクタンスが大きくなる場合がある。
　本開示は、内部インダクタンスを低減できる半導体チップを提供することを目的とする。
　［本開示の効果］
　本開示によれば、内部インダクタンスを低減できる。
　実施するための形態について、以下に説明する。
　［本開示の実施形態の説明］
　最初に本開示の実施態様を列記して説明する。以下の説明では、同一又は対応する要素には同一の符号を付し、それらについて同じ説明は繰り返さない。
　〔１〕　本開示の一態様に係る半導体チップは、第１方向に沿って並んで配置される複数のトランジスタセルを備え、前記トランジスタセルは、前記第１方向と直交する第２方向に沿って延びるゲート配線を有し、前記ゲート配線は、隣り合う前記トランジスタセルの前記ゲート配線との間に生じる相互インダクタンスが負の値となるように配置される。この場合、相互インダクタンスが自己インダクタンスを低減させる方向に作用するので、ゲート配線の内部インダクタンスを低減できる。このため、ゲート電圧のリンギングを抑制できる。
　〔２〕　〔１〕において、前記ゲート配線は、隣り合う前記トランジスタセルの前記ゲート配線との間で、前記第２方向に沿って流れる電流の向きが逆になるように配置されてもよい。この場合、相互インダクタンスを負の値にしやすい。
　〔３〕　〔１〕又は〔２〕において、半導体基板と、前記半導体基板の上に配置されるゲートパッドと、前記ゲート配線と前記ゲートパッドとを電気的に接続する第１接続配線と、前記ゲート配線と前記ゲートパッドとを電気的に接続する第２接続配線と、を備え、前記第１接続配線は、前記第１方向に沿って延び、前記第２接続配線は、前記第１接続配線との間に複数の前記ゲート配線を挟んで配置され、複数の前記ゲート配線は、前記第１接続配線と電気的に接続される第１ゲート配線と、前記第２接続配線と電気的に接続される第２ゲート配線と、を有し、前記第１ゲート配線と前記第２ゲート配線とは前記第１方向に沿って交互に配置されてもよい。この場合、隣り合うゲート配線に互いに逆向きの電流を流しやすい。
　〔４〕　〔３〕において、前記第１ゲート配線と前記第２ゲート配線とは互いに平行であってもよい。この場合、相互インダクタンスが自己インダクタンスを低減させる方向に作用しやすい。
　〔５〕　〔３〕又は〔４〕において、前記半導体基板は炭化珪素基板であってもよい。この場合、優れた耐圧を得やすい。
　〔６〕　〔１〕から〔５〕において、前記複数のトランジスタセルは、共通のソース端子と電気的に接続され、かつ共通のドレイン端子と電気的に接続されてもよい。この場合、１つの半導体チップに複数のトランジスタセルを搭載できる。
　〔７〕　〔１〕から〔６〕において、前記トランジスタセルは縦型トランジスタセルであってもよい。この場合、オン抵抗の低減と耐圧の向上を両立しやすい。
　［本開示の実施形態の詳細］
　以下、本開示の実施形態について詳細に説明するが、本開示はこれらに限定されるものではない。
　実施形態に係る半導体チップ１について説明する。
　図１は、実施形態に係る半導体チップ１を示す回路図である。図１に示されるように、実施形態に係る半導体チップ１は、複数のトランジスタセル１００を備える。
　複数のトランジスタセル１００は、電気的に並列接続される。複数のトランジスタセル１００は、共通のゲート端子Ｇ、共通のソース端子Ｓ及び共通のドレイン端子Ｄと電気的に接続される。この場合、１つの半導体チップ１に複数のトランジスタセル１００を搭載できる。各トランジスタセル１００には、ソース端子Ｓとドレイン端子Ｄとの間にボディダイオードＢＤが生成される。各トランジスタセル１００は、ゲート配線２２によりゲート端子Ｇに接続される。各ゲート配線２２には、内部インダクタンスが存在し得る。内部インダクタンスは、各ゲート配線２２の自己インダクタンスと、各ゲート配線２２と隣り合うゲート配線２２による相互インダクタンスとを含む。
　各ゲート配線２２は、隣り合うトランジスタセル１００のゲート配線２２との間に生じる相互インダクタンスが負の値となるように配置される。この場合、相互インダクタンスが自己インダクタンスを低減させる方向に作用するので、ゲート配線２２の内部インダクタンスを低減できる。このため、ゲート電圧のリンギングを抑制できる。
　例えば、各ゲート配線２２の自己インダクタンスの絶対値をＬとし、相互インダクタンスの絶対値をＭとすると、各ゲート配線２２の内部インダクタンスがＬ－Ｍとなる。このため、各ゲート配線２２の内部インダクタンスを低減できる。
　これに対し、各ゲート配線２２が隣り合うトランジスタセル１００のゲート配線２２との間に生じる相互インダクタンスが正の値となるように配置される場合、各ゲート配線２２の内部インダクタンスがＬ＋Ｍとなる。このため、各ゲート配線２２の内部インダクタンスが増大する。
　次に、実施形態に係る半導体チップ１の一例としての電界効果トランジスタの構成について説明する。
　図２は、実施形態に係る半導体チップ１を示す平面図である。図２に示されるように、実施形態に係る半導体チップ１は、複数のトランジスタセル１００を備える。
　複数のトランジスタセル１００は、Ｘ軸方向を長手方向とし、Ｙ軸方向に沿って並んで配置される。Ｙ軸方向は第１方向の一例であり、Ｘ軸方向は第２方向の一例である。各トランジスタセル１００は、例えばトレンチゲート構造の縦型トランジスタセルである。各トランジスタセル１００は、プレーナゲート構造の縦型トランジスタセルであってもよい。各トランジスタセル１００が縦型トランジスタセルである場合、オン抵抗の低減と耐圧の向上を両立しやすい。各トランジスタセル１００は、Ｘ軸方向に沿って延びるゲート配線２２を有する。
　各ゲート配線２２は、例えば隣り合うトランジスタセル１００のゲート配線２２との間で、Ｘ軸方向に沿って流れる電流の向きが逆になるように配置される。この場合、相互インダクタンスを負の値にしやすい。
　複数のゲート配線２２は、第１ゲート配線２２ａと、第２ゲート配線２２ｂとを含む。第１ゲート配線２２ａは、ゲートランナー５１と電気的に接続され、かつゲートランナー５２と電気的に接続されない。第２ゲート配線２２ｂは、ゲートランナー５２と電気的に接続され、かつゲートランナー５１と電気的に接続されない。第１ゲート配線２２ａと第２ゲート配線２２ｂとは、例えばＹ軸方向に沿って交互に配置される。この場合、隣り合うゲート配線２２に互いに逆向きの電流を流しやすい。Ｘ軸方向及びＹ軸方向と直交する方向から平面視したときに、第１ゲート配線２２ａ、第２ゲート配線２２ｂ及びゲートランナー５１，５２は、例えば櫛形状に配置される。ゲートランナー５１，５２は、ゲートパッド６０と電気的に接続される。
　複数のゲート配線２２は、例えば互いに平行である。この場合、相互インダクタンスが自己インダクタンスを低減させる方向に作用しやすい。
　図３から図５は、実施形態に係る半導体チップ１を示す断面図である。図３は、図２中のＡ－Ａ線に沿った断面図である。図４は、図２中のＢ－Ｂ線に沿った断面図である。図５は、図２中のＣ－Ｃ線に沿った断面図である。
　図３から図５に示されるように、実施形態に係る半導体チップ１は、主として、炭化珪素基板１０と、ゲート絶縁膜２１と、ゲート配線２２と、層間絶縁膜２３と、ソース電極３０と、ドレイン電極４０と、ゲートランナー５１，５２と、ゲートパッド６０とを有する。
　炭化珪素基板１０は、半導体基板の一例である。炭化珪素基板１０を用いる場合、優れた耐圧を得やすい。炭化珪素基板１０は、炭化珪素単結晶基板１１と、炭化珪素単結晶基板１１上にある炭化珪素エピタキシャル層１２とを含む。炭化珪素基板１０は、第１主面１０Ａと、第１主面１０Ａと反対の第２主面１０Ｂとを有する。炭化珪素エピタキシャル層１２は第１主面１０Ａを構成し、炭化珪素単結晶基板１１は第２主面１０Ｂを構成する。炭化珪素単結晶基板１１及び炭化珪素エピタキシャル層１２は、例えばポリタイプ４Ｈの六方晶炭化珪素から構成される。炭化珪素単結晶基板１１は、例えば窒素（Ｎ）等のｎ型不純物を含み、ｎ型の導電型を有する。炭化珪素基板１０に複数のトランジスタセル１００が形成される。
　炭化珪素エピタキシャル層１２は、主として、ドリフト領域１３と、ボディ領域１４と、ソース領域１５と、コンタクト領域１６と、電界緩和領域１７と、接続領域１８とを有する。
　ドリフト領域１３は、例えば窒素又はリン（Ｐ）等のｎ型不純物を含み、ｎ型の導電型を有する。ドリフト領域１３は、第１領域１３Ａと、第２領域１３Ｂと、第３領域１３Ｃとを有する。
　ボディ領域１４は、ドリフト領域１３の上に設けられる。ボディ領域１４は、例えばアルミニウム（Ａｌ）等のｐ型不純物を含み、ｐ型の導電型を有する。
　ソース領域１５は、ボディ領域１４の上に設けられる。ソース領域１５は、例えば窒素又はリン等のｎ型不純物を含み、ｎ型の導電型を有する。ソース領域１５は、ボディ領域１４によってドリフト領域１３から隔てられる。ソース領域１５は、第１主面１０Ａを構成する。
　コンタクト領域１６は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。コンタクト領域１６は、ソース領域１５を貫通し、ボディ領域１４に接する。コンタクト領域１６は、第１主面１０Ａを構成する。コンタクト領域１６のｐ型不純物の実効濃度は、例えば１×１０１８ｃｍ－３以上２×１０２０ｃｍ－３以下である。
　第１主面１０Ａには、側面３と底面４とにより規定されるゲートトレンチ５が設けられる。側面３は、ソース領域１５及びボディ領域１４を貫通してドリフト領域１３に至る。側面３は、例えば第２主面１０Ｂから傾斜した面であってもよく、第２主面１０Ｂに垂直な面であってもよい。底面４は、側面３と連なる。底面４は、ドリフト領域１３にある。底面４は、例えば第２主面１０Ｂと平行な平面である。ゲートトレンチ５は、例えばＸ軸方向に沿ってストライプ状に伸長する。第１主面１０Ａに垂直な方向から平面視したときに、複数のゲートトレンチ５はＹ軸方向に一定の間隔で設けられる。複数のゲートトレンチ５は、例えばアレイ状に設けられてもよい。
　電界緩和領域１７は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。電界緩和領域１７は、Ｘ軸方向に沿って延びる。電界緩和領域１７は、ボディ領域１４と第２主面１０Ｂとの間にある。第１主面１０Ａに垂直な方向から平面視したときに、電界緩和領域１７はゲートトレンチ５と重なる部分を含む。電界緩和領域１７は、高電圧印加時に底面４に接するゲート絶縁膜２１に電界が集中することを緩和する。第２主面１０Ｂに対して垂直な方向において、電界緩和領域１７の上端面は底面４から離隔する。電界緩和領域１７の上端面は、ゲートトレンチ５の底面４を含んでもよい。電界緩和領域１７の上端面の一部は、ボディ領域１４の下端面の一部に対向する。電界緩和領域１７は、ソース電極３０と電気的に接続される。この場合、電界緩和領域１７がソース電位となり、ゲート配線２２とドレイン電極４０との間の寄生容量を低減できる。このため、スイッチング速度が向上する。電界緩和領域１７のｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
　接続領域１８は、例えばアルミニウム等のｐ型不純物を含み、ｐ型の導電型を有する。接続領域１８は、第１領域１３Ａを貫通して、電界緩和領域１７に至る。接続領域１８は、ボディ領域１４と電界緩和領域１７とを電気的に接続する。接続領域１８は、ボディ領域１４に接する。接続領域１８は、コンタクト領域１６に接してもよい。接続領域１８は、ボディ領域１４及びコンタクト領域１６の各々に接してもよい。接続領域１８は、コンタクト領域１６と電界緩和領域１７との間にある。接続領域１８は、コンタクト領域１６よりも第２主面１０Ｂの近くにある。接続領域１８は、電界緩和領域１７よりも第１主面１０Ａの近くにある。接続領域１８は、例えばＸ軸方向に沿って一定の間隔で複数配置される。接続領域１８のｐ型不純物の実効濃度は、電界緩和領域１７のｐ型不純物の実効濃度とほぼ同じであってもよい。接続領域１８のｐ型不純物の実効濃度は、例えば５×１０１７ｃｍ－３以上５×１０１８ｃｍ－３以下である。
　ドリフト領域１３の第１領域１３Ａは、ボディ領域１４と電界緩和領域１７との間にある。第１領域１３Ａは、ボディ領域１４及び電界緩和領域１７に接する。第１領域１３Ａは、電界緩和領域１７よりも第１主面１０Ａの近くにある。
　第２領域１３Ｂは、第１領域１３Ａよりも第２主面１０Ｂの近くにある。第２領域１３Ｂは、第１領域１３Ａと連なる。第２領域１３Ｂは、第２主面１０Ｂと平行な方向において電界緩和領域１７と接する。第２領域１３Ｂと電界緩和領域１７とは、第２主面１０Ｂと平行な同一平面に位置してもよい。第２領域１３Ｂのｎ型不純物の実効濃度は、第１領域１３Ａのｎ型不純物の実効濃度よりも高くてもよい。
　第３領域１３Ｃは、第２領域１３Ｂよりも第２主面１０Ｂの近くにある。第３領域１３Ｃは、第２領域１３Ｂと連なる。第３領域１３Ｃは、電界緩和領域１７と接する。第３領域１３Ｃは、電界緩和領域１７よりも第２主面１０Ｂの近くにある。第３領域１３Ｃは、第２領域１３Ｂと炭化珪素単結晶基板１１との間にあってもよい。第３領域１３Ｃは、炭化珪素単結晶基板１１に連なってもよい。第３領域１３Ｃのｎ型不純物の実効濃度は、第２領域１３Ｂのｎ型不純物の実効濃度と同じであってもよい。
　ゲート絶縁膜２１は、例えば酸化膜である。ゲート絶縁膜２１は、例えば二酸化珪素を含む材料により構成される。ゲート絶縁膜２１は、側面３及び底面４に接する。ゲート絶縁膜２１は、底面４において第１領域１３Ａと接する。ゲート絶縁膜２１は、側面３においてソース領域１５、ボディ領域１４及び第１領域１３Ａと接する。ゲート絶縁膜２１は、第１主面１０Ａにおいてソース領域１５と接してもよい。
　ゲート配線２２は、ゲート絶縁膜２１の上に設けられる。ゲート配線２２は、例えば導電性不純物を含むポリシリコンから構成される。ゲート配線２２は、ゲートトレンチ５の内部に設けられる。ゲート配線２２の一部は、第１主面１０Ａの上に設けられてもよい。
　層間絶縁膜２３は、ゲート配線２２を覆う。層間絶縁膜２３は、ゲート配線２２及びゲート絶縁膜２１に接する。層間絶縁膜２３は、例えば酸化膜である。層間絶縁膜２３は、例えば二酸化珪素を含む材料から構成される。層間絶縁膜２３は、ゲート配線２２とソース電極３０とを互いに電気的に絶縁する。層間絶縁膜２３の一部は、ゲートトレンチ５の内部に設けられてもよい。
　層間絶縁膜２３及びゲート絶縁膜２１には、コンタクトホール２４が形成される。コンタクトホール２４は、Ｙ軸方向に一定の間隔で設けられる。コンタクトホール２４は、第１主面１０Ａに垂直な方向から平面視したときに、Ｙ軸方向で隣り合うコンタクトホール２４の間にゲートトレンチ５が位置するように設けられる。コンタクトホール２４は、Ｘ軸方向に沿って延びる。コンタクトホール２４を通じて、ソース領域１５及びコンタクト領域１６が層間絶縁膜２３及びゲート絶縁膜２１から露出する。コンタクト領域１６は、Ｘ軸方向において、全体にわたって設けられる必要はなく、周期的に設けられてもよい。層間絶縁膜２３の上面及び側面と、ゲート絶縁膜２１の側面とを覆うバリアメタル膜が形成されてもよい。
　ソース電極３０は、第１主面１０Ａに接する。ソース電極３０は、コンタクト電極３１と、ソース配線３２とを有する。
　コンタクト電極３１は、第１主面１０Ａにおいて、ソース領域１５及びコンタクト領域１６に接する。コンタクト電極３１は、例えばニッケルシリサイド（ＮｉＳｉ）を含む材料から構成される。コンタクト電極３１は、チタンと、アルミニウムと、シリコンとを含む材料から構成されてもよい。コンタクト電極３１は、コンタクト領域１６とオーミック接合する。
　ソース配線３２は、層間絶縁膜２３の上面及び側面と、コンタクト電極３１の上面とを覆う。ソース配線３２は、コンタクト電極３１と接する。ソース配線３２は、例えばアルミニウムを含む材料から構成される。
　ドレイン電極４０は、第２主面１０Ｂに接する。ドレイン電極４０は、第２主面１０Ｂにおいて炭化珪素単結晶基板１１と接する。ドレイン電極４０は、ドリフト領域１３と電気的に接続される。ドレイン電極４０は、例えばニッケルシリサイドを含む材料から構成される。ドレイン電極４０は、チタンと、アルミニウムと、シリコンとを含む材料から構成されてもよい。ドレイン電極４０は、炭化珪素単結晶基板１１とオーミック接合する。
　ゲートランナー５１は、複数のゲート配線２２よりもＸ軸正側に設けられる。ゲートランナー５１は、Ｙ軸方向に沿って延びる。ゲートランナー５１は、第１ゲート配線２２ａとゲートパッド６０とを電気的に接続する。ゲートランナー５１は、第１ゲート配線２２ａのＸ軸正側の端部と電気的に接続される。この場合、充電電流は図２及び図４の矢印で示されるようにＸ軸正側からＸ軸負側に向かって流れる。一方、放電電流はＸ軸負側からＸ軸正側に向かって流れる。ゲートランナー５１は、ゲート配線２２よりも電気抵抗率が小さい材料から構成される。ゲートランナー５１は、例えばアルミニウム又は銅を含む材料から構成される。ゲートランナー５１は、アルミニウム及び銅を含む材料から構成されてもよい。ゲートランナー５１は、第１接続配線の一例である。
　ゲートランナー５２は、複数のゲート配線２２よりもＸ軸負側に設けられる。ゲートランナー５２は、Ｙ軸方向に沿って延びる。ゲートランナー５２は、ゲートランナー５１との間に複数のゲート配線２２を挟んで配置される。ゲートランナー５２は、第２ゲート配線２２ｂとゲートパッド６０とを電気的に接続する。ゲートランナー５２は、第２ゲート配線２２ｂのＸ軸負側の端部と電気的に接続される。この場合、充電電流は図２及び図５の矢印で示されるようにＸ軸負側からＸ軸正側に向かって流れる。一方、放電電流はＸ軸正側からＸ軸負側に向かって流れる。このため、第１ゲート配線２２ａを流れる充電電流の向きと、第２ゲート配線２２ｂを流れる充電電流の向きとが逆になる。また、第１ゲート配線２２ａを流れる放電電流の向きと、第２ゲート配線２２ｂを流れる放電電流の向きとが逆になる。ゲートランナー５２は、ゲートランナー５１と同じ材料から構成される。ゲートランナー５２は、第２接続配線の一例である。
　ゲートパッド６０は、複数のゲート配線２２よりもＹ軸正側に設けられる。ゲートパッド６０は、複数のゲート配線２２よりもＹ軸負側に設けられてもよい。ゲートパッド６０は、例えば矩形状を有する。ゲートパッド６０は、例えばアルミニウム又は銅を含む材料から構成される。ゲートパッド６０は、アルミニウム及び銅を含む材料から構成されてもよい。
　以上、実施形態について詳述したが、特定の実施形態に限定されるものではなく、請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
１　半導体チップ
３　側面
４　底面
５　ゲートトレンチ
１０　炭化珪素基板
１０Ａ　第１主面
１０Ｂ　第２主面
１１　炭化珪素単結晶基板
１２　炭化珪素エピタキシャル層
１３　ドリフト領域
１３Ａ　第１領域
１３Ｂ　第２領域
１３Ｃ　第３領域
１４　ボディ領域
１５　ソース領域
１６　コンタクト領域
１７　電界緩和領域
１８　接続領域
２１　ゲート絶縁膜
２２　ゲート配線
２２ａ　第１ゲート配線
２２ｂ　第２ゲート配線
２３　層間絶縁膜
２４　コンタクトホール
３０　ソース電極
３１　コンタクト電極
３２　ソース配線
４０　ドレイン電極
５１　ゲートランナー
５２　ゲートランナー
６０　ゲートパッド
ＢＤ　ボディダイオード
１００　トランジスタセル
Ｄ　ドレイン端子
Ｇ　ゲート端子
Ｓ　ソース端子

Claims (7)

  1. 　第１方向に沿って並んで配置される複数のトランジスタセルを備え、
    　前記トランジスタセルは、前記第１方向と直交する第２方向に沿って延びるゲート配線を有し、
    　前記ゲート配線は、隣り合う前記トランジスタセルの前記ゲート配線との間に生じる相互インダクタンスが負の値となるように配置される、
    　半導体チップ。
  2. 　前記ゲート配線は、隣り合う前記トランジスタセルの前記ゲート配線との間で、前記第２方向に沿って流れる電流の向きが逆になるように配置される、
    　請求項１に記載の半導体チップ。
  3. 　半導体基板と、
    　前記半導体基板の上に配置されるゲートパッドと、
    　前記ゲート配線と前記ゲートパッドとを電気的に接続する第１接続配線と、
    　前記ゲート配線と前記ゲートパッドとを電気的に接続する第２接続配線と、
    　を備え、
    　前記第１接続配線は、前記第１方向に沿って延び、
    　前記第２接続配線は、前記第１接続配線との間に複数の前記ゲート配線を挟んで配置され、
    　複数の前記ゲート配線は、
    　前記第１接続配線と電気的に接続される第１ゲート配線と、
    　前記第２接続配線と電気的に接続される第２ゲート配線と、
    　を有し、
    　前記第１ゲート配線と前記第２ゲート配線とは前記第１方向に沿って交互に配置される、
    　請求項１に記載の半導体チップ。
  4. 　前記第１ゲート配線と前記第２ゲート配線とは互いに平行である、
    　請求項３に記載の半導体チップ。
  5. 　前記半導体基板は炭化珪素基板である、
    　請求項３に記載の半導体チップ。
  6. 　前記複数のトランジスタセルは、共通のソース端子と電気的に接続され、かつ共通のドレイン端子と電気的に接続される、
    　請求項１に記載の半導体チップ。
  7. 　前記トランジスタセルは縦型トランジスタセルである、
    　請求項１から請求項６のいずれか１項に記載の半導体チップ。
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