CN1776911A - 半导体装置 - Google Patents

半导体装置 Download PDF

Info

Publication number
CN1776911A
CN1776911A CNA2005101254519A CN200510125451A CN1776911A CN 1776911 A CN1776911 A CN 1776911A CN A2005101254519 A CNA2005101254519 A CN A2005101254519A CN 200510125451 A CN200510125451 A CN 200510125451A CN 1776911 A CN1776911 A CN 1776911A
Authority
CN
China
Prior art keywords
mos transistor
source
source electrode
semiconductor device
electrode
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CNA2005101254519A
Other languages
English (en)
Inventor
柳田正道
万代忠男
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sanyo Electric Co Ltd
Original Assignee
Sanyo Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sanyo Electric Co Ltd filed Critical Sanyo Electric Co Ltd
Publication of CN1776911A publication Critical patent/CN1776911A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7816—Lateral DMOS transistors, i.e. LDMOS transistors
    • H01L29/7825—Lateral DMOS transistors, i.e. LDMOS transistors with trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/0203—Particular design considerations for integrated circuits
    • H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
    • H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
    • H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05568—Disposition the whole external layer protruding from the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05573—Single external layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
    • H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
    • H01L2224/161—Disposition
    • H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41758—Source or drain electrodes for field effect devices for lateral devices with structured layout for source or drain region, i.e. the source or drain region having cellular, interdigitated or ring structure or being curved or angular
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Ceramic Engineering (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)

Abstract

一种半导体装置，现有的单片双型MOSFET由于构成使漏极区域共通的两个MOSFET的芯片并列的结构，故漏极区域的电阻值高，装置的导通电阻的降低有限。本发明的半导体装置，将第一源极电极连接的第一MOS晶体管和第二源极电极连接的第二MOS晶体管在一个芯片上相邻交替地配置。在第一源极电极及第二源极电极上分别施加不同的电位，两MOS晶体管通过一个栅极端子进行开关控制。由于电流沿槽周围流动，故可降低导通电阻。

Description

半导体装置
技术领域
本发明涉及半导体装置，特别是涉及实现可切换双向电流通路的开关元件的小型化及低导通电阻化的半导体装置。
背景技术
作为开关元件，不仅对进行开、关切换的开关元件，而且对象例如用于二次电池的保护电路的开关元件那样，切换电流通路方向(电流流动的方向)的开关元件也进行开发。
图5表示切换双向电流通路的开关元件之一例。
图5(A)是开关元件的电路图。双向开关元件30将第一MOSFET31及第二MOSFET32串联连接。而且，在各栅极端子G1、G2上分别施加门信号，控制两个MOSFET。然后，按照施加于第一源极端子S1、第二源极端子S2的电位差切换电流通路。
第一MOSFET31及第二MOSFET32分别具有寄生二极管。例如，通过控制信号断开第一MOSFET31，使第二MOSFET32导通。而且，通过将第一源极端子S1设为比第二源极端子S2高的电位，由第一MOSFET31的寄生二极管和第二MOSFET形成a方向的电流通路。
而且，这样的开关元件通常在一个芯片上集成两个MOSFET等而实现。
图5(B)是表示上述半导体装置30的一例的平面图。
半导体装置30是将第一MOSFET31、第二MOSFET32集成在一个芯片上的装置。第一MOSFET31具有连接于各晶体管的第一源极电极35和第一栅极焊盘电极33。另外，第二MOSFET32也具有连接于各晶体管的第二源极电极36和第二栅极焊盘电极34。
两个MOSFET的衬底(漏极区域)共通。第一MOSFET31、第二MOSFET32相对于芯片的中心线X-X例如线性对称配置，第一栅极焊盘电极33、第二栅极电极焊盘34独立地配置于芯片的角部。
图5(C)、(D)是表示上述MOSFET30的安装例的图，图5(C)是平面图，图5(D)是图5(C)的c-c线剖面图。
如图，芯片30以使第一源极电极35、第二源极电极36及第一栅极焊盘电极33、第二栅极焊盘电极34与引线架37对置的倒装片方式安装。
即，将分别连接于第一源极电极35、第二源极电极36及第一栅极焊盘电极33、第二栅极焊盘电极34的焊料突起39设于芯片表面。然后，介由焊料突起39与引线架37电连接。MOSFET30和引线架37由树脂层38等覆盖，源极端子37s1、37s2、栅极端子37g1、37g2导出到外部(例如参照专利文献1)。
专利文献1：日本专利特开2002-118258号公报
图6是图5(B)的MOSFET30的b-b线剖面图。各MOSFET31、32在例如n+型半导体衬底131上设置构成漏极区域的n-型半导体层132，具有设于其表面的p型沟道层133。在沟道层133设置槽134，并在槽134内介由栅极氧化膜135埋设栅极电极136。邻接槽134，配置n+型源极区域137，在源极区域137间设置p+型体区138。在被相邻的槽134包围的区域形成MOS晶体管。
第一MOSFET31及第二MOSFET32设于同一衬底131上，即漏极区域132成为共通。另一方面，第一MOSFET31的源极区域137与覆盖第一MOSFET31上的第一源极电极35连接，第一MOSFET31的栅极电极136延伸到芯片外，与第一栅极焊盘电极33连接。同样，第二MOSFET32的源极区域137与覆盖第二MOSFET32上的第二源极电极36连接，第二MOSFET32的栅极电极136延伸到芯片外，与第二栅极焊盘电极34连接(参照图5(B))。
例如通过在栅极电极136(栅极端子)上施加的控制信号例如断开第一MOSFET31，并使第二MOSFET32导通。此时，通过使第一源极电极35的电位比第二源极电极36的电位高，如图中箭头所示，形成电流通路。当导通第一MOSFET31，断开第二MOSFET32，使第一源极电极35的电位比第二源极电极36的电位低时，形成相反的电流通路。
但是，电流通过漏极区域132及衬底131，从一侧的MOSFET流向另一侧的MOSFET。即，电流通路的距离变长，漏极区域的电阻升高了。如图5(C)、(D)，倒装片安装和引线接合方式安装的情况相比，可降低和外部端子的连接电阻。引线接合方式是指，在引线架上固定芯片背面，利用接合线将源极电极及栅极焊盘电极和作为外部端子的引线架连接的方式。但是，倒装片安装由于影响衬底的电阻，故存在不能降低半导体装置的导通电阻的问题。
另外，在引线接合方式的情况下，固定于漏极侧的框架有助于电阻降低，但对电流流向衬底的情况不变，由于电流通路长，故在低导通电阻化方面也有限。
发明内容
本发明是鉴于这样的课题而开发的，本发明第一方面提供一种半导体装置，其包括：构成漏极区域的半导体衬底；设于所述漏极区域，且通过施加于一个栅极端子上的控制信号控制的多个MOS晶体管，相邻的两个所述MOS晶体管分别与被施加不同的电位的两个源极端子连接。
另外，其特征是，将所述多个MOS晶体管集成在一个芯片上，将所述栅极端子及源极端子导出到外部。
本发明第二方面提供一种半导体装置，其具有：反向导电型沟道层，其设于构成漏极区域的一导电型半导体层上；槽，其贯通所述沟道层，到达所述漏极区域；绝缘膜，其设于所述槽内壁；栅极电极，埋设于所述槽内；一导电型源极区域，其设于邻接所述槽的所述沟道层表面，在由相邻的所述槽包围的区域形成多个MOS晶体管，所述MOS晶体管由与第一源极电极连接的第一MOS晶体管，和相邻该第一MOS晶体管、且与第二源极电极连接的第二MOS晶体管构成，在所述第一源极电极及第二源极电极上分别施加不同的电位，籍此，解决问题。
另外，其特征在于，在一个芯片上交替配置所述第一MOS晶体管和所述第二MOS晶体管。
另外，其特征在于，具有与所述栅极电极连接的一个栅极焊盘电极。
另外，其特征在于，沿所述槽的侧壁及底部形成电流通路。
根据本发明，由于将施加有不同的源极电位的两个MOS晶体管集成在一个芯片上，故电流可不通过衬底，而沿着槽的侧壁及底部流动。因此，在例如以倒装片方式安装的情况下，也可以抑制漏极区域的电阻增大。另外，在引线接合方式的情况下，也可缩小第一MOSFET和第二MOSFET之间的电流通路，因此，可降低装置的导通电阻。
另外，第一栅极焊盘电极只要共通设置一个即可。即，和在一个芯片上集成两个MOSFET的所谓的双型MOSFET不同，可提高一个栅极焊盘电极量的单元密度。因此，籍此也可以降低装置的导通电阻。
另外，半导体装置的外部端子变为三个端子，可消减外部端子数量。
附图说明
图1是说明本发明的半导体装置的电路概要图；
图2是说明本发明的半导体装置的(A)平面图、(B)剖面图；
图3(A)～(C)是说明本发明的半导体装置的平面图；
图4是表示本发明的半导体装置的一例的电路图；
图5是说明现有的半导体装置的(A)电路图、(B)平面图、(C)平面图、(D)剖面图。
图6是说明现有的半导体装置的剖面图。
符号说明
1   n+型半导体衬底
2   漏极区域
3   沟道层
4   槽
5   栅极氧化膜
6   栅极电极
7   源极区域
8   体区
9   层间绝缘膜
11  第一源极电极
12  第二源极电极
13  第二层的第一源极电极
14  第二层的第二源极电极
20  MOSFET
21  第一MOS晶体管
22  第二MOS晶体管
24  栅极连接电极
25   栅极焊盘电极
30   开关元件
31   第一MOSFET
32   第二MOSFET
33   第一栅极焊盘电极
34   第二栅极焊盘电极
35   第一源极电极
36   第二源极电极
37   外部端子
38   树脂层
39   焊料突起
51   电池
52   保护电路
54   控制电路
59   控制端子
131  n+型半导体衬底
132  漏极区域
133  沟道层
134  槽
135  栅极氧化膜
136  栅极电极
137  源极区域
138  体区
139  层间绝缘膜
具体实施方式
以n沟道型MOSFET为例参照图1到图4详细说明本发明的实施方式。
图1是表示本实施例的半导体装置20的电路概要图。
本实施例的半导体装置20是在构成漏极区域的半导体衬底上配置有多个MOS晶体管21、22的MOSFET。MOSFET20与一个栅极端子G连接，通过施加于栅极端子G上的控制信号控制。
MOS晶体管21、22集成在一个芯片上，导出到外部的端子是一个栅极端子和第一源极端子S1、第二源极端子S2。另外，多个MOS晶体管21、22的漏极共通连接，作为漏极端子没有导出到外部。
在第一源极端子S1及第二源极端子S2上施加不同的电位。在多个MOS晶体管中，与第一源极端子S1连接的晶体管是第一MOS晶体管21，与第二源极端子S2连接的晶体管是第二MOS晶体管22。
第一MOS晶体管21及第二MOS晶体管22各自的栅极电极与一个栅极端子G连接，通过施加于栅极端子G上的控制信号，同时切换开、关。
即，通过控制信号，使第一MOS晶体管21及第二MOS晶体管22同时导通。而且，在例如第一源极端子S1为比第二源极端子S2高的电位的情况下，沿箭头a方向流过电流。另一方面，在电位关系相反的情况下，沿箭头b方向流过电流。
本实施例的第一MOS晶体管21及第二MOS晶体管22相邻、交替地配置于同一衬底上。
参照图2进一步详细说明。图2(A)是本实施例的MOSFET20的平面图，图2(B)是图2(A)的a-a线剖面图。另外，图2(A)中，省略了构成源极电极的金属层。
MOSFET20在n+型半导体衬底1上设置由n-型半导体层构成的漏极区域2，并在其上设置p型沟道层3。设置从沟道层3到达漏极区域2的槽4，利用栅极氧化膜5覆盖槽4的内壁。而且，在槽4内埋设多晶硅等导电材料，设置栅极电极6。
在相邻槽4的沟道层3表面形成n+型源极区域7，在相邻的两个源极区域7间的沟道层3表面配置p+型体区8。由此，在由槽4包围的区域配置第一MOS晶体管21及第二MOS晶体管22。在图2(A)中，用正方形表示各晶体管。
至少栅极电极6上由层间绝缘膜9覆盖，露出各MOS晶体管的源极区域7及体区8。而且，第一源极电极11与第一MOS晶体管21的源极区域7及体区8接触。另外，第二源极电极12与第二MOS晶体管22的源极区域7及体区8接触。
第一源极电极11与第一源极端子S1连接，第二源极电极12与第二源极端子S2连接。在第一源极端子S1及第二源极端子S2上分别施加不同的源极电位。
图2(A)中，阴影区域是第一MOS晶体管21，空白区域是第二MOS晶体管22。这样，本实施例的第一MOS晶体管和第二MOS晶体管相邻交替地被配置。
第一MOS晶体管21及第二MOS晶体管22的栅极电极6引出到芯片的周边部，介由栅极连接电极24与栅极焊盘电极25连接。即，施加在一个栅极端子G上的控制信号介由栅极焊盘电极施加在各栅极电极6上。
如图，栅极焊盘电极25为一个，通过控制信号使第一MOS晶体管21及第二MOS晶体管22同时导通、截止。在两晶体管导通的状态下，在沿全部的槽4的沟道层3上形成沟道区域(未图示)。
在本实施例中，在相邻的第一MOS晶体管21及第二MOS晶体管22上施加不同的源极电位。因此，在晶体管导通时，如箭头，沿槽4的侧壁及底部形成电流通路，在相邻的MOS晶体管间流过电流。
例如在第一源极端子S1为比第二源极端子S2高的电位的情况下，形成从第一MOS晶体管21向相邻的第二MOS晶体管22的电流通路(箭头)。另一方面，在电位关系相反的情况下，从第二MOS晶体管22向相邻的第一MOS晶体管21，形成箭头的反方向的电流通路。
因此，不用迂回n+型半导体衬底1，而在第一MOS晶体管21及第二MOS晶体管22间流过电流。在槽4周围形成的电流通路的距离例如为小于或等于5μm。即，可比杂质浓度高、将数十～数百μm的衬底1形成电流通路，进一步降低电阻。
然后，利用将接合线热熔在第1第一源极电极11、第二源极电极12及栅极焊盘电极25上来和引线架等连接的引线接合方式或者图5(C)、(D)所示的倒装片方式等已知的方法来进行安装。
因此，在用例如倒装片方式安装的情况下，也可以大幅降低漏极区域的电阻，可有助于降低装置的导通电阻。
另外，由于栅极焊盘电极25为1个即可，故可将目前(图5(B))所需要的栅极焊盘电极的占有面积降为1/2。因此，如果是相同的芯片尺寸，则能够相应的程度提高单元密度，籍此也可降低装置的导通电阻。
图3是说明本实施例的第一源极电极11及第二源极电极12概要的平面图。图3中，正方形所示的区域为各源极电极，用阴影表示第一源极电极11，用空白表示第二源极电极12。另外，图3(A)及图3(B)是在衬底表面格子状构图槽4的情况。
如图3(A)，第一源极电极11配置于第一MOS晶体管21上，第二源极电极12配置于第二MOS晶体管22上。而且，将它们相邻交替地配置。另外，第一源极电极11和第二源极电极相互绝缘。而且，相对于两MOS晶体管配置一个栅极焊盘电极25。
图3(B)表示设于第一源极电极11及第二源极电极12上的第二层源极电极。
在设置和引线接合或补片电极等外部端子连接的连接装置时，如图，设置第二层源极电极。第二层的第一源极电极13如图，例如被成板状设置一个，介由绝缘膜(未图示)覆盖第一层的多个第一源极电极11及第二源极电极12而设置。而且，介由设于绝缘膜上的接触孔(未图示)和第一层的第一源极电极11接触。
同样，第二层的第二源极电极14被成板状设置一个，介由绝缘膜(未图示)覆盖第一层的第一源极电极11及第二源极电极12而设置。而且，介由设于绝缘膜的接触孔(未图示)和第一层的第二源极电极12接触。
图3(C)是在衬底表面以条状构图槽4的情况下的、第一层的源极电极的概要图。通过相邻的槽4，第一MOS晶体管21及第二MOS晶体管22形成条状的单元。即，如图所示，分别与第一MOS晶体管21及第二MOS晶体管22连接的第一源极电极11及第二源极电极12以条状交替地配置。另外，第二层的源极电极和图3(B)相同。
这样，根据本实施例的MOSFET20，可实现由一个栅极端子使两个MOS晶体管动作并切换双向电流通路的开关元件。下面，对其动作，以在保护电路中采用上述的MOSFET20的情况为例进行说明。
图4是表示二次电池的保护电路的一例的电路图。
保护电路52和二次电池51串联连接，具有作为开关元件的MOSFET20和控制电路54。或将MOSFET20的第一源极端子S1侧作为正端子(+)，将第二源极端子S2侧作为负端子(-)，在它们之间连接负载或AC适配器等的电源。
MOSFET20和二次电池51串联连接，阻止二次电池51过充电及过放电。即，在MOSFET20上形成双向的电流通路。
控制电路54具有在MOSFET20的栅极端子G上施加控制信号的一个充放电控制端子59。
控制电路54在充放电动作时，将MOSFET20切换为导通，沿二次电池51的充电方向及二次电池51的放电方向流过电流。
另外，例如在过充电状态下，判定在正端子、负端子间AC适配器等电源连接的状态。然后，断开MOSFET20，截断电流通路。
而且，在过放电状态下，判定在正端子、负端子间连接有负载的状态。然后，断开MOSFET20，截断电流通路。
这种过充电及过放电状态，可通过由控制电路54判定例如负端子的电位，来进行控制。
即，在正常放电时，在正端子及负端子上连接负载，进行放电(例如携带终端的操作等)直至规定的电压。
而且，在该状态下成为过放电的情况下，需要截断电流通路。此时，例如电池51的电位为1V，要使电池的负极电位为0V。
控制电路54判定负端子的电位，在正电位的情况下，判定为在过放电状态下连接有负载的状态。然后，控制电路54将MOSFET20设为断开状态。
另一方面，在从该状态(过放电状态)进行充电时，只要将AC适配器等电源连接于正端子及负端子间，沿充电方向流过电流即可。此时，例如假定正端子的电位为3V，负端子的电位为-1V。
控制电路54判定负端子的电位，在负电位的情况下，判断为在过放电状态下连接有AC适配器的状态。然后，控制电路54将MOSFET20设为导通状态。由此，如箭头所示，沿充电方向流过电流。
在正常的充电时，AC适配器等电源连接于正端子、负端子上，沿箭头方向供给充电电流，进行二次电池的充电。
而且，在于该状态下成为过充电的情况下，需要截断电流通路。此时，例如假定正端子为4V，负端子为-1V。
控制电路54判定负端子的电位，在负电位的情况下，在过放电状态下判断为连接有AC适配器的状态。然后，控制电路54将MOSFET20设为导通状态。
另一方面，在从该状态(过充电状态)进行放电时，只要将负载连接在两端子上，沿放电方向流过电流即可。此时，例如假定正端子为4V，负端子为1V。
控制电路54判定负端子的电位，在正电位的情况下，判断为在过充电状态下连接有负载。然后，控制电路54将MOSFET20设为导通状态。由此，沿箭头的放电方向流过电流。
以上，在本实施例中，以n沟道型MOSFET为例进行了说明，但即使是使导电型相反的p沟道型MOSFET，也可以同样地实施。

Claims (6)

1、一种半导体装置，其特征在于，具有：构成漏极区域的半导体衬底；设于所述漏极区域，且由施加于一个栅极端子上的控制信号控制的多个MOS晶体管，相邻的两个所述MOS晶体管分别与施加不同的电位的两个源极端子连接。
2、根据权利要求1所述的半导体装置，其特征在于，将所述多个MOS晶体管集成在一个芯片上，将所述栅极端子及源极端子导出到外部。
3、一种半导体装置，其具有：反向导电型沟道层，其设于成为漏极区域的一导电型半导体层上；槽，其贯通所述沟道层，到达所述漏极区域；绝缘膜，其设于所述槽内壁；栅极电极，其埋设于所述槽内；一导电型源极区域，其设于邻接所述槽的所述沟道层表面，在由相邻的所述槽包围的区域形成多个MOS晶体管，其特征在于，所述MOS晶体管由与第一源极电极连接的第一MOS晶体管，和相邻于该第一MOS晶体管、且与第二源极电极连接的第二MOS晶体管构成，在所述第一源极电极及第二源极电极上分别施加不同的电位。
4、根据权利要求3所述的半导体装置，其特征在于，在一个芯片上交替配置所述第一MOS晶体管和所述第二MOS晶体管。
5、根据权利要求3所述的半导体装置，其特征在于，具有与所述栅极电极连接的一个栅极焊盘电极。
6、根据权利要求3所述的半导体装置，其特征在于，沿所述槽的侧壁及底部形成电流通路。
CNA2005101254519A 2004-11-17 2005-11-17 半导体装置 Pending CN1776911A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2004333225A JP2006147700A (ja) 2004-11-17 2004-11-17 半導体装置
JP333225/04 2004-11-17

Publications (1)

Publication Number Publication Date
CN1776911A true CN1776911A (zh) 2006-05-24

Family

ID=35880956

Family Applications (1)

Application Number Title Priority Date Filing Date
CNA2005101254519A Pending CN1776911A (zh) 2004-11-17 2005-11-17 半导体装置

Country Status (6)

Country Link
US (1) US20060118866A1 (zh)
EP (1) EP1659635A3 (zh)
JP (1) JP2006147700A (zh)
KR (1) KR100643831B1 (zh)
CN (1) CN1776911A (zh)
TW (1) TWI278114B (zh)

Cited By (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103918084A (zh) * 2011-11-02 2014-07-09 株式会社电装 半导体装置
CN108122898A (zh) * 2016-11-29 2018-06-05 英飞凌科技奥地利有限公司 包括双向开关的半导体器件
CN108461447A (zh) * 2012-05-29 2018-08-28 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN109564941A (zh) * 2016-08-02 2019-04-02 松下知识产权经营株式会社 半导体装置、半导体模块、以及半导体封装装置
CN109585557A (zh) * 2017-09-28 2019-04-05 瑞萨电子株式会社 半导体器件及其制造方法
CN112786591A (zh) * 2016-09-30 2021-05-11 罗姆股份有限公司 半导体器件
CN113035865A (zh) * 2018-06-19 2021-06-25 新唐科技日本株式会社 半导体装置
CN113690956A (zh) * 2021-07-09 2021-11-23 东莞新能安科技有限公司 一种开关电路、电池管理***及电池包
CN116438662A (zh) * 2021-10-15 2023-07-14 新唐科技日本株式会社 半导体装置

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5261636B2 (ja) 2006-10-27 2013-08-14 セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー 半導体装置
TW200945555A (en) * 2008-04-22 2009-11-01 Ptek Technology Co Ltd Chip with trench type power metal oxide semiconductor transistor and controller unit
US8269263B2 (en) * 2008-05-12 2012-09-18 Vishay-Siliconix High current density power field effect transistor
JP5532631B2 (ja) * 2009-03-02 2014-06-25 株式会社リコー 半導体装置、半導体装置の制御方法及び二次電池の保護回路
JP2012079992A (ja) 2010-10-05 2012-04-19 Elpida Memory Inc 半導体装置
WO2013179379A1 (ja) * 2012-05-29 2013-12-05 三菱電機株式会社 絶縁ゲート型バイポーラトランジスタ
JP6941502B2 (ja) * 2016-09-30 2021-09-29 ローム株式会社 半導体装置および半導体パッケージ
JP2019057534A (ja) 2017-09-19 2019-04-11 株式会社東芝 半導体装置及び制御システム
TWI761740B (zh) * 2018-12-19 2022-04-21 日商新唐科技日本股份有限公司 半導體裝置
CN109698195B (zh) * 2018-12-28 2021-03-02 江南大学 一种小回滞双向瞬态电压抑制器及其应用
CN110824326A (zh) * 2019-11-15 2020-02-21 南京宏泰半导体科技有限公司 一种mosfet的测试方法

Family Cites Families (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4152714A (en) * 1978-01-16 1979-05-01 Honeywell Inc. Semiconductor apparatus
US4546367A (en) * 1982-06-21 1985-10-08 Eaton Corporation Lateral bidirectional notch FET with extended gate insulator
JPH0612873B2 (ja) * 1985-05-31 1994-02-16 株式会社日立製作所 両極性リニアスイツチ
US6603173B1 (en) * 1991-07-26 2003-08-05 Denso Corporation Vertical type MOSFET
US5689209A (en) * 1994-12-30 1997-11-18 Siliconix Incorporated Low-side bidirectional battery disconnect switch
US5665996A (en) * 1994-12-30 1997-09-09 Siliconix Incorporated Vertical power mosfet having thick metal layer to reduce distributed resistance
US5576612A (en) * 1995-01-23 1996-11-19 Motorola, Inc. Ultrafast rechargeable battery pack and method of charging same
JP3471509B2 (ja) * 1996-01-23 2003-12-02 株式会社デンソー 炭化珪素半導体装置
US6133587A (en) * 1996-01-23 2000-10-17 Denso Corporation Silicon carbide semiconductor device and process for manufacturing same
DE19611045C1 (de) * 1996-03-20 1997-05-22 Siemens Ag Durch Feldeffekt steuerbares Halbleiterbauelement
US7049668B1 (en) * 1998-08-25 2006-05-23 Alpha And Omega Semiconductor, Ltd. Gate contacting scheme of a trench MOSFET structure
EP1079525B1 (fr) * 1999-08-20 2008-09-10 EM Microelectronic-Marin SA Système de commande d'un interrupteur bidirectionnel à deux transistors
US6653740B2 (en) * 2000-02-10 2003-11-25 International Rectifier Corporation Vertical conduction flip-chip device with bump contacts on single surface
JP2002118258A (ja) 2000-10-10 2002-04-19 Sanyo Electric Co Ltd Ｍｏｓｆｅｔおよびそれを用いた保護回路装置
JP2002217416A (ja) * 2001-01-16 2002-08-02 Hitachi Ltd 半導体装置
JP2003101025A (ja) * 2001-09-26 2003-04-04 Toshiba Corp 半導体装置
JP4961658B2 (ja) * 2003-02-17 2012-06-27 富士電機株式会社 双方向素子および半導体装置
EP1627431A1 (de) * 2003-05-27 2006-02-22 Siemens Aktiengesellschaft Bidirektionaler schalter und verwendung des schalters
JP3917144B2 (ja) * 2004-04-09 2007-05-23 株式会社東芝 半導体装置

Cited By (19)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103918084A (zh) * 2011-11-02 2014-07-09 株式会社电装 半导体装置
CN108461447A (zh) * 2012-05-29 2018-08-28 瑞萨电子株式会社 半导体器件和半导体器件的制造方法
CN109564941A (zh) * 2016-08-02 2019-04-02 松下知识产权经营株式会社 半导体装置、半导体模块、以及半导体封装装置
CN109564941B (zh) * 2016-08-02 2022-05-13 新唐科技日本株式会社 半导体装置、半导体模块、以及半导体封装装置
CN112271178A (zh) * 2016-08-02 2021-01-26 松下半导体解决方案株式会社 半导体装置以及半导体模块
CN112271178B (zh) * 2016-08-02 2022-05-13 新唐科技日本株式会社 半导体装置以及半导体模块
CN112786591B (zh) * 2016-09-30 2024-04-23 罗姆股份有限公司 半导体器件
CN112786591A (zh) * 2016-09-30 2021-05-11 罗姆股份有限公司 半导体器件
CN108122898B (zh) * 2016-11-29 2021-07-20 英飞凌科技奥地利有限公司 包括双向开关的半导体器件
US11217510B2 (en) 2016-11-29 2022-01-04 Infineon Technologies Austria Ag Semiconductor device including a bidirectional switch
US11605577B2 (en) 2016-11-29 2023-03-14 Infineon Technologies Austria Ag Semiconductor device including a bidirectional switch
US11923276B2 (en) 2016-11-29 2024-03-05 Infineon Technologies Austria Ag Semiconductor device including a bidirectional switch
CN108122898A (zh) * 2016-11-29 2018-06-05 英飞凌科技奥地利有限公司 包括双向开关的半导体器件
CN109585557A (zh) * 2017-09-28 2019-04-05 瑞萨电子株式会社 半导体器件及其制造方法
CN113035865B (zh) * 2018-06-19 2021-10-08 新唐科技日本株式会社 半导体装置
CN113035865A (zh) * 2018-06-19 2021-06-25 新唐科技日本株式会社 半导体装置
CN113690956A (zh) * 2021-07-09 2021-11-23 东莞新能安科技有限公司 一种开关电路、电池管理***及电池包
CN116438662A (zh) * 2021-10-15 2023-07-14 新唐科技日本株式会社 半导体装置
CN116438662B (zh) * 2021-10-15 2023-09-29 新唐科技日本株式会社 半导体装置

Also Published As

Publication number Publication date
US20060118866A1 (en) 2006-06-08
KR20060055338A (ko) 2006-05-23
TW200618286A (en) 2006-06-01
TWI278114B (en) 2007-04-01
KR100643831B1 (ko) 2006-11-10
EP1659635A3 (en) 2008-03-19
EP1659635A2 (en) 2006-05-24
JP2006147700A (ja) 2006-06-08

Similar Documents

Publication Publication Date Title
CN1776911A (zh) 半导体装置
CN1276516C (zh) 场效应晶体管及其应用器件
CN1181548C (zh) 半导体集成电路
CN1297014C (zh) 具有位于有源单元阵列外的屏蔽电极的晶体管排列
US9960156B2 (en) Integrated semiconductor device having a level shifter
CN1241263C (zh) 高耐压半导体装置
CN1758444A (zh) 开关元件以及使用该开关元件的保护电路
US7417282B2 (en) Vertical double-diffused metal oxide semiconductor (VDMOS) device incorporating reverse diode
US8507984B2 (en) Semiconductor device limiting electrical discharge of charge
CN1581486A (zh) 半导体器件及其制造方法
CN1967868A (zh) 半导体装置及其制造方法
US10879236B2 (en) Bootstrap metal-oxide-semiconductor (MOS) device integrated with a high voltage MOS (HVMOS) device and a high voltage junction termination (HVJT) device
CN1669151A (zh) 半导体器件及其制造方法
CN1898801A (zh) 纵型栅极半导体装置及其制造方法
US8933394B2 (en) Semiconductor device having at least a transistor cell with a second conductive type region surrounding a wall region and being insulated from both gate electrode and source electrode and solid state relay using same
US7701006B2 (en) Method of producing a low-voltage power supply in a power integrated circuit
WO2011131030A1 (zh) 一种使用光电子注入进行电导调制的功率器件与方法
CN1122316C (zh) 垂直型金属绝缘体半导体场效应晶体管及其制造方法
CN101032030A (zh) 半导体装置
US10763336B2 (en) Semiconductor device and method for manufacturing the same
CN1754263A (zh) 半导体二极管、电子元件、电压耦合变换器和控制方法
CN1677692A (zh) 超级结半导体元件及其制造方法
CN1758445A (zh) 开关元件及使用该开关元件的保护电路
CN1265465C (zh) 半导体器件
CN1604338A (zh) 半导体器件以及半导体器件的驱动电路

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
AD01 Patent right deemed abandoned
C20 Patent right or utility model deemed to be abandoned or is abandoned